JP2003332397A - 半導体装置および特性評価装置 - Google Patents
半導体装置および特性評価装置Info
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- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】
【課題】 プロセスモニタ用ＴＥＧ領域の幅を縮小し
て、スクライブライン幅を狭くする。 【解決手段】 テストエレメントグループＴＥＧ１のパ
ット用上層Ａｌ膜７を、テストエレメントグループＴＥ
Ｇ１の下層Ａｌ配線５ｂと重なるように配置する。
て、スクライブライン幅を狭くする。 【解決手段】 テストエレメントグループＴＥＧ１のパ
ット用上層Ａｌ膜７を、テストエレメントグループＴＥ
Ｇ１の下層Ａｌ配線５ｂと重なるように配置する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置および特
性評価装置に関し、特に、スクライブライン上に形成さ
れるＴＥＧ（テストエレメントグループ）に適用して好
適なものである。
性評価装置に関し、特に、スクライブライン上に形成さ
れるＴＥＧ（テストエレメントグループ）に適用して好
適なものである。
【０００２】
【従来の技術】半導体装置では、各製造工程におけるプ
ロセス状態をモニタするために、半導体ウェハのスクラ
イブライン上にテストエレメントグループを設けること
が行われている。図３（ａ）は、従来の半導体ウェハの
概略構成を示す平面図、図３（ｂ）は、図３（ａ）のス
クライブラインを拡大して示す平面図、図３（ｃ）は、
図３（ｂ）のテストエレメントグループを拡大して示す
平面図、図３（ｄ）は、図３（ｃ）のＣ−Ｃ´線で切断
した断面図である。
ロセス状態をモニタするために、半導体ウェハのスクラ
イブライン上にテストエレメントグループを設けること
が行われている。図３（ａ）は、従来の半導体ウェハの
概略構成を示す平面図、図３（ｂ）は、図３（ａ）のス
クライブラインを拡大して示す平面図、図３（ｃ）は、
図３（ｂ）のテストエレメントグループを拡大して示す
平面図、図３（ｄ）は、図３（ｃ）のＣ−Ｃ´線で切断
した断面図である。
【０００３】図３（ａ）において、半導体ウェハＷ３に
は、半導体チップを切り出すためのスクライブラインＳ
Ｂ３が設けられ、スクライブラインＳＢ３上には、図３
（ｂ）に示すように、プロセスモニタ用のテストエレメ
ントグループＴＥＧ３が設けられている。そして、テス
トエレメントグループＴＥＧ３には、例えば、トランジ
スタなどのアクティブ領域２８が設けられ、アクティブ
領域２８のゲート電極は多結晶シリコン配線２３により
接続されている。
は、半導体チップを切り出すためのスクライブラインＳ
Ｂ３が設けられ、スクライブラインＳＢ３上には、図３
（ｂ）に示すように、プロセスモニタ用のテストエレメ
ントグループＴＥＧ３が設けられている。そして、テス
トエレメントグループＴＥＧ３には、例えば、トランジ
スタなどのアクティブ領域２８が設けられ、アクティブ
領域２８のゲート電極は多結晶シリコン配線２３により
接続されている。
【０００４】また、テストエレメントグループＴＥＧ３
には、プローブを立てるためのパット用上層Ａｌ膜２７
がパット用下層Ａｌ膜２５ａを下地層として設けられる
とともに、テストエレメントグループＴＥＧ３の各領域
を接続するための下層Ａｌ配線２５ｂが設けられてい
る。すなわち、図３（ｄ）に示すように、多結晶シリコ
ン配線２３は、フィールド酸化膜２２を介して半導体基
板２１上に形成され、多結晶シリコン配線２３上には層
間絶縁膜２４が設けられている。
には、プローブを立てるためのパット用上層Ａｌ膜２７
がパット用下層Ａｌ膜２５ａを下地層として設けられる
とともに、テストエレメントグループＴＥＧ３の各領域
を接続するための下層Ａｌ配線２５ｂが設けられてい
る。すなわち、図３（ｄ）に示すように、多結晶シリコ
ン配線２３は、フィールド酸化膜２２を介して半導体基
板２１上に形成され、多結晶シリコン配線２３上には層
間絶縁膜２４が設けられている。
【０００５】そして、この層間絶縁膜２４上にはパット
用下層Ａｌ膜２５ａおよび下層Ａｌ配線２５ｂが形成さ
れ、パット用下層Ａｌ膜２５ａおよび下層Ａｌ配線２５
ｂ上には層間絶縁膜２６が設けられている。そして、こ
の層間絶縁膜２６上にはパット用上層Ａｌ膜２７が形成
され、パット用上層Ａｌ膜２７は、層間絶縁膜２６に設
けられた開口部２６ａを介してパット用下層Ａｌ膜２５
ａと接続されている。
用下層Ａｌ膜２５ａおよび下層Ａｌ配線２５ｂが形成さ
れ、パット用下層Ａｌ膜２５ａおよび下層Ａｌ配線２５
ｂ上には層間絶縁膜２６が設けられている。そして、こ
の層間絶縁膜２６上にはパット用上層Ａｌ膜２７が形成
され、パット用上層Ａｌ膜２７は、層間絶縁膜２６に設
けられた開口部２６ａを介してパット用下層Ａｌ膜２５
ａと接続されている。
【０００６】ここで、図３のテストエレメントグループ
ＴＥＧ３では、多結晶シリコン配線２３および下層Ａｌ
配線２５ｂが、パット用上層Ａｌ膜２７と重ならないよ
うに配置されている。
ＴＥＧ３では、多結晶シリコン配線２３および下層Ａｌ
配線２５ｂが、パット用上層Ａｌ膜２７と重ならないよ
うに配置されている。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
テストエレメントグループＴＥＧ３では、多結晶シリコ
ン配線２３および下層Ａｌ配線２５ｂがパット用上層Ａ
ｌ膜２７と重ならないように配置されているため、これ
らの配線幅および配線スペースが余分に必要になり、テ
ストエレメントグループＴＥＧ３の幅が増加する。
テストエレメントグループＴＥＧ３では、多結晶シリコ
ン配線２３および下層Ａｌ配線２５ｂがパット用上層Ａ
ｌ膜２７と重ならないように配置されているため、これ
らの配線幅および配線スペースが余分に必要になり、テ
ストエレメントグループＴＥＧ３の幅が増加する。
【０００８】このため、従来の半導体ウェハＷ３では、
このテストエレメントグループＴＥＧ３の幅に対応し
て、スクライブラインＳＢ３の幅を広げる必要があり、
１枚の半導体ウェハＷ３から切り出すことができる有効
チップ数が減少するという問題があった。そこで、本発
明の目的は、テストエレメントグループの幅を縮小する
ことが可能な半導体装置および特性評価装置を提供する
ことである。
このテストエレメントグループＴＥＧ３の幅に対応し
て、スクライブラインＳＢ３の幅を広げる必要があり、
１枚の半導体ウェハＷ３から切り出すことができる有効
チップ数が減少するという問題があった。そこで、本発
明の目的は、テストエレメントグループの幅を縮小する
ことが可能な半導体装置および特性評価装置を提供する
ことである。
【０００９】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１記載の半導体装置によれば、半導体ウ
ェハ上に形成されたスクライブラインと、前記スクライ
ブライン上に設けられたプロセスモニタ用領域と、前記
プロセスモニタ用領域に設けられたパット電極と、前記
パット電極下を通るように配置された下層Ａｌ配線層と
を備えることを特徴とする。
ために、請求項１記載の半導体装置によれば、半導体ウ
ェハ上に形成されたスクライブラインと、前記スクライ
ブライン上に設けられたプロセスモニタ用領域と、前記
プロセスモニタ用領域に設けられたパット電極と、前記
パット電極下を通るように配置された下層Ａｌ配線層と
を備えることを特徴とする。
【００１０】これにより、パット電極と下層Ａｌ配線層
とを重ねて配置することが可能となり、下層Ａｌ配線層
の配線幅および配線スペース分だけプロセスモニタ用領
域の幅を縮小することが可能となる。このため、このプ
ロセスモニタ用領域の縮小幅に対応して、スクライブラ
イン幅を縮小することができ、半導体ウェハから切り出
すことができる有効チップ数を増加させることが可能と
なる。
とを重ねて配置することが可能となり、下層Ａｌ配線層
の配線幅および配線スペース分だけプロセスモニタ用領
域の幅を縮小することが可能となる。このため、このプ
ロセスモニタ用領域の縮小幅に対応して、スクライブラ
イン幅を縮小することができ、半導体ウェハから切り出
すことができる有効チップ数を増加させることが可能と
なる。
【００１１】また、請求項２記載の半導体装置によれ
ば、半導体ウェハ上に形成されたスクライブラインと、
前記スクライブライン上に設けられたＴＥＧ領域と、前
記ＴＥＧ領域に設けられ、上層Ａｌ膜をパターニングし
て形成されたパット電極と、前記パット電極に接続さ
れ、下層Ａｌ膜をパターニングして形成されたパット下
地膜と、前記下層Ａｌ膜をパターニングして形成され、
前記パット電極下を通るように配置された下層Ａｌ配線
層とを備えることを特徴とする。
ば、半導体ウェハ上に形成されたスクライブラインと、
前記スクライブライン上に設けられたＴＥＧ領域と、前
記ＴＥＧ領域に設けられ、上層Ａｌ膜をパターニングし
て形成されたパット電極と、前記パット電極に接続さ
れ、下層Ａｌ膜をパターニングして形成されたパット下
地膜と、前記下層Ａｌ膜をパターニングして形成され、
前記パット電極下を通るように配置された下層Ａｌ配線
層とを備えることを特徴とする。
【００１２】これにより、下層Ａｌ膜をパット電極の下
地層として使用しつつ、パット電極と下層Ａｌ配線層と
を重ねて配置することが可能となり、パット電極の構造
をほぼ維持しつつ、下層Ａｌ配線層の配線幅および配線
スペース分だけプロセスモニタ用領域の幅を縮小するこ
とが可能となる。このため、パット電極の形状を変化さ
せることなく、スクライブライン幅を縮小することがで
き、半導体ウェハから切り出すことができる有効チップ
数を容易に増加させることが可能となる。
地層として使用しつつ、パット電極と下層Ａｌ配線層と
を重ねて配置することが可能となり、パット電極の構造
をほぼ維持しつつ、下層Ａｌ配線層の配線幅および配線
スペース分だけプロセスモニタ用領域の幅を縮小するこ
とが可能となる。このため、パット電極の形状を変化さ
せることなく、スクライブライン幅を縮小することがで
き、半導体ウェハから切り出すことができる有効チップ
数を容易に増加させることが可能となる。
【００１３】また、請求項３記載の半導体装置によれ
ば、前記パット電極下を通るように配置された多結晶シ
リコン配線層をさらに備えることを特徴とする。これに
より、パット電極と下層Ａｌ配線層とを重ねて配置する
ことに加え、パット電極と多結晶シリコン配線層とを重
ねて配置することも可能となり、下層Ａｌ配線層の配線
幅および配線スペース分だけでなく、多結晶シリコン配
線層の配線幅および配線スペース分についても、プロセ
スモニタ用領域の幅を縮小することが可能となる。
ば、前記パット電極下を通るように配置された多結晶シ
リコン配線層をさらに備えることを特徴とする。これに
より、パット電極と下層Ａｌ配線層とを重ねて配置する
ことに加え、パット電極と多結晶シリコン配線層とを重
ねて配置することも可能となり、下層Ａｌ配線層の配線
幅および配線スペース分だけでなく、多結晶シリコン配
線層の配線幅および配線スペース分についても、プロセ
スモニタ用領域の幅を縮小することが可能となる。
【００１４】このため、プロセスモニタ用領域が配置さ
れるスクライブライン幅をより一層縮小することがで
き、半導体ウェハから切り出すことができる有効チップ
数をより一層増加させることが可能となる。また、請求
項４記載の特性評価装置によれば、切断線上に設けられ
たプロセスモニタ用領域と、前記プロセスモニタ用領域
に設けられたパット電極と、前記パット電極下を通るよ
うに配置された下層Ａｌ配線層とを備えることを特徴と
する。
れるスクライブライン幅をより一層縮小することがで
き、半導体ウェハから切り出すことができる有効チップ
数をより一層増加させることが可能となる。また、請求
項４記載の特性評価装置によれば、切断線上に設けられ
たプロセスモニタ用領域と、前記プロセスモニタ用領域
に設けられたパット電極と、前記パット電極下を通るよ
うに配置された下層Ａｌ配線層とを備えることを特徴と
する。
【００１５】これにより、パット電極と下層Ａｌ配線層
とを重ねて配置することが可能となり、プロセスモニタ
用領域の幅を縮小して、切断線の幅を縮小することが可
能となることから、ウェハから切り出すことができる有
効チップ数を増加させることが可能となる。
とを重ねて配置することが可能となり、プロセスモニタ
用領域の幅を縮小して、切断線の幅を縮小することが可
能となることから、ウェハから切り出すことができる有
効チップ数を増加させることが可能となる。
【００１６】
【発明の実施の形態】以下、本発明の実施形態に係る半
導体装置について、図面を参照しながら説明する。図１
（ａ）は、本発明の第１実施形態に係る半導体ウェハの
概略構成を示す平面図、図１（ｂ）は、図１（ａ）のス
クライブラインを拡大して示す平面図、図１（ｃ）は、
図１（ｂ）のテストエレメントグループを拡大して示す
平面図、図１（ｄ）は、図１（ｃ）のＡ−Ａ´線で切断
した断面図である。
導体装置について、図面を参照しながら説明する。図１
（ａ）は、本発明の第１実施形態に係る半導体ウェハの
概略構成を示す平面図、図１（ｂ）は、図１（ａ）のス
クライブラインを拡大して示す平面図、図１（ｃ）は、
図１（ｂ）のテストエレメントグループを拡大して示す
平面図、図１（ｄ）は、図１（ｃ）のＡ−Ａ´線で切断
した断面図である。
【００１７】図１（ａ）において、半導体ウェハＷ１に
は、半導体チップを切り出すためのスクライブラインＳ
Ｂ１が設けられ、スクライブラインＳＢ１上には、図１
（ｂ）に示すように、プロセスモニタ用のテストエレメ
ントグループＴＥＧ１が設けられている。そして、テス
トエレメントグループＴＥＧ１には、例えば、トランジ
スタなどのアクティブ領域８が設けられ、アクティブ領
域８のゲート電極は多結晶シリコン配線３により接続さ
れている。
は、半導体チップを切り出すためのスクライブラインＳ
Ｂ１が設けられ、スクライブラインＳＢ１上には、図１
（ｂ）に示すように、プロセスモニタ用のテストエレメ
ントグループＴＥＧ１が設けられている。そして、テス
トエレメントグループＴＥＧ１には、例えば、トランジ
スタなどのアクティブ領域８が設けられ、アクティブ領
域８のゲート電極は多結晶シリコン配線３により接続さ
れている。
【００１８】また、テストエレメントグループＴＥＧ１
には、プローブを立てるためのパット用上層Ａｌ膜７が
パット用下層Ａｌ膜５ａを下地層として設けられるとと
もに、テストエレメントグループＴＥＧ１の各領域を接
続するための下層Ａｌ配線５ｂが設けられている。すな
わち、図１（ｄ）に示すように、多結晶シリコン配線３
は、フィールド酸化膜２を介して半導体基板１上に形成
され、多結晶シリコン配線３上には層間絶縁膜４が設け
られている。
には、プローブを立てるためのパット用上層Ａｌ膜７が
パット用下層Ａｌ膜５ａを下地層として設けられるとと
もに、テストエレメントグループＴＥＧ１の各領域を接
続するための下層Ａｌ配線５ｂが設けられている。すな
わち、図１（ｄ）に示すように、多結晶シリコン配線３
は、フィールド酸化膜２を介して半導体基板１上に形成
され、多結晶シリコン配線３上には層間絶縁膜４が設け
られている。
【００１９】そして、この層間絶縁膜４上にはパット用
下層Ａｌ膜５ａおよび下層Ａｌ配線５ｂが形成され、パ
ット用下層Ａｌ膜５ａおよび下層Ａｌ配線５ｂ上には層
間絶縁膜６が設けられている。そして、この層間絶縁膜
６上にはパット用上層Ａｌ膜７が形成され、パット用上
層Ａｌ膜７は、層間絶縁膜６に設けられた開口部６ａを
介してパット用下層Ａｌ膜５ａと接続されている。
下層Ａｌ膜５ａおよび下層Ａｌ配線５ｂが形成され、パ
ット用下層Ａｌ膜５ａおよび下層Ａｌ配線５ｂ上には層
間絶縁膜６が設けられている。そして、この層間絶縁膜
６上にはパット用上層Ａｌ膜７が形成され、パット用上
層Ａｌ膜７は、層間絶縁膜６に設けられた開口部６ａを
介してパット用下層Ａｌ膜５ａと接続されている。
【００２０】ここで、図１のテストエレメントグループ
ＴＥＧ１では、パット用下層Ａｌ膜５ａがパット用上層
Ａｌ膜７の下地層の一部として配置されるとともに、下
層Ａｌ配線５ｂが層間絶縁膜６を介してパット用上層Ａ
ｌ膜７と重なるように配置されている。すなわち、パッ
ト用下層Ａｌ膜５ａおよび下層Ａｌ配線５ｂは、層間絶
縁膜４に積層された下層Ａｌ膜をパターニングすること
により一括して形成され、パット用下層Ａｌ膜５ａは、
開口部６ａを介してパット用上層Ａｌ膜７と接続される
とともに、下層Ａｌ配線５ｂは、層間絶縁膜６を介して
パット用上層Ａｌ膜７と絶縁された状態で、パット用上
層Ａｌ膜７と重なるように配置される。
ＴＥＧ１では、パット用下層Ａｌ膜５ａがパット用上層
Ａｌ膜７の下地層の一部として配置されるとともに、下
層Ａｌ配線５ｂが層間絶縁膜６を介してパット用上層Ａ
ｌ膜７と重なるように配置されている。すなわち、パッ
ト用下層Ａｌ膜５ａおよび下層Ａｌ配線５ｂは、層間絶
縁膜４に積層された下層Ａｌ膜をパターニングすること
により一括して形成され、パット用下層Ａｌ膜５ａは、
開口部６ａを介してパット用上層Ａｌ膜７と接続される
とともに、下層Ａｌ配線５ｂは、層間絶縁膜６を介して
パット用上層Ａｌ膜７と絶縁された状態で、パット用上
層Ａｌ膜７と重なるように配置される。
【００２１】これにより、パット用上層Ａｌ膜７のパタ
ーンを変化させることなく、下層Ａｌ配線５ｂとパット
用上層Ａｌ膜７とを重ねて配置することが可能となる。
このため、下層Ａｌ配線層５ｂの配線幅および配線スペ
ース分だけテストエレメントグループＴＥＧ１の幅を縮
小することが可能となり、テストエレメントグループＴ
ＥＧ１の幅の縮小分だけスクライブラインＳＢ１の幅を
縮小することが可能となることから、半導体ウェハＷ１
から切り出すことができる有効チップ数を容易に増加さ
せることが可能となる。
ーンを変化させることなく、下層Ａｌ配線５ｂとパット
用上層Ａｌ膜７とを重ねて配置することが可能となる。
このため、下層Ａｌ配線層５ｂの配線幅および配線スペ
ース分だけテストエレメントグループＴＥＧ１の幅を縮
小することが可能となり、テストエレメントグループＴ
ＥＧ１の幅の縮小分だけスクライブラインＳＢ１の幅を
縮小することが可能となることから、半導体ウェハＷ１
から切り出すことができる有効チップ数を容易に増加さ
せることが可能となる。
【００２２】図２（ａ）は、本発明の第２実施形態に係
る半導体ウェハの概略構成を示す平面図、図２（ｂ）
は、図２（ａ）のスクライブラインを拡大して示す平面
図、図２（ｃ）は、図２（ｂ）のテストエレメントグル
ープを拡大して示す平面図、図２（ｄ）は、図２（ｃ）
のＢ−Ｂ´線で切断した断面図である。図２（ａ）にお
いて、半導体ウェハＷ２には、半導体チップを切り出す
ためのスクライブラインＳＢ２が設けられ、スクライブ
ラインＳＢ２上には、図２（ｂ）に示すように、プロセ
スモニタ用のテストエレメントグループＴＥＧ２が設け
られている。
る半導体ウェハの概略構成を示す平面図、図２（ｂ）
は、図２（ａ）のスクライブラインを拡大して示す平面
図、図２（ｃ）は、図２（ｂ）のテストエレメントグル
ープを拡大して示す平面図、図２（ｄ）は、図２（ｃ）
のＢ−Ｂ´線で切断した断面図である。図２（ａ）にお
いて、半導体ウェハＷ２には、半導体チップを切り出す
ためのスクライブラインＳＢ２が設けられ、スクライブ
ラインＳＢ２上には、図２（ｂ）に示すように、プロセ
スモニタ用のテストエレメントグループＴＥＧ２が設け
られている。
【００２３】そして、テストエレメントグループＴＥＧ
２には、例えば、トランジスタなどのアクティブ領域１
８が設けられ、アクティブ領域１８のゲート電極は多結
晶シリコン配線１３により接続されている。また、テス
トエレメントグループＴＥＧ２には、プローブを立てる
ためのパット用上層Ａｌ膜１７がパット用下層Ａｌ膜１
５ａを下地層として設けられるとともに、テストエレメ
ントグループＴＥＧ２の各領域を接続するための下層Ａ
ｌ配線１５ｂが設けられている。
２には、例えば、トランジスタなどのアクティブ領域１
８が設けられ、アクティブ領域１８のゲート電極は多結
晶シリコン配線１３により接続されている。また、テス
トエレメントグループＴＥＧ２には、プローブを立てる
ためのパット用上層Ａｌ膜１７がパット用下層Ａｌ膜１
５ａを下地層として設けられるとともに、テストエレメ
ントグループＴＥＧ２の各領域を接続するための下層Ａ
ｌ配線１５ｂが設けられている。
【００２４】すなわち、図２（ｄ）に示すように、多結
晶シリコン配線１３は、フィールド酸化膜１２を介して
半導体基板１１上に形成され、多結晶シリコン配線１３
上には層間絶縁膜１４が設けられている。そして、この
層間絶縁膜１４上にはパット用下層Ａｌ膜１５ａおよび
下層Ａｌ配線１５ｂが形成され、パット用下層Ａｌ膜１
５ａおよび下層Ａｌ配線１５ｂ上には層間絶縁膜１６が
設けられている。
晶シリコン配線１３は、フィールド酸化膜１２を介して
半導体基板１１上に形成され、多結晶シリコン配線１３
上には層間絶縁膜１４が設けられている。そして、この
層間絶縁膜１４上にはパット用下層Ａｌ膜１５ａおよび
下層Ａｌ配線１５ｂが形成され、パット用下層Ａｌ膜１
５ａおよび下層Ａｌ配線１５ｂ上には層間絶縁膜１６が
設けられている。
【００２５】そして、この層間絶縁膜１６上にはパット
用上層Ａｌ膜１７が形成され、パット用上層Ａｌ膜１７
は、層間絶縁膜１６に設けられた開口部１６ａを介して
パット用下層Ａｌ膜１５ａと接続されている。ここで、
図２のテストエレメントグループＴＥＧ２では、パット
用下層Ａｌ膜１５ａがパット用上層Ａｌ膜１７の下地層
の一部として配置されるとともに、下層Ａｌ配線１５ｂ
が層間絶縁膜１６を介してパット用上層Ａｌ膜１７と重
なるように配置され、さらに、多結晶シリコン配線１３
が層間絶縁膜１４、１６を介してパット用上層Ａｌ膜１
７と重なるように配置されている。
用上層Ａｌ膜１７が形成され、パット用上層Ａｌ膜１７
は、層間絶縁膜１６に設けられた開口部１６ａを介して
パット用下層Ａｌ膜１５ａと接続されている。ここで、
図２のテストエレメントグループＴＥＧ２では、パット
用下層Ａｌ膜１５ａがパット用上層Ａｌ膜１７の下地層
の一部として配置されるとともに、下層Ａｌ配線１５ｂ
が層間絶縁膜１６を介してパット用上層Ａｌ膜１７と重
なるように配置され、さらに、多結晶シリコン配線１３
が層間絶縁膜１４、１６を介してパット用上層Ａｌ膜１
７と重なるように配置されている。
【００２６】これにより、下層Ａｌ配線層１５ｂの配線
幅および配線スペース分だけテストエレメントグループ
ＴＥＧ２の幅を縮小できることに加え、多結晶シリコン
配線１３の配線幅および配線スペース分だけテストエレ
メントグループＴＥＧ２の幅をさらに縮小することが可
能となる。このため、テストエレメントグループＴＥＧ
２の幅の縮小分だけスクライブラインＳＢ２の幅を縮小
することが可能となり、半導体ウェハＷ２から切り出す
ことができる有効チップ数をより一層増加させることが
可能となる。
幅および配線スペース分だけテストエレメントグループ
ＴＥＧ２の幅を縮小できることに加え、多結晶シリコン
配線１３の配線幅および配線スペース分だけテストエレ
メントグループＴＥＧ２の幅をさらに縮小することが可
能となる。このため、テストエレメントグループＴＥＧ
２の幅の縮小分だけスクライブラインＳＢ２の幅を縮小
することが可能となり、半導体ウェハＷ２から切り出す
ことができる有効チップ数をより一層増加させることが
可能となる。
【００２７】なお、上述した実施形態では、下層Ａｌ配
線５ｂがパット用上層Ａｌ膜７下で完全に重なるよう
に、下層Ａｌ配線５ｂを配置する方法について説明した
が、下層Ａｌ配線５ｂがパット用上層Ａｌ膜７下で部分
的に重なるように、下層Ａｌ配線５ｂを配置するように
してもよい。また、横方向の下層Ａｌ配線５ｂをパット
用上層Ａｌ膜７下で重ねる方法について説明したが、縦
方向の下層Ａｌ配線をパット用上層Ａｌ膜下で重ねるよ
うにしてもよい。
線５ｂがパット用上層Ａｌ膜７下で完全に重なるよう
に、下層Ａｌ配線５ｂを配置する方法について説明した
が、下層Ａｌ配線５ｂがパット用上層Ａｌ膜７下で部分
的に重なるように、下層Ａｌ配線５ｂを配置するように
してもよい。また、横方向の下層Ａｌ配線５ｂをパット
用上層Ａｌ膜７下で重ねる方法について説明したが、縦
方向の下層Ａｌ配線をパット用上層Ａｌ膜下で重ねるよ
うにしてもよい。
【００２８】また、上述した実施形態では、２層Ａｌ構
造を用いた場合について説明したが、３層以上のＡｌ構
造に適用するようにしてもよい。さらに、上述した実施
形態では、半導体装置を例にとって説明したが、本発明
は、必ずしも半導体装置に限定されることなく、例え
ば、液晶表示装置や有機ＥＬディスプレイ装置、プラズ
マディスプレイ装置などに適用してもよい。
造を用いた場合について説明したが、３層以上のＡｌ構
造に適用するようにしてもよい。さらに、上述した実施
形態では、半導体装置を例にとって説明したが、本発明
は、必ずしも半導体装置に限定されることなく、例え
ば、液晶表示装置や有機ＥＬディスプレイ装置、プラズ
マディスプレイ装置などに適用してもよい。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
ＴＥＧのパット電極と下層Ａｌ配線層とを重ねて配置す
ることにより、ＴＥＧの幅を縮小することが可能とな
り、ＴＥＧが配置されるスクライブライン幅を縮小する
ことが可能となることから、半導体ウェハから切り出す
ことができる有効チップ数を増加させることができる。
ＴＥＧのパット電極と下層Ａｌ配線層とを重ねて配置す
ることにより、ＴＥＧの幅を縮小することが可能とな
り、ＴＥＧが配置されるスクライブライン幅を縮小する
ことが可能となることから、半導体ウェハから切り出す
ことができる有効チップ数を増加させることができる。
【図１】図１（ａ）は、本発明の第１実施形態に係る半
導体ウェハの概略構成を示す平面図、図１（ｂ）は、図
１（ａ）のスクライブラインを拡大して示す平面図、図
１（ｃ）は、図１（ｂ）のテストエレメントグループを
拡大して示す平面図、図１（ｄ）は、図１（ｃ）のＡ−
Ａ´線で切断した断面図である。
導体ウェハの概略構成を示す平面図、図１（ｂ）は、図
１（ａ）のスクライブラインを拡大して示す平面図、図
１（ｃ）は、図１（ｂ）のテストエレメントグループを
拡大して示す平面図、図１（ｄ）は、図１（ｃ）のＡ−
Ａ´線で切断した断面図である。
【図２】図２（ａ）は、本発明の第２実施形態に係る半
導体ウェハの概略構成を示す平面図、図２（ｂ）は、図
２（ａ）のスクライブラインを拡大して示す平面図、図
２（ｃ）は、図２（ｂ）のテストエレメントグループを
拡大して示す平面図、図２（ｄ）は、図２（ｃ）のＢ−
Ｂ´線で切断した断面図である。
導体ウェハの概略構成を示す平面図、図２（ｂ）は、図
２（ａ）のスクライブラインを拡大して示す平面図、図
２（ｃ）は、図２（ｂ）のテストエレメントグループを
拡大して示す平面図、図２（ｄ）は、図２（ｃ）のＢ−
Ｂ´線で切断した断面図である。
【図３】図３（ａ）は、従来の半導体ウェハの概略構成
を示す平面図、図３（ｂ）は、図３（ａ）のスクライブ
ラインを拡大して示す平面図、図３（ｃ）は、図３
（ｂ）のテストエレメントグループを拡大して示す平面
図、図３（ｄ）は、図３（ｃ）のＣ−Ｃ´線で切断した
断面図である。
を示す平面図、図３（ｂ）は、図３（ａ）のスクライブ
ラインを拡大して示す平面図、図３（ｃ）は、図３
（ｂ）のテストエレメントグループを拡大して示す平面
図、図３（ｄ）は、図３（ｃ）のＣ−Ｃ´線で切断した
断面図である。
Ｗ１、Ｗ２ 半導体ウェハ
ＳＢ１、ＳＢ２ スクライブライン
ＴＥＧ１、ＴＥＧ２ テストエレメントグループ
１、１１ 半導体基板
２、１２ フィールド酸化膜
３、１３ 多結晶シリコン配線
４、６、１４、１６ 層間絶縁膜
５ａ、１５ａ パット用下層Ａｌ膜
５ｂ、１５ｂ 下層Ａｌ配線
７、１７ パット用上層Ａｌ膜
８、１８ アクティブ領域
Claims (4)
- 【請求項１】 半導体ウェハ上に形成されたスクライブ
ラインと、 前記スクライブライン上に設けられたプロセスモニタ用
領域と、 前記プロセスモニタ用領域に設けられたパット電極と、 前記パット電極下を通るように配置された下層Ａｌ配線
層とを備えることを特徴とする半導体装置。 - 【請求項２】 半導体ウェハ上に形成されたスクライブ
ラインと、 前記スクライブライン上に設けられたＴＥＧ領域と、 前記ＴＥＧ領域に設けられ、上層Ａｌ膜をパターニング
して形成されたパット電極と、 前記パット電極に接続され、下層Ａｌ膜をパターニング
して形成されたパット下地膜と、 前記下層Ａｌ膜をパターニングして形成され、前記パッ
ト電極下を通るように配置された下層Ａｌ配線層とを備
えることを特徴とする半導体装置。 - 【請求項３】 前記パット電極下を通るように配置され
た多結晶シリコン配線層をさらに備えることを特徴とす
る請求項１または２記載の半導体装置。 - 【請求項４】 切断線上に設けられたプロセスモニタ用
領域と、 前記プロセスモニタ用領域に設けられたパット電極と、 前記パット電極下を通るように配置された下層Ａｌ配線
層とを備えることを特徴とする特性評価装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002142137A JP2003332397A (ja) | 2002-05-16 | 2002-05-16 | 半導体装置および特性評価装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002142137A JP2003332397A (ja) | 2002-05-16 | 2002-05-16 | 半導体装置および特性評価装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003332397A true JP2003332397A (ja) | 2003-11-21 |
Family
ID=29702530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002142137A Withdrawn JP2003332397A (ja) | 2002-05-16 | 2002-05-16 | 半導体装置および特性評価装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003332397A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007266637A (ja) * | 2007-07-09 | 2007-10-11 | Yamaha Corp | 電子デバイス |
| JP2010027658A (ja) * | 2008-07-15 | 2010-02-04 | Hitachi Ulsi Systems Co Ltd | プローブ試験方法と半導体ウェハ及びプローブカード |
| US8211716B2 (en) | 2008-03-27 | 2012-07-03 | Renesas Electronics Corporation | Manufacturing method of a semiconductor device, a semiconductor wafer, and a test method |
-
2002
- 2002-05-16 JP JP2002142137A patent/JP2003332397A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007266637A (ja) * | 2007-07-09 | 2007-10-11 | Yamaha Corp | 電子デバイス |
| US8211716B2 (en) | 2008-03-27 | 2012-07-03 | Renesas Electronics Corporation | Manufacturing method of a semiconductor device, a semiconductor wafer, and a test method |
| JP2010027658A (ja) * | 2008-07-15 | 2010-02-04 | Hitachi Ulsi Systems Co Ltd | プローブ試験方法と半導体ウェハ及びプローブカード |
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050802 |