JPH01160031A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01160031A JPH01160031A JP62319873A JP31987387A JPH01160031A JP H01160031 A JPH01160031 A JP H01160031A JP 62319873 A JP62319873 A JP 62319873A JP 31987387 A JP31987387 A JP 31987387A JP H01160031 A JPH01160031 A JP H01160031A
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- JP
- Japan
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- electrode
- integrated circuit
- insulating film
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- chip
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- Pending
Links
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- 238000005259 measurement Methods 0.000 claims description 8
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 abstract description 4
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路を構成しているトランジスタ、ダイ
オード等のデバイス単体の性能特性を、チップの状態で
正確に測定できる半導体集積回路（以下では集積回路と
いう）に関する。
オード等のデバイス単体の性能特性を、チップの状態で
正確に測定できる半導体集積回路（以下では集積回路と
いう）に関する。
従来、この種の集積回路は、例えば第４図の断面図に示
すように、基板ｌの主面にエミッタ領域２と、コレクタ
領域３と、ベース領域４と、抵抗領域５とをそれぞれ形
成して、これらの各領域上に金又はアルミニウム系の金
属で、エミッタ電極６と、コレクタ電極７と、ベース電
極８と、抵抗電極９とをそれぞれ設けて、トランジスタ
、ダイオード、抵抗等の素子を形成している。各素子は
回路構成に従って接続され、さらにチップの外周に設け
たパッケージ接続用のポンディングパッド１０と接続さ
れている。そして通常の場合は、ポンディングパッド１
０を除き、全表面を絶縁膜で覆い保護している。
すように、基板ｌの主面にエミッタ領域２と、コレクタ
領域３と、ベース領域４と、抵抗領域５とをそれぞれ形
成して、これらの各領域上に金又はアルミニウム系の金
属で、エミッタ電極６と、コレクタ電極７と、ベース電
極８と、抵抗電極９とをそれぞれ設けて、トランジスタ
、ダイオード、抵抗等の素子を形成している。各素子は
回路構成に従って接続され、さらにチップの外周に設け
たパッケージ接続用のポンディングパッド１０と接続さ
れている。そして通常の場合は、ポンディングパッド１
０を除き、全表面を絶縁膜で覆い保護している。
近年、集積回路は、動作速度の高速化の要請により、素
子単体の微細化が急速に進んでいる。そのため、素子単
体の性能特性のバラツキが大きくなって集積回路の性能
が悪化している。従来は、集積回路の性能特性はパ・ン
ケージの各端子間の性能特性を測定してその性能を判断
して良、不良の判定をしていた。またチ・ンブ段階でポ
ンディングパッドを利用してチップの良、不良の判定を
する場合もある。しかし、集積回路を構成している各素
子単体の性能特性を個々に測定することはできず、集積
回路の性能に不具合が生じた場合、構成された素子の中
で、どの素子に不具合があるかを識別するのが困難であ
るという問題があった。
子単体の微細化が急速に進んでいる。そのため、素子単
体の性能特性のバラツキが大きくなって集積回路の性能
が悪化している。従来は、集積回路の性能特性はパ・ン
ケージの各端子間の性能特性を測定してその性能を判断
して良、不良の判定をしていた。またチ・ンブ段階でポ
ンディングパッドを利用してチップの良、不良の判定を
する場合もある。しかし、集積回路を構成している各素
子単体の性能特性を個々に測定することはできず、集積
回路の性能に不具合が生じた場合、構成された素子の中
で、どの素子に不具合があるかを識別するのが困難であ
るという問題があった。
本発明の目的は上記の問題に鑑み、素子単体の性能特性
をチップの状態で測定できる集積回路を提供することに
ある。
をチップの状態で測定できる集積回路を提供することに
ある。
本発明は、半導体集積回路を構成する素子の所定の素子
について、その表面を覆う絶縁膜を、電極上部において
開孔し、開孔を通じて前記様と短絡接続する測定用電極
を絶縁膜上に設けたものである。
について、その表面を覆う絶縁膜を、電極上部において
開孔し、開孔を通じて前記様と短絡接続する測定用電極
を絶縁膜上に設けたものである。
素子の各端子の電極上部に形成された測定用電極によっ
て、素子単体の性能特性をチップの状態で計測すること
ができる。
て、素子単体の性能特性をチップの状態で計測すること
ができる。
以下、本発明の実施例を図面を参照して説明する。第１
図は本発明の第１実施例の平面図で、第２図は本発明の
第１実施例のＡ−Ａ’断面図である。従来技術と同様に
、基板１上にエミッタ領域２、コレクタ領域３、ベース
領域４、抵抗領域５をそれぞれ形成して、金又はアルミ
ニウム系の金属で、エミッタ電極６、コレクタ電極７、
ベース電極８、抵抗電極９をそれぞれ形成して回路構成
に従って接続してトランジスタ、ダイオード等の素子を
形成して集積回路チップを形成する。１１は酸化膜、窒
化膜又はポリイミド系の有機絶縁膜で、集積回路チップ
の全面に約０．５ｐｍから １．０ｇｍの厚さに被覆し
である。そして、絶縁膜１１の所定の位置、例えば、エ
ミッタ電極６とコレ々り電極７とベース電極８との各電
極上部を写真蝕刻法によって除去して開孔を形成し、開
孔によってエミッタ電極６．コレクタ電極７．ベース電
極８と接続し、トランジスタの性能特性を測定可能とす
る範囲の大きさ（例えば、矩形の場合は短辺が約３０ｐ
ｍ程度）で、金又はアルミニウム系の金属の測定用電極
１２ （Ｅ）、１２ （Ｃ）。
図は本発明の第１実施例の平面図で、第２図は本発明の
第１実施例のＡ−Ａ’断面図である。従来技術と同様に
、基板１上にエミッタ領域２、コレクタ領域３、ベース
領域４、抵抗領域５をそれぞれ形成して、金又はアルミ
ニウム系の金属で、エミッタ電極６、コレクタ電極７、
ベース電極８、抵抗電極９をそれぞれ形成して回路構成
に従って接続してトランジスタ、ダイオード等の素子を
形成して集積回路チップを形成する。１１は酸化膜、窒
化膜又はポリイミド系の有機絶縁膜で、集積回路チップ
の全面に約０．５ｐｍから １．０ｇｍの厚さに被覆し
である。そして、絶縁膜１１の所定の位置、例えば、エ
ミッタ電極６とコレ々り電極７とベース電極８との各電
極上部を写真蝕刻法によって除去して開孔を形成し、開
孔によってエミッタ電極６．コレクタ電極７．ベース電
極８と接続し、トランジスタの性能特性を測定可能とす
る範囲の大きさ（例えば、矩形の場合は短辺が約３０ｐ
ｍ程度）で、金又はアルミニウム系の金属の測定用電極
１２ （Ｅ）、１２ （Ｃ）。
１２（Ｂ）をそれぞれ絶縁膜ｌｌ上に形成している。チ
ップ外周に配置形成されたポンディングパッド１０は露
出しているが、当然、測定用電極１２と接触しないよう
に形成しである。
ップ外周に配置形成されたポンディングパッド１０は露
出しているが、当然、測定用電極１２と接触しないよう
に形成しである。
以上説明した実施例においては、測定用電極が二層配線
構造になっているが、さらに多くの素子単位の個別性能
を測定するためには、測定用電極が重ならないように多
層配線構造とすればよい。第３図に図示した第２実施例
はその例である。なお、集積回路は通常全面が絶縁膜で
覆われているが、場合によっては露出している素子があ
る。この場合も素子は微細であるから、個別測定を可能
とするためには、その素子表面に絶縁膜を形成して測定
用電極を設けるようにすればよい。
構造になっているが、さらに多くの素子単位の個別性能
を測定するためには、測定用電極が重ならないように多
層配線構造とすればよい。第３図に図示した第２実施例
はその例である。なお、集積回路は通常全面が絶縁膜で
覆われているが、場合によっては露出している素子があ
る。この場合も素子は微細であるから、個別測定を可能
とするためには、その素子表面に絶縁膜を形成して測定
用電極を設けるようにすればよい。
以上説明したように、本発明の集積回路は、集積回路チ
ンブ表面を酸化膜、窒化膜、もしくはポリイミド等の有
機絶縁膜で覆い、絶縁膜で覆われた前記素子の各電極上
部の絶縁膜を除去して、開孔を形成し、開孔を通じて電
極と接触される測定用電極を絶縁膜上に形成して構成す
るので、素子単体の性能特性をチップの状態で測定でき
るという優れた効果がある。
ンブ表面を酸化膜、窒化膜、もしくはポリイミド等の有
機絶縁膜で覆い、絶縁膜で覆われた前記素子の各電極上
部の絶縁膜を除去して、開孔を形成し、開孔を通じて電
極と接触される測定用電極を絶縁膜上に形成して構成す
るので、素子単体の性能特性をチップの状態で測定でき
るという優れた効果がある。
第１図は本発明の第１実施例の集積回路の平面図、第２
図は本発明の第１実施例の集積回路の断面図、第３図は
本発明の第２実施例の集積回路の断面図、第４図は従来
の集積回路の断面図である。 １・・・基板、 ２・・・エミッタ領域、３
・・・コレクタ領域、 ４・・・ベース領域、５・・
・抵抗領域、 ６・・・エミッタ電極、７・・・
コレクタ電極、 ８・・・ベース電極、９・・・抵抗
電極、 １１・・・絶縁膜、１２．１２ （Ｅ）
、１２ （Ｂ）、１２ （Ｃ）・・・測定用電極。 １フ１ｐ）１つ１ｒ）１つ □ｔ「） 潰１足ｍ電様 第２図 第４図
図は本発明の第１実施例の集積回路の断面図、第３図は
本発明の第２実施例の集積回路の断面図、第４図は従来
の集積回路の断面図である。 １・・・基板、 ２・・・エミッタ領域、３
・・・コレクタ領域、 ４・・・ベース領域、５・・
・抵抗領域、 ６・・・エミッタ電極、７・・・
コレクタ電極、 ８・・・ベース電極、９・・・抵抗
電極、 １１・・・絶縁膜、１２．１２ （Ｅ）
、１２ （Ｂ）、１２ （Ｃ）・・・測定用電極。 １フ１ｐ）１つ１ｒ）１つ □ｔ「） 潰１足ｍ電様 第２図 第４図
Claims (1)
- 半導体集積回路を構成する素子の所定の素子について
、その表面を覆う絶縁膜を、電極上部において開孔し、
開孔を通じて前記極と短絡接続する測定用電極を絶縁膜
上に設けたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62319873A JPH01160031A (ja) | 1987-12-16 | 1987-12-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62319873A JPH01160031A (ja) | 1987-12-16 | 1987-12-16 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01160031A true JPH01160031A (ja) | 1989-06-22 |
Family
ID=18115186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62319873A Pending JPH01160031A (ja) | 1987-12-16 | 1987-12-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01160031A (ja) |
-
1987
- 1987-12-16 JP JP62319873A patent/JPH01160031A/ja active Pending
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