JPH0992694A - プローブカードおよびそのプローブカードを使用した半導体集積回路のプロービング試験方法 - Google Patents
プローブカードおよびそのプローブカードを使用した半導体集積回路のプロービング試験方法Info
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Abstract
きると同時に、半導体集積回路の生産コストを抑制する
ことができるプローブカードおよびそのプローブカード
を使用したプロービング試験方法を提供しようとするも
のである。 【解決手段】半導体集積回路チップ3が半導体ウェーハ
1に行列状に形成された状態で行う半導体集積回路のプ
ロービング試験方法に使用されるプローブカード15で
あって、2列4行のチップ3a〜3hの外部パッドに対
応した探針群19a〜19hを有し、テスタからの試験
信号を接触子群21に受け、探針群19a〜19hを介
して2列4行のチップ3a〜3hへ同時に供給するとと
もに、2列4行のチップ3a〜3hからの応答信号を探
針群19a〜19hに受け、接触子群21を介してテス
タに供給することを特徴としている。
Description
のプロービング試験に使用されるプローブカードと、そ
のプローブカードを使用したプロービング試験方法とに
関する。
ウェーハプロセス終了後、ダイシングする以前、即ち、
半導体集積回路が半導体ウェーハに行列状に形成された
状態で行われる、半導体集積回路の電気的特性試験であ
る。この試験によって、半導体集積回路の良否がウェー
ハ状態で判別され、不良な半導体集積回路チップが選別
される。不良なチップがウェーハ状態で判別されること
で、後のアセンブリ工程に不良なチップを回さずに済
み、生産コストの無用な増加を防止できる効果を得てい
る。
が増し、試験時間は長くなるばかりである。この対応と
して、従来、チップを一つ一つ試験していたところを、
複数のチップを同時に試験し、チップ一つ当たりの試験
時間を短縮するようにしている。
プローブカードによって試験される半導体ウェーハとを
示した斜視図である。図12に示すように、半導体ウェ
ーハ1には、半導体集積回路チップ3が行列状に形成さ
れている。同図では、チップ3は、合計84個形成され
ている。
されるプローブカード5には、一つの探針孔7が設けら
れており、この探針孔7からは、1列4行、合計4個の
チップ3a〜3dに対応した探針群9a〜9dが導出さ
れている。
使用して、4個のチップ3a〜3dの電気的特性を同時
に測定している。しかし、半導体集積回路の集積度は、
特に半導体メモリを中心に、益々高まってきており、た
とえ図12に示すプローブカード5を使用したとして
も、チップ一つ当たりの試験時間は、再び増加に転じて
きている。
ために、1列当たりの対応チップの個数を増やし、同時
に測定できるチップ3の個数を増加させることを試み
た。図13は、従来の他のプローブカードと、そのプロ
ーブカードによって試験される半導体ウェーハとを示し
た斜視図である。
では、一つの探針孔7からは、1列8行、合計8個のチ
ップ3a〜3hに対応した探針群9a〜9hが導出され
ていて、図12に示すプローブカード5に比較し、同時
に測定できるチップ3の個数が4個増加している。この
ようなプローブカード5´を使用することで、半導体ウ
ェーハ一枚当たりに要する試験時間は、再び短縮され
た。
ロービング試験を行うと、不良品の数が、若干ながらも
増加する傾向があることが発覚した。この傾向を裏付け
るために、チップを一つ一つ試験し直してみたところ、
プローブカード5´が使用された試験では不良品とされ
ていたチップの中にも、良品があることが判明した。
考えられるものを挙げるとするならば、次の通りであ
る。同時測定では、同時測定される全てのチップからの
応答信号を、プローブカードを介して同時にテスタに伝
える。テスタは、応答されてきた信号のレベル、および
応答されてきた信号の立ち上がり立ち下がり時間をそれ
ぞれ、ある許容範囲、もしくはある許容値と比較して、
チップが良品であるか不良品であるかを判断する。
ローブカードをテスタに接触させるため接触子群11
に、カードの内部に設けられた図示せぬ配線を介して接
続されている。チップから応答されてきた信号のレベル
は、テスタに伝えられる以前にカード内の配線の抵抗に
よって当然に降下する。また、チップから応答されてき
た信号の立ち上がり立ち下がり時間も、カード内の配線
の容量によって当然に変化する。
たプローブカードは、カード径Dが大きい。カード径D
が大きくなると、カードの中央付近の探針群9(図13
では探針群9dおよび9e)と接触子群11とを接続す
るための配線の長さと、カードの端部付近にある探針群
9(図13では探針群9aおよび9h)と接触子群11
とを接続するための配線の長さとの差が大きくなってく
る。最長の配線と最短の配線との差が大きくなると、配
線群の抵抗および容量のばらつきが大きくなる。また、
配線長が長いと、微小な配線間クロストークが発生して
いる確率も高い。
ード自体が反り易くなる。カード自体が反ると、プロー
ブとチップパッドとの接触点、並びにプローブとテスタ
との接触点における接触抵抗値がそれぞればらつく。ま
た、カード自体の反りは、カード内に設けられている配
線群に応力を加えることにもなる。配線中、過剰な応力
が加わった部分では、配線の電気的特性が局部的に変化
することもある。
の問題が相乗効果を起こし、プロービング試験の精度を
劣化させる。特に一つの許容範囲、もしくは一つの許容
値と、多数の信号とを同時に比較する同時測定では、上
記の問題のいずれもが、無用な不良品を発生させる原因
になり得る。カード内に設けられている配線群の抵抗お
よび容量のばらつき、接触抵抗値のばらつき、配線群の
局部的な電気的特性の変化、微小な配線間クロストーク
のいずれもが、各チップ自身の、真の特性、あるいは真
の能力を隠すからである。
の劣化は、大規模容量化された半導体メモリ装置で顕著
である。この原因は、装置の動作が非常に高速であるた
めに、信号の立ち上がり立ち下がり時間の許容値、もし
くは許容範囲を厳しく設定していることである。大規模
容量化された半導体メモリ装置は、現在ある半導体装置
の中で最も繊細で敏感な装置の一つである。このため、
僅かな誤差が、予期せぬ誤動作に発展する可能性を持
つ。予期せぬ誤動作を防ぐためにも、プロービング試験
には、厳しい条件を与える。厳しい条件で試験するため
に、上記カード内に設けられている配線群で起こる問
題、たとえ僅かな問題であっても、良品、不良品の選別
に、より大きく反映されていくのである。
集積回路の生産性を高めるためにも、プロービング試験
時間は短縮させたい、という要求がある。この要求は、
同時に測定できるチップの個数を増加させることで満た
すことができた。
個数を増加させると、不良品が不必要に増加し、半導体
集積回路の生産コストが上昇する、という問題が新たに
発生した。
で、その目的は、半導体集積回路の生産性を向上できる
と同時に、半導体集積回路の生産コストを抑制すること
ができるプローブカードと、そのプローブカードを使用
した半導体集積回路のプロービング試験方法とを提供す
ることにある。
めに、この発明に係るプローブカードでは、半導体集積
回路が半導体ウェーハに行列状に形成された状態で行う
半導体集積回路のプロービング試験方法に使用されるプ
ローブカードであって、2列、かつ少なくとも2行以上
の前記半導体集積回路の接続端子に対応した探針群を有
し、テスタからの試験信号を受け、前記試験信号を前記
探針群を介して前記2列、かつ少なくとも2行以上の半
導体集積回路へ同時に供給するとともに、前記2列、か
つ少なくとも2行以上の半導体集積回路からの応答信号
を前記探針群介して同時に受け、前記応答信号を前記テ
スタに供給することを特徴としている。
いて説明する。この説明に際し、全ての図面において、
同一の部分には同一の参照符号を付し、重複する説明は
避けることにする。
るプローブカードと、そのプローブカードによって試験
される半導体ウェーハとの関係を示した斜視図、図2
は、図1に示すプローブカードの探針孔付近を拡大した
拡大図である。
は、半導体集積回路チップ3が行列状に形成されてい
る。この第1の実施の形態では、従来と同じように、チ
ップ3が、合計84個形成されている。
プローブカード15には、2列4行、合計8個のチップ
3a〜3hに対応した探針群19a〜19hが設けられ
ている。カード基板20には、一つの探針孔17が設け
られていて、この探針孔17の内部には、探針群19a
〜19hが導出されている。探針孔17は、この例では
2つの短辺と2つの長辺とを有する長方形に形成された
穿孔である。第1列めの半導体集積回路チップ3a〜3
dの外部パッド群31(図2参照)に対応した探針群1
9a〜19dは、2つの長辺のうちの一辺に沿って形成
され、第2列めの半導体集積回路チップ3e〜3hの外
部パッド群31に対応した探針群19e〜19hは、上
記一辺に相対した他辺に沿って形成されている。カード
基板20の表面に導出された、図示せぬテスタに接触さ
れる接触子群21はそれぞれ、カード基板20の縁に沿
って配置されている。探針群19は、接触子群21に、
カード基板20の内部、あるいはカード基板20の表面
に形成された図示せぬ配線を介して接続されている。図
示せぬテスタからの試験信号は、接触子群21に供給さ
れ、探針群19に伝えられる。そして、図示せぬテスタ
からの試験信号は、探針群19より、2列4行、合計8
個のチップ3a〜3hへ同時に供給される。試験信号を
受けたチップ3a〜3hはそれぞれ、応答信号を出力す
る。応答信号は、探針群19に供給され、接触子群21
に伝えられる。接触子群21に伝えられた応答信号は、
前記テスタへ供給される。テスタは、応答信号のレベ
ル、および応答信号の立ち上がり立ち下がり時間など
を、試験項目ごとにそれぞれ、ある許容範囲、もしくは
ある許容値と比較し、2列4行合計8個のチップ3a〜
3hがそれぞれ、良品であるか不良品であるかを、同時
に判断する。
ブカード15であると、従来の1列8行のプローブカー
ド5´と同様に、8個のチップ3a〜3hを同時に測定
できるために、チップ一つ当たり試験時間が短縮され、
結果として半導体ウェーハ一枚当たりの試験時間を短縮
できる。
プローブカード5と、ほぼ同じカード径にできるため
に、カード基板20の内部、あるいは表面に形成された
図示せぬ配線群のうち、最長のものと最短のものとの差
が小さくなり、配線群の抵抗および容量のばらつきを小
さくできる。よって、各チップ自身の、真の特性、ある
いは真の能力を隠してしまう原因となる、カード基板2
0に設けられた配線間でのスキュー差が小さくなり、プ
ロービング試験の精度の劣化を抑制できる。また、カー
ド径Dは、小さいままであるので、カード基板20の反
りの問題も少ない。しかも、配線の長さが全体的に短い
ままであるので、微小な配線間クロストークも軽減され
る。
プローブカード15によれば、生産性を向上できると同
時に、生産コストを抑制できる、という効果を得ること
ができる。
説明するための図で、(a)図は従来のプロービング試
験の結果を示す図、(b)図は第1の実施の形態のプロ
ービング試験の結果を示す図である。
示されたプローブカード5´を使用して1列8行のチッ
プ3a〜3hを同時測定したときには、8個のチップ当
たり、良品を3個採ることができた。
の能力を、破線により示されている。このようなチップ
の真の特性、あるいは真の能力からみれば、良品は、8
個のチップ当たり7個存在するはずである。図10に示
されたプローブカード5´を使用して同時測定すると、
4個が無用に不良と判断されてしまう。
実施の形態に係るプローブカード15を使用して2列4
行のチップ3a〜3hを同時測定したときには、8個の
チップ当たり、良品を6個採ることができ、良品を3個
増加させることができた。
と、図3(b)に示すチップ3a〜3hとは、厳密には
同じチップではないが、図3(a)、(b)では、発明
の効果を説明するために、チップの真の特性、あるいは
真の能力を、あえて揃えてある。
ブカード5´を使用した同時測定では不良として認識さ
れていた、チップの真の特性、あるいは真の能力が合格
ライン付近にあるものを、第1の実施の形態に係るプロ
ーブカード15を使用した同時測定では良品として認識
できるようになったことである。これによって、半導体
集積回路の歩留りが向上し、その生産コストを抑制する
ことが可能となる。
プローブカードについて説明する。図4は、この発明の
第2の実施の形態に係るプローブカードの平面図であ
る。この第2の実施の形態は、第1の実施の形態に説明
したようなプローブカード15において、カード基板2
0に設けられた配線群の長さがそれぞれ最短とされるよ
うに、配線群のレイアウトを工夫したものである。
の、探針孔17の長軸方向に沿った中心線30がある。
この中心線30を境にして、カード基板20の紙面右側
の領域33Rには、4つの配線区域35a〜35dが設
定され、一方、カード基板20の紙面左側の領域33L
には、他の4つの配線区域35e〜35hが設定されて
いる。配線区域35aには、チップ3aのパッドに対応
した探針群19a(図1、図2に図示、図4には図面が
繁雑化するのを避けるために図示せず)と、チップ3a
のパッドに対応した接触子群21aとを互いに接続する
配線群37aが形成されている。以下同様に、配線区域
35bには、図示せぬ探針群19bと接触子群21bと
を互いに接続する配線群37bが形成され、…、配線区
域35hには、図示せぬ探針群19hと接触子群21h
とを互いに接続する配線群37hが形成されている。
る探針群19a〜19d、接触子群21a〜21d、お
よび探針群19a〜19dと接触子群21a〜21dと
を互いに接続する配線群37a〜37dをそれぞれ探針
孔17の長軸方向に沿った中心線30を境として2分割
された一方の領域33Rに設け、チップ3e〜3hの列
に対応する探針群19e〜19h、接触子群21e〜2
1h、および探針群19e〜19hと接触子群21e〜
21hとを互いに接続する配線群37e〜37hを2分
割された他方の領域33Lに設けたプローブカードであ
ると、配線群37a〜37hそれぞれの長さを最短に設
定することができる。配線群37a〜37hそれぞれの
長さが最短に設定されることにより、特に配線群37の
抵抗および容量のばらつき、および配線間クロストーク
などをそれぞれ小さくすることができる。よって、より
精度の高いプロービングテストが可能となる、多数個の
チップ3a〜3hを同時に測定に使用されるプローブカ
ードを得ることができる。
プローブカードについて説明する。図5は、この発明の
第3の実施の形態に係るプローブカードの平面図であ
る。この第3の実施の形態は、第1の実施の形態に説明
したようなプローブカード15において、配線間クロス
トークが、より減少されるように、カード基板20の構
造を工夫したものである。
1層20-1、第2層20-2、第3層20-3、第4層20
-4、第5層20-5、第6層20-6、および第7層20-7
の7層に分けられている。第1層カード基板20-1には
接触子群21が設けられている。配線群37は、第1層
カード基板20-1より下層のカード基板20-2〜20-7
それぞれに、信号の種類ごとおよび電源の種類ごとに分
けられて設けられている。この形態に係るプローブカー
ド15は、半導体メモリ装置をテストするときに使用さ
れる。このため、配線群37は、アドレス信号用配線
群、データ信号用配線群、接地線(VSS)群、ロウア
ドレスストローブ信号、カラムアドレスストローブ信号
などのコントロール信号用配線群、電源線(VCC)
群、モニター用などのその他の配線群の7種類に分けら
れている。そして、アドレス信号用配線群は第2層カー
ド基板20-2に、データ信号用配線群は第3層カード基
板20-3に、接地線群は第4層カード基板20-4に、コ
ントロール信号用配線群は第5層カード基板20-5に、
電源線群は第6層カード基板20-6に、その他の配線群
は第7層カード基板20-7にそれぞれ設けられている。
カード基板20-2〜20-7各層に形成された配線群37
と、カード基板20-1に形成された接触子21とは、カ
ード基板20-1〜20-7に形成されたスルーホール39
を介して互いに接続される。
の内部で信号の種類および電源の種類ごとに階層分けし
たプローブカードであると、配線間クロストークを、よ
り効果的に減ずることができる。よって、さらに精度の
高いプロービングテストが可能となる、多数個のチップ
3a〜3hを同時に測定に使用されるプローブカードを
得ることができる。
ブカードは、第2の実施の形態に係るプローブカードと
組み合わせることもできる。次に、この発明に係るプロ
ーブカードを使用したプロービング試験方法の例を、こ
の発明の第4、第5、第6の実施の形態として説明す
る。
るプロービング試験方法の構成図である。この発明の第
4の実施の形態は、第1の実施の形態で説明した同時測
定より、同時に測定できるチップの個数を、さらに増加
できる例である。
に、複数のテストステーション43(43-1〜43-4)
を設け、各テストステーション43に一つずつ、プロー
ブカード15(15-1〜15-4)を取り付ける。そし
て、複数のウェーハ1(1-1〜1-4)を、テスト装置4
1により、テストステーション43およびプローブカー
ド15を介して同時に測定する。
と、1枚のプローブカード15で同時に測定できるチッ
プの数をL、テストステーション43の数をMとしたと
き、L×M個のチップを同時に測定できる。よって、測
定の精度の高いプロービングテストを、より多くのチッ
プで同時に行うことができる。
が8、上記テストステーション43の数Mが4であるの
で、32個のチップを、同時に測定することができる。
しかも、第1の実施の形態、あるいは第2の実施の形
態、あるいは第3の実施の形態、あるいは第2と第3の
実施の形態とを組み合わせたプローブカードを使用して
測定されるので、32個という大量のチップを同時に測
定したとしても、その測定の精度が低下することはな
い。
るプロービング試験方法の構成図である。この発明の第
5の実施の形態は、第4の実施の形態で説明した同時測
定より、チップ一個当たりの設備投資を抑制でき、コス
トパフォーマンスの良い試験方法の例である。
に、一つのテストステーション43を設け、一つのテス
トステーション43に複数のプローブカード15(15
-1、15-2)を取り付ける。そして、一枚のウェーハ1
を、テスト装置41により、一つのテストステーション
43および複数のプローブカード15(15-1、15-
2)を介して同時に測定する。
と、1枚のプローブカード15で同時に測定できるチッ
プの数をL、プローブカードの取り付け枚数をNとした
とき、L×N個のチップを同時に測定できる。よって、
第4の実施の形態と同様に、測定の精度の高いプロービ
ングテストを、より多くのチップで同時に行うことがで
きる。
が8、上記取り付け枚数Nが2であるので、一台のテス
トステーション43で、16個のチップを同時に測定す
ることができる。しかも、その測定精度は、上述の測定
精度の良いプローブカードが二枚使用されるために、低
下することはない。
のテストステーションに取り付けられるので、一つのテ
ストステーション当たりのチップ同時測定数を増加させ
ることができるので、チップ一個当たりの設備投資を抑
制することができる。また、多数個のチップを同時に測
定できるプローバーでありながらも、テストステーショ
ンの数を少なくできるので、上記プローバーを配置する
ためのフロアを小さくできる。フロアを小さくできる
と、このフロアの空調コストを抑制できるとともに、空
調精度、特にフロア内の清浄度を上げることができる。
このため、プロービング試験のときに、フロア内に微量
ながらも存在する可能性のある半導体にとって有害な物
質、例えばナトリウムなどによるチップ汚染、および導
電性微粒子、例えばシリコンクズなどによる配線間の短
絡、これらのような事故の発生についても抑制すること
ができる。
の形態に係る試験方法は、ウェーハ1の口径φが大きく
なり、一枚のウェーハ1に形成されるチップ数が増加し
てきたときに、より有効となってくる。
るプロービング試験方法の構成図である。この発明の第
6の実施の形態は、第4の実施の形態と第5の実施の形
態とを組み合わせた例である。
に、複数のテストステーション43(43-1、43-2)
を設け、各テストステーション43(43-1、43-2)
それぞれに、複数のプローブカード15(15-1〜15
-4)を取り付けている。そして、複数のウェーハ1(1
-1、1-2)を、テスト装置41により、複数のテストス
テーション43(43-1、43-2)および複数のプロー
ブカード15(15-1〜15-4)を介して同時に測定す
る。
と、1枚のプローブカード15で同時に測定できるチッ
プの数をL、テストステーションの数をM、プローブカ
ードの取り付け枚数をN、としたとき、L×M×N個の
チップを同時に測定できる。
の精度の高いプロービングテストを、より多くのチップ
で同時に行うことができ、しかも、第5の実施の形態と
同様に、コストパフォーマンスも良い。
って試験されるのに、好適な半導体集積回路チップを、
この発明の第7の実施の形態として説明する。この発明
に係るプローブカードでは、2列、かつ少なくとも2行
以上の半導体集積回路チップが良品であるか不良である
かを同時に測定する。このようなカードでは、カード基
板に設けられた探針孔の一辺に沿って、第1列めのチッ
プに対応したチップのパッドに対応した探針群を設け、
上記の一辺に対向した他辺に沿って、第2列めのチップ
に対応したチップのパッドに対応した探針群を設けるこ
とが好ましいとされる。なぜならば、第2の実施の形態
で説明したような、カード基板に形成される配線群の長
さを最小にできる配線群のレイアウトを実現させるため
に、有効であるためである。
集積回路チップでは、パッドが一列に配置されているこ
とが望ましい。図9は、探針群と半導体集積回路チップ
のパッドとの対応関係を示す図である。
半導体集積回路チップ3があり、このチップ3の長軸方
向の中心線に沿って、一列に並んでパッド31が配置さ
れている。一般に、センターパッド型と呼ばれているチ
ップである。
ると、パッド31が一列であるために、これらのパッド
に、探針群19を接触させやすい。特に図2にも示され
ていたように、チップ3a〜3hが2列であっても、パ
ッド31の列は2列としかならないので、上記のような
探針孔17の相対向した2つの辺に沿って設けられた探
針群19a〜19hを実現するのに好適である。
ば大規模容量の半導体メモリ装置に、使われることが多
い。また、図10に示すように、パッド31は、厳密に
一列に配置されている必要はなく、千鳥型に配置されて
いても良い。
形した形を、この発明の第8の実施の形態として説明す
る。図11は、この発明の第8の実施の形態に係るプロ
ーブカードの平面図である。
ド15では、2列4行、合計8個のチップを同時に測定
可能なものであった。この第6の実施の形態で説明した
プローブカード15では、図9に示すように、2列8
行、合計16個のチップを同時に測定可能とするもので
ある。
は、カード径Dが増加し、図13に示されたプローブカ
ード5´を使用した同時測定と同様な問題が生ずる。し
かし、8行を同時に測定するプローブカードの精度が、
今後のプローブカード技術の進展により、現在の4行を
同時に測定するプローブカードと同程度の精度まで向上
された場合には、図11に示すように、この発明に係る
プローブカードは、2列8行、合計16個のチップを同
時に測定可能とするように改良されても良い。この場合
の効果は、第1の実施の形態と同様に、16個のチップ
を同時に測定可能とするために、1列16行とされたプ
ローブカードよりも、カード径Dを小さくでき、半導体
集積回路の生産性の向上と、半導体集積回路の生産コス
トの抑制を同時に達成できることである。
ドは、2列4行に限られるものではなく、プローブカー
ド技術の進展に応じて、行数を順次増加させることが可
能である。
示された、この発明の実施の形態に係るプローブカード
15では、接触子21が外周一列とされているが、接触
子21の数が増加し、外周一列では配置しきれなくなっ
てきたときには、接触子21を、例えば同心円状に複数
列設けるようにしても良い。
ば、半導体集積回路の生産性を向上できると同時に、半
導体集積回路の生産コストを抑制することができるプロ
ーブカードと、そのプローブカードを使用した半導体集
積回路のプロービング試験方法とを提供できる。
ーブカードを示した斜視図。
近の拡大図。
示す図、図3(b)はこの発明によるプロービング試験
の結果を示す図。
ーブカードの平面図。
ーブカードの斜視図。
ービング試験方法の構成図。
ービング試験方法の構成図。
ービング試験方法の構成図。
群とチップのパッドとの対応関係を示す図。
探針群とチップのパッドとの対応関係の他の例を示す
図。
プローブカードの斜視図。
図。
斜視図。
導体集積回路チップ、15、15-1〜15-4…プローブ
カード、17…探針孔、19、19a〜19h…探針
群、20、20-1〜20-7…カード基板、21、21a
〜21h…接触子群、31…外部パッド群、35a〜3
5h…配線区域、37a〜37h…配線群、41…テス
ト装置、43、43-1〜43-4…テストステーション。
Claims (5)
- 【請求項1】 半導体集積回路が半導体ウェーハに行列
状に形成された状態で行う半導体集積回路のプロービン
グ試験方法に使用されるプローブカードであって、 2列、かつ少なくとも2行以上の前記半導体集積回路の
接続端子に対応した探針群を有し、 テスタからの試験信号を受け、前記試験信号を前記探針
群を介して前記2列、かつ少なくとも2行以上の半導体
集積回路へ同時に供給するとともに、前記2列、かつ少
なくとも2行以上の半導体集積回路からの応答信号を前
記探針群介して同時に受け、前記応答信号を前記テスタ
に供給することを特徴とするプローブカード。 - 【請求項2】 前記探針群はそれぞれ、カード基体に設
けられた一つの探針孔内に導出され、第1列めの前記半
導体集積回路の接続端子に対応した探針群が前記一つの
探針孔の一辺に沿って設けられ、第2列めの前記半導体
集積回路の接続端子に対応した探針群が前記一辺に相対
した他辺に沿って設けられていることを特徴とする請求
項1に記載のプローブカード。 - 【請求項3】 前記カード基体の表面に導出された、テ
スタに接触される接触子群と、 前記接触子群各々と前記探針群各々とを互いに接続する
配線群とを有し、 前記第1列めの前記半導体集積回路の接続端子に対応し
た探針群に接続された配線群および接触群がそれぞれ、
前記カード基体の、前記一つの探針孔を中心として2分
割される区域の一方側に配置され、 前記第2列めの前記半導体集積回路の接続端子に対応し
た探針群に接続された配線群および接触群がそれぞれ、
前記カード基体の、前記一つの探針孔を中心として2分
割される区域の他方側に配置されていることを特徴とす
る請求項2に記載のプローブカード。 - 【請求項4】 前記接触子群各々と前記探針群各々とを
互いに接続する配線群が信号の種類ごと、および電源の
種類ごとに前記カード基体の内部で階層分けされている
ことを特徴とする請求項1乃至請求項3いずれか一項に
記載のプローブカード。 - 【請求項5】 半導体集積回路が半導体ウェーハに行列
状に形成された状態で行う半導体集積回路のプロービン
グ試験方法であって、 2列、かつ少なくとも2行以上の前記半導体集積回路の
接続端子に同時にプローブ針を接触させ、前記2列、か
つ少なくとも2行以上の半導体集積回路の電気的特性を
同時に測定することを特徴とする半導体集積回路のプロ
ービング試験方法。
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