CN118331800A - 时钟测试系统和应用时钟测试系统的时钟切换方法 - Google Patents
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Abstract
本发明提供了一种时钟测试系统和应用时钟测试系统的时钟切换方法，系统包括：基板管理控制器、多个时钟发生器、多个时钟选择器和多个时钟缓冲器，多个发生器输出端口与多个选择器输入端口相连，基板管理控制器与多个时钟选择信号管脚相连，多个选择器输出端口和多个缓冲器输入端口相连，多个缓冲器输出端口和多个模块相连，多个时钟发生器包括第一时钟发生器和第二时钟发生器，多个时钟选择器包括第一时钟选择器和第二时钟选择器，多个模块包括处理器和高速串行扩展总线模块，所有处理器与一个时钟缓冲器相连。通过同源时钟测试实现多个时钟芯片的验证；通过非同源时钟测试可以将设备时钟切换为同源或非同源的时钟架构。
Description
技术领域
本发明涉及芯片领域，特别是涉及一种时钟测试系统和应用时钟测试系统的时钟切换方法。
背景技术
CXL(Compute Express Link，计算快速连接)技术是一种建立于PCIe 5.0(Peripheral Component Interconnect Express 5.0，高速串行计算机扩展总线标准(第五代))物理总线的高速缓存一致性互连协议，CXL技术不仅支持在处理器、内存扩展和加速器使用，并且允许资源共享以获得更高的性能。目前，业界已推出CX L 2.0(ComputeExpress Link 2.0，计算快速连接2.0)协议，引入了SW(switch，交换)的功能，支持连接更多的设备，允许服务端根据工作负载要求，分配相应的资源，从而提高资源利用率和降低整体系统成本。由于CXL SW(Compute Express Link switch，计算快速连接交换)不仅能够支持CXL设备的工作模式，同时也支持PCIe(Peripheral Component Interconnect Express，高速串行计算机扩展总线标准)设备的应用场景，这就带来了时钟模式的问题。
随着技术的不断发展，对片外时钟也提出了越来越高的要求，只有通过兼容性验证的片外时钟才能应用于系统。此外，一些PCIe设备对时钟是否同源也提出了要求，因此在设计中需要仔细考虑选择同源时钟和非同源时钟的方案，以提高硬件的性能和稳定性，并提高计算机系统的整体效率。所以，为了保证系统的正常运行，需要选择经过验证过的时钟芯片和经验证的时钟架构。在现有设计中，主板只能选择一种时钟芯片进行设计验证，并且系统中所有的PCIe设备只能选择同源时钟和非同源时钟的其中一种进行设计。如果需要验证另外一种设计，就必须再设计一套板卡以适配另外一种非同源/同源时钟架构。这种方法的验证效率低下，且验证成本高昂。
发明内容
基于此，有必要针对上述技术问题，提供一种可以同时验证多个时钟芯片且能切换不同时钟架构的时钟测试系统和应用时钟测试系统的时钟切换方法。
第一方面，提供一种时钟测试系统，所述时钟测试系统包括基板管理控制器、多个时钟发生器、多个时钟选择器和多个时钟缓冲器，所述多个时钟发生器的多个发生器输出端口与所述多个时钟选择器的多个选择器输入端口相连，所述基板管理控制器与多个时钟选择器的时钟选择信号管脚相连，所述多个时钟选择器的多个选择器输出端口和所述多个时钟缓冲器的多个缓冲器输入端口相连，所述多个时钟缓冲器的多个缓冲器输出端口和测试设备中的多个模块相连，所述多个时钟发生器包括第一时钟发生器和第二时钟发生器，所述多个时钟选择器包括第一时钟选择器和第二时钟选择器，所述多个模块包括处理器和高速串行扩展总线模块，所有处理器与所述多个时钟缓冲器中的一个时钟缓冲器相连。
另一方面，提供一种时钟测试系统，所述系统包括基板管理控制器、多个时钟发生器、多个时钟选择器和多个时钟缓冲器，所述系统包括：
所述多个时钟发生器，用于向所述多个时钟选择器发送时钟信号，其中所述时钟信号包括第一时钟信号和第二时钟信号；
所述基板管理控制器，响应于接收到用户发送的时钟测试指令，用于执行测试设备的同源时钟测试和非同源时钟测试，其中所述同源时钟测试包括第一同源时钟测试和第二同源时钟测试；
所述基板管理控制器，还用于监测所述测试设备中的多个模块的时钟功能是否异常，其中所述多个模块包括处理器和高速串行扩展总线模块；
所述多个时钟选择器，用于通过多个选择器输入端口接收多个时钟发生器发送的时钟信号，其中所述时钟信号包括第一时钟信号和第二时钟信号；
所述多个时钟选择器，还用于根据多个时钟选择信号管脚确定多个时钟缓冲器对应的目标时钟信号并通过多个选择器输出端口向相连的时钟缓冲器发送所述目标时钟信号；
所述多个时钟缓冲器，用于根据所述目标时钟信号和多个缓冲器输出端口扩展生成多条扩展时钟信号并向与所述多个缓冲器输出端口相连的多个模块发送多条扩展时钟信号。
再一方面，提供一种应用时钟测试系统的时钟切换方法，应用于基板管理控制器，所述方法包括：
响应于接收到用户发送的时钟测试指令，执行测试设备的同源时钟测试并确定所述同源时钟测试是否通过，其中所述同源时钟测试包括第一同源时钟测试和第二同源时钟测试；
若是，则获取所述测试设备的非同源时钟测试结果；
监测处理器的时钟功能是否异常；
响应于监测到所述处理器的时钟功能异常且确定第一时钟选择器的第一时钟选择信号管脚和第二时钟选择器的第二时钟选择信号管脚都为低电平，将所述第一时钟选择信号管脚和所述第二时钟选择信号管脚配置为高电平；
响应于监测到所述处理器的时钟功能异常且确定所述第一时钟选择信号管脚和所述第二时钟选择信号管脚都为高电平，将所述第一时钟选择信号管脚和所述第二时钟选择信号管脚配置为低电平。
在其中一个实施例中，所述执行所述测试设备的同源时钟测试并确定所述同源时钟测试是否通过包括：
将所述第一时钟选择器的第一时钟选择信号管脚和所述第二时钟选择器的第二时钟选择信号管脚都配置为低电平；
通过所述测试设备的操作系统获取测试记录并根据所述测试记录确定所述第一同源时钟测试是否通过；
若否，则向所述用户告警；
若是，则将所述第一时钟选择信号管脚和所述第二时钟选择信号管脚都配置为高电平并根据所述测试记录确定所述第二同源时钟测试是否通过；
若否，则向所述用户告警；
若是，则获取所述测试设备的非同源时钟测试结果。
在其中一个实施例中，所述获取所述测试设备的非同源时钟测试结果包括：
将所述第一时钟选择信号管脚配置为低电平并将所述第二时钟选择信号管脚配置为高电平进行第一非同源时钟测试；
访问所述操作系统并记录第一非同源时钟测试的测试结果；
响应于确定所述第一非同源时钟测试结束，将所述第一时钟选择信号管脚配置为高电平并将所述第二时钟选择信号管脚配置为低电平进行第二非同源时钟测试；
访问所述操作系统并记录第二非同源时钟测试的测试结果；
响应于确定所述第二非同源时钟测试结束，将所述第一时钟选择信号管脚配置为低电平并将所述第二时钟选择信号管脚配置为中间电平进行第三非同源时钟测试；
访问所述操作系统并记录第三非同源时钟测试的测试结果；
响应于确定所述第三非同源时钟测试结束，将所述第一时钟选择信号管脚配置为中间电平并将所述第二时钟选择信号管脚配置为低电平进行第四非同源时钟测试；
访问所述操作系统并记录第四非同源时钟测试的测试结果；
响应于确定所述第四非同源时钟测试结束，将所述第一时钟选择信号管脚配置为高电平并将所述第二时钟选择信号管脚配置为中间电平进行第五非同源时钟测试；
访问所述操作系统并记录第五非同源时钟测试的测试结果；
响应于确定所述第五非同源时钟测试结束，将所述第一时钟选择信号管脚配置为中间电平并将所述第二时钟选择信号管脚配置为高电平进行第六非同源时钟测试；
访问所述操作系统并记录第六非同源时钟测试的测试结果；
响应于确定所述第六非同源时钟测试结束，将所述第一时钟选择信号管脚配置为中间电平并将所述第二时钟选择信号管脚配置为中间电平进行第七非同源时钟测试；
访问所述操作系统并记录第七非同源时钟测试的测试结果。
在其中一个实施例中，所述监测所述处理器的时钟功能是否异常之后还包括：
监测每个高速串行扩展总线模块的时钟功能是否异常；
若是，则根据所述非同源时钟测试的测试结果和时钟功能异常的高速串行扩展总线模块确定是否重新配置所述时钟选择信号管脚；
响应于确定能重新配置所述时钟选择信号管脚，重新配置所述时钟选择信号管脚；
响应于确定不能重新配置所述时钟选择信号管脚，向所述用户告警。
又一方面，还提供一种应用时钟测试系统的时钟切换方法，应用于多个时钟选择器，每个时钟选择器包括时钟选择信号管脚、多个选择器输入端口和多个选择器输出端口，所述方法包括：
通过多个选择器输入端口接收多个时钟发生器发送的时钟信号，其中所述时钟信号包括第一时钟信号和第二时钟信号；
根据多个时钟选择信号管脚确定多个时钟缓冲器对应的目标时钟信号并通过多个选择器输出端口向相连的时钟缓冲器发送所述目标时钟信号，以使所述每个时钟缓冲器根据所述目标时钟信号和多个缓冲器输出端口扩展生成多条扩展时钟信号并向与所述多个缓冲器输出端口相连的多个模块发送多条扩展时钟信号。
在其中一个实施例中，所述根据多个时钟选择信号管脚确定多个时钟缓冲器对应的目标时钟信号并通过多个选择器输出端口向相连的时钟缓冲器发送所述目标时钟信号包括：
响应于确定时钟选择信号管脚被配置为低电平，通过多个选择器输出端口向所有时钟缓冲器发送所述第一时钟信号，其中所述多个选择器输出端口包括第一选择器输出端口和第二选择器输出端口；
响应于确定所述时钟选择信号管脚被配置为高电平，通过多个选择器输出端口向所有时钟缓冲器发送所述第二时钟信号；
响应于确定所述时钟选择信号管脚被配置为中间电平，通过第一选择器输出端口向连接的时钟缓冲器发送所述第一时钟信号并通过第二选择器输出端口向连接的时钟缓冲器发送所述第二时钟信号。
上述时钟切换方法，首先多个时钟发生器向多个时钟选择器发送时钟信号，其中时钟信号包括第一时钟信号和第二时钟信号；响应于接收到用户发送的时钟测试指令，基板管理控制器执行测试设备的同源时钟测试和非同源时钟测试，其中同源时钟测试包括第一同源时钟测试和第二同源时钟测试；之后基板管理控制器监测测试设备中的多个模块的时钟功能是否异常，其中多个模块包括处理器和高速串行扩展总线模块；多个时钟选择器通过多个选择器输入端口接收多个时钟发生器发送的时钟信号，其中时钟信号包括第一时钟信号和第二时钟信号；多个时钟选择器还根据多个时钟选择信号管脚确定多个时钟缓冲器对应的目标时钟信号并通过多个选择器输出端口向相连的时钟缓冲器发送目标时钟信号；最后多个时钟缓冲器根据目标时钟信号和多个缓冲器输出端口扩展生成多条扩展时钟信号并向与多个缓冲器输出端口相连的多个模块发送多条扩展时钟信号。通过对时钟选择器的时钟选择信号的状态切换，既可以实现多个时钟芯片的验证，又可以将PCIe设备时钟切换为同源或非同源的时钟架构，验证和架构切换方式简单灵活，大大提高了服务器系统的时钟架构兼容性。
附图说明
图1为时钟测试系统的模块示例图；
图2为时钟测试系统的结构示例图；
图3为应用时钟测试系统的时钟切换方法的步骤示意图；
图4为选择电路的结构示例图；
图5为时钟测试系统的时钟选择逻辑的逻辑示意图；
图6为时钟选择器的时钟选择逻辑的逻辑示意图；
图7为本发明实施例中计算机设备的内部结构图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
在一个实施例中，如图1所示，提供一种时钟测试系统，系统包括基板管理控制器、多个时钟发生器、多个时钟选择器和多个时钟缓冲器，所述多个时钟发生器的多个发生器输出端口与所述多个时钟选择器的多个选择器输入端口相连，所述基板管理控制器与多个时钟选择器的时钟选择信号管脚相连，所述多个时钟选择器的多个选择器输出端口和所述多个时钟缓冲器的多个缓冲器输入端口相连，所述多个时钟缓冲器的多个缓冲器输出端口和测试设备中的多个模块相连，所述多个时钟发生器包括第一时钟发生器和第二时钟发生器，所述多个时钟选择器包括第一时钟选择器和第二时钟选择器，所述多个模块包括处理器和高速串行扩展总线模块，所有处理器与所述多个时钟缓冲器中的一个时钟缓冲器相连。
具体的，时钟测试系统中包含至少两种需要测试的时钟发生器，两种时钟发生器芯片及其所需晶体振荡器，其可以为不同厂家的不同型号，每个时钟发生器中的发生器输出端口的数量与时钟选择器的数量相同；至少两个时钟选择器，每个时钟选择器包含选择器输入端口、选择器输出端口和时钟选择信号管脚，选择器输入端口分别连接对应的时钟发生器的发生器输出端口，并且选择器输出端口分别连接到缓冲器输入端口，根据多个时钟选择信号管脚确定多个时钟缓冲器对应的目标时钟信号并通过多个选择器输出端口向相连的时钟缓冲器发送目标时钟信号；多个时钟缓冲器，可根据实际需要选择合适输出的时钟缓冲器型号，缓冲器输出端口连接CPU和高速串行扩展总线(PCIe)模块，给CPU与PCIe模块提供扩展后的时钟信号；基板管理控制器BMC输入命令执行同源时钟测试以及非同源时钟测试并实现控制各个模块的输入时钟信号。
在一个实施例中，如图2所示，提供一种时钟测试系统，所述系统包括基板管理控制器、多个时钟发生器、多个时钟选择器和多个时钟缓冲器，所述系统包括：
所述多个时钟发生器，用于向所述多个时钟选择器发送时钟信号，其中所述时钟信号包括第一时钟信号和第二时钟信号；
所述基板管理控制器，响应于接收到用户发送的时钟测试指令，用于执行测试设备的同源时钟测试和非同源时钟测试，其中所述同源时钟测试包括第一同源时钟测试和第二同源时钟测试；
所述基板管理控制器，还用于监测所述测试设备中的多个模块的时钟功能是否异常，其中所述多个模块包括处理器和高速串行扩展总线模块；
所述多个时钟选择器，用于通过多个选择器输入端口接收多个时钟发生器发送的时钟信号，其中所述时钟信号包括第一时钟信号和第二时钟信号；
所述多个时钟选择器，还用于根据多个时钟选择信号管脚确定多个时钟缓冲器对应的目标时钟信号并通过多个选择器输出端口向相连的时钟缓冲器发送所述目标时钟信号；
所述多个时钟缓冲器，用于根据所述目标时钟信号和多个缓冲器输出端口扩展生成多条扩展时钟信号并向与所述多个缓冲器输出端口相连的多个模块发送多条扩展时钟信号。
具体的，时钟测试系统中包含两种时钟发生器为所需验证的两种时钟发生器，可以为不同厂家不同型号；两个时钟选择器，两个时钟选择器的两路输入即两个选择器输入端口分别连接两种时钟发生器，输出多路时钟信号(第一时钟信号和第二时钟信号)，并连接到多个时钟缓冲器；多个时钟缓冲器，可根据实际需要选择合适输出的时钟缓冲器型号，时钟缓冲器连接CPU和高速串行扩展总线(PCIe)模块，给CPU与PCIe模块提供扩展后的时钟信号；时钟选择器选择模块，可以通过基板管理控制器BMC输入命令实现控制不同模块的输入时钟信号。时钟测试系统中时钟发生器向时钟选择器提供不同的时钟信号，两个时钟发生器互为冗余且为非同源时钟测试提供时钟信号；时钟选择器根据基板管理控制器对时钟选择信号管脚的配置来确定需要接收的时钟信号，并向时钟缓冲器发送对应的时钟信号；时钟缓冲器根据接收到的时钟信号扩展生成多个相同的时钟信号并发送给各个模块。另外基板管理控制器通过对时钟选择信号管脚的配置实现同源时钟测试以及非同源时钟测试；并且在记录下所有的时钟测试结果后监测后续各个模块的时钟功能是否异常。
在一个实施例中，如图3所示，还提供一种应用时钟测试系统的时钟切换方法，应用于基板管理控制器，所述方法包括：
S301、响应于接收到用户发送的时钟测试指令，执行所述测试设备的同源时钟测试并确定所述同源时钟测试是否通过，其中所述同源时钟测试包括第一同源时钟测试和第二同源时钟测试；
S302、若是，则获取所述测试设备的非同源时钟测试结果；
S303、监测处理器的时钟功能是否异常；
S304、响应于监测到所述处理器的时钟功能异常且确定第一时钟选择器的第一时钟选择信号管脚和第二时钟选择器的第二时钟选择信号管脚都为低电平，将所述第一时钟选择信号管脚和所述第二时钟选择信号管脚配置为高电平；
S305、响应于监测到所述处理器的时钟功能异常且确定所述第一时钟选择信号管脚和所述第二时钟选择信号管脚都为高电平，将所述第一时钟选择信号管脚和所述第二时钟选择信号管脚配置为低电平。
具体的，时钟选择器可以选择第一时钟发生器或第二时钟发生器的时钟作为输入时钟源并输出时钟信号。当通过配置时钟选择器的时钟选择信号管脚(CLKSEL)，选择CPU的时钟来源于其一时钟发生器，且PCIe模块的时钟来源于同一时钟发生器时，PCIe模块时钟为同源架构；而当PCIe模块的时钟来源于另一时钟发生器时，PCIe模块时钟为非同源架构。
在执行第一同源时钟测试时，第一时钟选择信号管脚的管脚电平和第二时钟选择信号管脚都被配置为0(代表时钟选择信号管脚的管脚电平为低电平)，此时CPU与所有的PCIe模块同源且时钟都来源于第一时钟发生器；确定是否所有的模块都正常工作；若否，则确定工作异常的PCIe模块为异常总线模块并向用户告警；若是，则执行第二同源时钟测试。即第一时钟选择信号管脚的管脚电平和第二时钟选择信号管脚都被配置为1(代表时钟选择信号管脚的管脚电平为高电平)，此时CPU与所有的PCIe模块同源且时钟都来源于第二时钟发生器；确定是否所有的PCIe模块都正常工作，若否，则确定工作异常的PCIe模块为异常总线模块并向用户告警，确保每个PCIe模块都为同源总线模块。后续监测测试设备时，当测试设备中的CPU时钟功能异常时，可以先根据非同源测试的测试结果确定是否只需要修改与处理器相连的时钟缓冲器对应的时钟选择信号管脚(本方案中处理器的始终来源于CLKBUF0而CLK BUF0又和第一时钟选择器相连，因此根据非同源测试的测试结果确定是否仅需要修改第一时钟选择信号管脚的配置)以使处理器的时钟功能恢复正常，比如当监测到处理器的时钟功能异常且第一时钟选择信号管脚和第二时钟选择信号管脚都为低电平，响应于确定第二非同源测试通过，此时将第一时钟选择信号管脚配置为高电平即可，无需修改第二时钟选择信号管脚的配置。若是，则根据非同源测试的测试结果修改第一时钟选择信号管脚；若否，则修改第一时钟选择信号管脚和第二时钟选择信号管脚(所有的时钟选择信号管脚)，即将原来配置都为0的CLKSEL都修改为1；或者将原来配置都为1的CLKSEL都修改为0。
在其中一个实施例中，所述执行所述测试设备的同源时钟测试并确定所述同源时钟测试是否通过包括：
将所述第一时钟选择器的第一时钟选择信号管脚和所述第二时钟选择器的第二时钟选择信号管脚都配置为低电平；
通过所述测试设备的操作系统获取测试记录并根据所述测试记录确定所述第一同源时钟测试是否通过；
若否，则向所述用户告警；
若是，则将所述第一时钟选择信号管脚和所述第二时钟选择信号管脚都配置为高电平并根据所述测试记录确定所述第二同源时钟测试是否通过；
若否，则向所述用户告警；
若是，则获取所述测试设备的非同源时钟测试结果。
具体的，在执行同源时钟测试时，BMC将第一时钟选择器的第一时钟选择信号管脚(CLKSEL)配置为0且第二时钟选择器(CLK MUX1)的第二时钟选择信号管脚(CLKSEL)配置为0；然后访问操作系统获取该第一同源时钟测试对应的测试记录即所有的模块(CPU和PCIe模块)是否正常工作，若否，则向用户告警，若时钟信号都来源于CLK GEN0时所有的模块正常工作，之后将第一时钟选择信号管脚的管脚电平配置为1且第二时钟选择信号管脚的管脚电平配置为1，以执行第二同源时钟测试，最终确保所有的模块都能通过两次同源时钟测试。如图4所示，除了通过BMC对CLKSEL进行自动改配置之外，测试人员还可以通过图3中的选择电路来手动配置CLKSEL。其中两个时钟选择器的CLKSEL管脚连接到BMC和两个3PINHeader上，且R1＝R2<<R3,R4＝R5<<R6。当BMC将SELPIN设置为输入时，测试人员可以通过使用跳帽将Header的1-2PIN连接以将时钟选择器的CLKSEL电平置为中间电平；也可以使用跳帽将Header的2-3PIN连接以将时钟选择器的CLKSEL电平置为低电平；也可以不安装跳帽，将时钟选择器的CLKSEL电平置为高电平；此时BMC还可以通过获取SELPIN的状态来确认RC1202的选择逻辑。另也可以通过BMC来配置CLKSEL的高低电平，Header不安装跳帽，BMC将SEL PIN设置为输出，BMC将SELPIN置高或置低来选择RC1202的逻辑状态。
在其中一个实施例中，所述获取所述测试设备的非同源时钟测试结果包括：
将所述第一时钟选择信号管脚配置为低电平并将所述第二时钟选择信号管脚配置为高电平进行第一非同源时钟测试；
访问所述操作系统并记录第一非同源时钟测试的测试结果；
响应于确定所述第一非同源时钟测试结束，将所述第一时钟选择信号管脚配置为高电平并将所述第二时钟选择信号管脚配置为低电平进行第二非同源时钟测试；
访问所述操作系统并记录第二非同源时钟测试的测试结果；
响应于确定所述第二非同源时钟测试结束，将所述第一时钟选择信号管脚配置为低电平并将所述第二时钟选择信号管脚配置为中间电平进行第三非同源时钟测试；
访问所述操作系统并记录第三非同源时钟测试的测试结果；
响应于确定所述第三非同源时钟测试结束，将所述第一时钟选择信号管脚配置为中间电平并将所述第二时钟选择信号管脚配置为低电平进行第四非同源时钟测试；
访问所述操作系统并记录第四非同源时钟测试的测试结果；
响应于确定所述第四非同源时钟测试结束，将所述第一时钟选择信号管脚配置为高电平并将所述第二时钟选择信号管脚配置为中间电平进行第五非同源时钟测试；
访问所述操作系统并记录第五非同源时钟测试的测试结果；
响应于确定所述第五非同源时钟测试结束，将所述第一时钟选择信号管脚配置为中间电平并将所述第二时钟选择信号管脚配置为高电平进行第六非同源时钟测试；
访问所述操作系统并记录第六非同源时钟测试的测试结果；
响应于确定所述第六非同源时钟测试结束，将所述第一时钟选择信号管脚配置为中间电平并将所述第二时钟选择信号管脚配置为中间电平进行第七非同源时钟测试；
访问所述操作系统并记录第七非同源时钟测试的测试结果。
具体的，如图5所示，执行第一非同源时钟测试，将第一时钟选择器(CLK MUX0)的第一时钟选择信号管脚(CLKSEL)配置为0(低电平)且第二时钟选择器(CLK MUX1)的第二时钟选择信号管脚(CLKSEL)配置为1(高电平)，即CPU与CLK BUF0以及CLK BUF1相连的模块同源，且时钟来源于CLK GEN0，与CLK BUF2以及CLK BUF3相连的模块非同源，然后访问操作系统并记录此次测试的测试结果；之后执行第二非同源时钟测试，将第一时钟选择信号管脚的管脚电平配置为1且第二时钟选择信号管脚的管脚电平配置为0，即CPU与CLK BUF0以及CLK BUF1相连的模块同源，且时钟来源于CLK GEN1，与CLK BUF2以及CLK BUF3相连的模块非同源，然后访问操作系统并记录此次测试的测试结果；之后将第一时钟选择信号管脚的管脚电平配置为0且第三时钟选择信号管脚的管脚电平配置为M(middle中间电平)，即CPU与CLK BUF0、CLK BUF1以及CLK BUF2相连的模块同源，且时钟来源于CLK GEN0，与CLK BUF3相连的模块非同源，然后访问操作系统并记录第二非同源时钟测试的测试结果；将第一时钟选择信号管脚的管脚电平配置为M且第二时钟选择信号管脚的管脚电平配置为0，即CPU与CLK BUF0、CLK BUF2以及CLK BUF3相连的模块同源，且时钟来源于CLK GEN0，与CLK BUF1相连的模块非同源，然后访问操作系统并记录第四非同源时钟测试的测试结果；然后将第一时钟选择信号管脚的管脚电平配置为1且第二时钟选择信号管脚的管脚电平配置为M，即CPU与CLK BUF0、CLK BUF1以及CLK BUF3相连的模块同源，且时钟来源于CLK GEN1，与CLKBUF2相连的模块非同源，然后访问操作系统并记录第五非同源时钟测试的测试结果；将第一时钟选择信号管脚的管脚电平配置为M且第二时钟选择信号管脚的管脚电平配置为1，即CPU与CLK BUF0相连的模块同源，且时钟来源于CLK GEN0，与CLK BUF1、CLK BUF2以及CLKBUF3相连的模块非同源，然后访问操作系统并记录第六非同源时钟测试的测试结果；最后将第一时钟选择信号管脚的管脚电平配置为M且第二时钟选择信号管脚的管脚电平配置为M，即CPU与CLK BUF0以及CLK BUF2相连的模块同源，且时钟来源于CLK GEN0，与CLK BUF1以及CLK BUF3相连的模块非同源，然后访问操作系统并记录第七非同源时钟测试的测试结果。一共需要进行七次非同源时钟测试，具体的测试顺序可以随机，每次非同源时钟测试结束后都需要获取相应的测试记录，但无需保证每次非同源时钟测试时模块都正常工作，有模块工作异常无需向用户告警，非同源时钟测试仅仅是为了测试哪些PCIe模块可以适应非同源架构且所有非同源时钟测试结束后系统会将设备中的所有模块恢复成同源架构。每个PCIe模块至少为同源总线模块，如果PCIe模块为非同源总线模块，则说明其既能与CPU同源时正常工作，也能与CPU非同源时正常工作。之后执行七次非同源时钟测试，获取每次的测试记录并根据测试记录确定每个PCIe模块是否能正常工作；若七次非同源时钟测试都通过，则说明所有的PCIe模块都是非同源总线模块，即当PCIe模块与CPU的时钟不同源时依然能正常工作，例如当第一时钟选择信号管脚的管脚电平配置为1且第二时钟选择信号管脚的管脚电平配置为0时，此时CPU和CLK BUF0以及CLK BUF1的PCIe模块同源且时钟来源于第二时钟发生器，与CLK BUF2以及CLK BUF3的PCIe模块不同源，如果CLK BUF2以及CLK BUF3的PCIe模块无法正常工作，则说明与CLK BUF2以及CLK BUF3相关联的PCIe模块为同源总线模块，即这些模块必须保持与CPU的时钟同源才能正常工作。如果CLK BUF2以及CLK BUF3的PCIe模块能正常工作，则说明与CLK BUF2以及CLK BUF3相关联的PCIe模块为非同源总线模块，即这些模块不与CPU的时钟同源也能正常工作。
在其中一个实施例中，所述监测所述处理器的时钟功能是否异常之后还包括：
监测每个高速串行扩展总线模块的时钟功能是否异常；
若是，则根据所述非同源时钟测试的测试结果和时钟功能异常的高速串行扩展总线模块确定是否重新配置所述时钟选择信号管脚；
响应于确定能重新配置所述时钟选择信号管脚，重新配置所述时钟选择信号管脚；
响应于确定不能重新配置所述时钟选择信号管脚，向所述用户告警。
具体的，在执行完两次同源时钟测试和七次非同源时钟测试之后，持续监测每个PCIe模块的时钟功能是否异常，如果异常，则根据非同源时钟测试的测试结果和时钟功能异常的PCIe模块确定是否能恢复异常PCIe模块的时钟功能，例如当所有的非同源时钟测试都未通过，代表设备中所有的PCIe模块都只能采用同源架构，此时监测到异常的PCIe模块，则只能向用户告警；若第一非同源时钟测试通过且与CLK BUF2相连的PCIe模块时钟功能异常，响应于第一时钟选择信号管脚和第二时钟选择信号管脚原来配置都为1，此时BMC可以将第二时钟选择信号管脚配置为0；若第五非同源时钟测试通过，此时BMC可以将第二时钟选择信号管脚配置为M。
在其中一个实施例中，还提供一种应用时钟测试系统的时钟切换方法，应用于多个时钟选择器，每个时钟选择器包括时钟选择信号管脚、多个选择器输入端口和多个选择器输出端口，所述方法包括：
通过多个选择器输入端口接收多个时钟发生器发送的时钟信号，其中所述时钟信号包括第一时钟信号和第二时钟信号；
根据多个时钟选择信号管脚确定多个时钟缓冲器对应的目标时钟信号并通过多个选择器输出端口向相连的时钟缓冲器发送所述目标时钟信号，以使所述每个时钟缓冲器根据所述目标时钟信号和多个缓冲器输出端口扩展生成多条扩展时钟信号并向与所述多个缓冲器输出端口相连的多个模块发送多条扩展时钟信号。
具体的，第一时钟选择器和第二时钟选择器同时接收第一时钟发生器发送的第一时钟信号和第二时钟发生器发送的第二时钟信号，第一时钟选择器和第二时钟选择器确定发送给与其相连的时钟缓冲器的目标时钟信号，其中根据被配置的时钟选择信号管脚确定将第一时钟信号还是第二时钟信号即目标时钟信号发送给时钟缓冲器，之后每个时钟缓冲器扩展出若干路100M的时钟信号，给CPU以及PCIe设备使用。
在其中一个实施例中，所述根据多个时钟选择信号管脚确定多个时钟缓冲器对应的目标时钟信号并通过多个选择器输出端口向相连的时钟缓冲器发送所述目标时钟信号包括：
响应于确定时钟选择信号管脚被配置为低电平，通过多个选择器输出端口向所有时钟缓冲器发送所述第一时钟信号，其中所述多个选择器输出端口包括第一选择器输出端口和第二选择器输出端口；
响应于确定所述时钟选择信号管脚被配置为高电平，通过多个选择器输出端口向所有时钟缓冲器发送所述第二时钟信号；
响应于确定所述时钟选择信号管脚被配置为中间电平，通过第一选择器输出端口向连接的时钟缓冲器发送所述第一时钟信号并通过第二选择器输出端口向连接的时钟缓冲器发送所述第二时钟信号。
具体的，当某一时钟选择器的时钟模式信号管脚被配置为0时，此时时钟选择器所有的选择器输出端口(OUT5 P/N以及OUT10 P/N)向时钟缓冲器发送第一时钟信号即目标时钟信号；当某一时钟选择器的时钟模式信号管脚被配置为1时，此时时钟选择器所有的选择器输出端口向时钟缓冲器发送第二时钟信号即目标时钟信号；当某一时钟选择器的时钟模式信号管脚被配置为M时，此时时钟选择器的第一选择器输出端口(OUT5 P/N)向时钟缓冲器发送第一时钟信号，第二选择器输出端口(OUT10 P/N)向时钟缓冲器发送第二时钟信号。如上所述，时钟发生器CLK GEN0和CLK GEN1分别使用晶体振荡器作为时钟输入，并输出2路100M时钟信号。其中，CLK GEN0的两路100M时钟输出分别连接到第一时钟选择器(CLKMUX0)即RC19201_0的第一输入端口和第二时钟选择器(CLK MUX1)即RC19201_1的第二输入端口；CLK GEN1的两路100M时钟输出分别连接到CLK MUX0即RC19201_0的第一输入端口和CLK MUX1即RC19201_1的第二输入端口。RC192XX可以通过被配置的CLKSEL管脚的状态，来确定时钟选择器输出来自于哪路时钟输入。如图6所示，当CLKSEL被配置为0即低电平时，RC192XX的Bank0和Bank1都来源于CLK GEN0的第一输入时钟，本例中RC19202中OUT5、OUT10的输出时钟即来源于第一输入时钟，即CLK GEN0；当CLKSEL被配置为1即高电平时，RC192XX的Bank0和Bank1都来源于CLK GEN1的第二输入时钟，本例中RC19202中OUT5、OUT10输出时钟即来源于第二输入时钟，即CLK GEN1；当CLKSEL被配置为M即高低电平之间的middle中间电平时，RC192XX的Bank0的所有输出时钟来源于第一输入时钟，Bank1的所有输出时钟则来源于第二输入时钟，本例中RC19202中OUT5输出时钟来源于第一输入时钟，即CLK GEN0发送的第一时钟信号，而OUT10输出时钟来源于第二输入时钟，即CLK GEN1发送的第二时钟信号。时钟选择器RC19202的输出时钟作为时钟缓冲器CLK BUF的输入，然后时钟缓冲器扩展出若干路100M时钟信号，给CPU以及PCIe模块使用。通过对两个时钟选择器RC19202的CLKSEL的配置，可以选择各个CLKBUF的输入时钟来源于CLK GEN0或CLK GEN1，进一步的，可以对不同时钟发生器进行验证，以及可以实现时钟缓冲器CLK BUF下PCIe模块的时钟和CPU所在CLK BUF的时钟来源于同一时钟发生器或不同的时钟发生器，由此实现PCIe模块时钟架构的灵活切换与验证。
本申请的方案有如下有益效果：
1)服务器硬件中集成多个时钟发生器和时钟选择器到时钟测试系统，通过对时钟选择器的时钟选择信号的状态切换，可以实现对多个时钟芯片的验证；
2)根据测试结果可以将PCIe设备的时钟切换为同源或非同源的时钟架构，架构的测试和切换方式简单灵活，大大提高了服务器系统的时钟架构兼容性。
应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次执行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
在一个实施例中，提供了一种计算机设备，该计算机设备可以是终端，其内部结构图可以如图7所示。该计算机设备包括通过系统总线连接的处理器、存储器、网络接口、显示屏和输入装置。其中，该计算机设备的处理器用于提供计算和控制能力。该计算机设备的存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作系统和计算机程序。该内存储器为非易失性存储介质中的操作系统和计算机程序的运行提供环境。该计算机设备的网络接口用于与外部的终端通过网络连接通信。该计算机程序被处理器执行时以实现告警信息处理方法。该计算机设备的显示屏可以是液晶显示屏或者电子墨水显示屏，该计算机设备的输入装置可以是显示屏上覆盖的触摸层，也可以是计算机设备外壳上设置的按键、轨迹球或触控板，还可以是外接的键盘、触控板或鼠标等。
本领域技术人员可以理解，图7中示出的结构，仅仅是与本申请方案相关的部分结构的框图，并不构成对本申请方案所应用于其上的计算机设备的限定，具体的计算机设备可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。
在一个实施例中，提供了一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现以下步骤：
响应于接收到用户发送的时钟测试指令，执行测试设备的同源时钟测试并确定所述同源时钟测试是否通过，其中所述同源时钟测试包括第一同源时钟测试和第二同源时钟测试；
若是，则获取所述测试设备的非同源时钟测试结果；
监测处理器的时钟功能是否异常；
响应于监测到所述处理器的时钟功能异常且确定第一时钟选择器的第一时钟选择信号管脚和第二时钟选择器的第二时钟选择信号管脚都为低电平，将所述第一时钟选择信号管脚和所述第二时钟选择信号管脚配置为高电平；
响应于监测到所述处理器的时钟功能异常且确定所述第一时钟选择信号管脚和所述第二时钟选择信号管脚都为高电平，将所述第一时钟选择信号管脚和所述第二时钟选择信号管脚配置为低电平。
在其中一个实施例中，所述处理器执行所述计算机程序时实现以下步骤：
所述执行所述测试设备的同源时钟测试并确定所述同源时钟测试是否通过包括：
将所述第一时钟选择器的第一时钟选择信号管脚和所述第二时钟选择器的第二时钟选择信号管脚都配置为低电平；
通过所述测试设备的操作系统获取测试记录并根据所述测试记录确定所述第一同源时钟测试是否通过；
若否，则向所述用户告警；
若是，则将所述第一时钟选择信号管脚和所述第二时钟选择信号管脚都配置为高电平并根据所述测试记录确定所述第二同源时钟测试是否通过；
若否，则向所述用户告警；
若是，则获取所述测试设备的非同源时钟测试结果。
在其中一个实施例中，所述处理器执行所述计算机程序时实现以下步骤：
所述获取所述测试设备的非同源时钟测试结果包括：
将所述第一时钟选择信号管脚配置为低电平并将所述第二时钟选择信号管脚配置为高电平进行第一非同源时钟测试；
访问所述操作系统并记录第一非同源时钟测试的测试结果；
响应于确定所述第一非同源时钟测试结束，将所述第一时钟选择信号管脚配置为高电平并将所述第二时钟选择信号管脚配置为低电平进行第二非同源时钟测试；
访问所述操作系统并记录第二非同源时钟测试的测试结果；
响应于确定所述第二非同源时钟测试结束，将所述第一时钟选择信号管脚配置为低电平并将所述第二时钟选择信号管脚配置为中间电平进行第三非同源时钟测试；
访问所述操作系统并记录第三非同源时钟测试的测试结果；
响应于确定所述第三非同源时钟测试结束，将所述第一时钟选择信号管脚配置为中间电平并将所述第二时钟选择信号管脚配置为低电平进行第四非同源时钟测试；
访问所述操作系统并记录第四非同源时钟测试的测试结果；
响应于确定所述第四非同源时钟测试结束，将所述第一时钟选择信号管脚配置为高电平并将所述第二时钟选择信号管脚配置为中间电平进行第五非同源时钟测试；
访问所述操作系统并记录第五非同源时钟测试的测试结果；
响应于确定所述第五非同源时钟测试结束，将所述第一时钟选择信号管脚配置为中间电平并将所述第二时钟选择信号管脚配置为高电平进行第六非同源时钟测试；
访问所述操作系统并记录第六非同源时钟测试的测试结果；
响应于确定所述第六非同源时钟测试结束，将所述第一时钟选择信号管脚配置为中间电平并将所述第二时钟选择信号管脚配置为中间电平进行第七非同源时钟测试；
访问所述操作系统并记录第七非同源时钟测试的测试结果。
在其中一个实施例中，所述处理器执行所述计算机程序时实现以下步骤：
所述监测所述处理器的时钟功能是否异常之后还包括：
监测每个高速串行扩展总线模块的时钟功能是否异常；
若是，则根据所述非同源时钟测试的测试结果和时钟功能异常的高速串行扩展总线模块确定是否重新配置所述时钟选择信号管脚；
响应于确定能重新配置所述时钟选择信号管脚，重新配置所述时钟选择信号管脚；
响应于确定不能重新配置所述时钟选择信号管脚，向所述用户告警。
在其中一个实施例中，所述处理器执行所述计算机程序时实现以下步骤：
通过多个选择器输入端口接收多个时钟发生器发送的时钟信号，其中所述时钟信号包括第一时钟信号和第二时钟信号；
根据多个时钟选择信号管脚确定多个时钟缓冲器对应的目标时钟信号并通过多个选择器输出端口向相连的时钟缓冲器发送所述目标时钟信号，以使所述每个时钟缓冲器根据所述目标时钟信号和多个缓冲器输出端口扩展生成多条扩展时钟信号并向与所述多个缓冲器输出端口相连的多个模块发送多条扩展时钟信号。
在其中一个实施例中，所述处理器执行所述计算机程序时实现以下步骤：
所述根据多个时钟选择信号管脚确定多个时钟缓冲器对应的目标时钟信号并通过多个选择器输出端口向相连的时钟缓冲器发送所述目标时钟信号包括：
响应于确定时钟选择信号管脚被配置为低电平，通过多个选择器输出端口向所有时钟缓冲器发送所述第一时钟信号，其中所述多个选择器输出端口包括第一选择器输出端口和第二选择器输出端口；
响应于确定所述时钟选择信号管脚被配置为高电平，通过多个选择器输出端口向所有时钟缓冲器发送所述第二时钟信号；
响应于确定所述时钟选择信号管脚被配置为中间电平，通过第一选择器输出端口向连接的时钟缓冲器发送所述第一时钟信号并通过第二选择器输出端口向连接的时钟缓冲器发送所述第二时钟信号。
在一个实施例中，提供了一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现以下步骤：
响应于接收到用户发送的时钟测试指令，执行测试设备的同源时钟测试并确定所述同源时钟测试是否通过，其中所述同源时钟测试包括第一同源时钟测试和第二同源时钟测试；
若是，则获取所述测试设备的非同源时钟测试结果；
监测处理器的时钟功能是否异常；
响应于监测到所述处理器的时钟功能异常且确定第一时钟选择器的第一时钟选择信号管脚和第二时钟选择器的第二时钟选择信号管脚都为低电平，将所述第一时钟选择信号管脚和所述第二时钟选择信号管脚配置为高电平；
响应于监测到所述处理器的时钟功能异常且确定所述第一时钟选择信号管脚和所述第二时钟选择信号管脚都为高电平，将所述第一时钟选择信号管脚和所述第二时钟选择信号管脚配置为低电平。
在其中一个实施例中，所述计算机程序被处理器执行时实现以下步骤：
所述执行所述测试设备的同源时钟测试并确定所述同源时钟测试是否通过包括：
将所述第一时钟选择器的第一时钟选择信号管脚和所述第二时钟选择器的第二时钟选择信号管脚都配置为低电平；
通过所述测试设备的操作系统获取测试记录并根据所述测试记录确定所述第一同源时钟测试是否通过；
若否，则向所述用户告警；
若是，则将所述第一时钟选择信号管脚和所述第二时钟选择信号管脚都配置为高电平并根据所述测试记录确定所述第二同源时钟测试是否通过；
若否，则向所述用户告警；
若是，则获取所述测试设备的非同源时钟测试结果。
在其中一个实施例中，所述计算机程序被处理器执行时实现以下步骤：
所述获取所述测试设备的非同源时钟测试结果包括：
将所述第一时钟选择信号管脚配置为低电平并将所述第二时钟选择信号管脚配置为高电平进行第一非同源时钟测试；
访问所述操作系统并记录第一非同源时钟测试的测试结果；
响应于确定所述第一非同源时钟测试结束，将所述第一时钟选择信号管脚配置为高电平并将所述第二时钟选择信号管脚配置为低电平进行第二非同源时钟测试；
访问所述操作系统并记录第二非同源时钟测试的测试结果；
响应于确定所述第二非同源时钟测试结束，将所述第一时钟选择信号管脚配置为低电平并将所述第二时钟选择信号管脚配置为中间电平进行第三非同源时钟测试；
访问所述操作系统并记录第三非同源时钟测试的测试结果；
响应于确定所述第三非同源时钟测试结束，将所述第一时钟选择信号管脚配置为中间电平并将所述第二时钟选择信号管脚配置为低电平进行第四非同源时钟测试；
访问所述操作系统并记录第四非同源时钟测试的测试结果；
响应于确定所述第四非同源时钟测试结束，将所述第一时钟选择信号管脚配置为高电平并将所述第二时钟选择信号管脚配置为中间电平进行第五非同源时钟测试；
访问所述操作系统并记录第五非同源时钟测试的测试结果；
响应于确定所述第五非同源时钟测试结束，将所述第一时钟选择信号管脚配置为中间电平并将所述第二时钟选择信号管脚配置为高电平进行第六非同源时钟测试；
访问所述操作系统并记录第六非同源时钟测试的测试结果；
响应于确定所述第六非同源时钟测试结束，将所述第一时钟选择信号管脚配置为中间电平并将所述第二时钟选择信号管脚配置为中间电平进行第七非同源时钟测试；
访问所述操作系统并记录第七非同源时钟测试的测试结果。
在其中一个实施例中，所述计算机程序被处理器执行时实现以下步骤：
所述监测所述处理器的时钟功能是否异常之后还包括：
监测每个高速串行扩展总线模块的时钟功能是否异常；
若是，则根据所述非同源时钟测试的测试结果和时钟功能异常的高速串行扩展总线模块确定是否重新配置所述时钟选择信号管脚；
响应于确定能重新配置所述时钟选择信号管脚，重新配置所述时钟选择信号管脚；
响应于确定不能重新配置所述时钟选择信号管脚，向所述用户告警。
在其中一个实施例中，所述计算机程序被处理器执行时实现以下步骤：
通过多个选择器输入端口接收多个时钟发生器发送的时钟信号，其中所述时钟信号包括第一时钟信号和第二时钟信号；
根据多个时钟选择信号管脚确定多个时钟缓冲器对应的目标时钟信号并通过多个选择器输出端口向相连的时钟缓冲器发送所述目标时钟信号，以使所述每个时钟缓冲器根据所述目标时钟信号和多个缓冲器输出端口扩展生成多条扩展时钟信号并向与所述多个缓冲器输出端口相连的多个模块发送多条扩展时钟信号。
在其中一个实施例中，所述计算机程序被处理器执行时实现以下步骤：
所述根据多个时钟选择信号管脚确定多个时钟缓冲器对应的目标时钟信号并通过多个选择器输出端口向相连的时钟缓冲器发送所述目标时钟信号包括：
响应于确定时钟选择信号管脚被配置为低电平，通过多个选择器输出端口向所有时钟缓冲器发送所述第一时钟信号，其中所述多个选择器输出端口包括第一选择器输出端口和第二选择器输出端口；
响应于确定所述时钟选择信号管脚被配置为高电平，通过多个选择器输出端口向所有时钟缓冲器发送所述第二时钟信号；
响应于确定所述时钟选择信号管脚被配置为中间电平，通过第一选择器输出端口向连接的时钟缓冲器发送所述第一时钟信号并通过第二选择器输出端口向连接的时钟缓冲器发送所述第二时钟信号。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种时钟测试系统，所述时钟测试系统包括基板管理控制器、多个时钟发生器、多个时钟选择器和多个时钟缓冲器，所述多个时钟发生器的多个发生器输出端口与所述多个时钟选择器的多个选择器输入端口相连，所述基板管理控制器与多个时钟选择器的时钟选择信号管脚相连，所述多个时钟选择器的多个选择器输出端口和所述多个时钟缓冲器的多个缓冲器输入端口相连，所述多个时钟缓冲器的多个缓冲器输出端口和测试设备中的多个模块相连，所述多个时钟发生器包括第一时钟发生器和第二时钟发生器，所述多个时钟选择器包括第一时钟选择器和第二时钟选择器，所述多个模块包括处理器和高速串行扩展总线模块，所有处理器与所述多个时钟缓冲器中的一个时钟缓冲器相连。
2.一种时钟测试系统，所述系统包括基板管理控制器、多个时钟发生器、多个时钟选择器和多个时钟缓冲器，所述系统包括：
所述多个时钟发生器，用于向所述多个时钟选择器发送时钟信号，其中所述时钟信号包括第一时钟信号和第二时钟信号；
所述基板管理控制器，响应于接收到用户发送的时钟测试指令，用于执行测试设备的同源时钟测试和非同源时钟测试，其中所述同源时钟测试包括第一同源时钟测试和第二同源时钟测试；
所述基板管理控制器，还用于监测所述测试设备中的多个模块的时钟功能是否异常，其中所述多个模块包括处理器和高速串行扩展总线模块；
所述多个时钟选择器，用于通过多个选择器输入端口接收多个时钟发生器发送的时钟信号，其中所述时钟信号包括第一时钟信号和第二时钟信号；
所述多个时钟选择器，还用于根据多个时钟选择信号管脚确定多个时钟缓冲器对应的目标时钟信号并通过多个选择器输出端口向相连的时钟缓冲器发送所述目标时钟信号；
所述多个时钟缓冲器，用于根据所述目标时钟信号和多个缓冲器输出端口扩展生成多条扩展时钟信号并向与所述多个缓冲器输出端口相连的多个模块发送多条扩展时钟信号。
3.一种应用时钟测试系统的时钟切换方法，应用于基板管理控制器，所述方法包括：
响应于接收到用户发送的时钟测试指令，执行测试设备的同源时钟测试并确定所述同源时钟测试是否通过，其中所述同源时钟测试包括第一同源时钟测试和第二同源时钟测试；
若是，则获取所述测试设备的非同源时钟测试结果；
监测处理器的时钟功能是否异常；
响应于监测到所述处理器的时钟功能异常且确定第一时钟选择器的第一时钟选择信号管脚和第二时钟选择器的第二时钟选择信号管脚都为低电平，将所述第一时钟选择信号管脚和所述第二时钟选择信号管脚配置为高电平；
响应于监测到所述处理器的时钟功能异常且确定所述第一时钟选择信号管脚和所述第二时钟选择信号管脚都为高电平，将所述第一时钟选择信号管脚和所述第二时钟选择信号管脚配置为低电平。
4.根据权利要求3所述的方法，其特征在于，所述执行所述测试设备的同源时钟测试并确定所述同源时钟测试是否通过包括：
将所述第一时钟选择器的第一时钟选择信号管脚和所述第二时钟选择器的第二时钟选择信号管脚都配置为低电平；
通过所述测试设备的操作系统获取测试记录并根据所述测试记录确定所述第一同源时钟测试是否通过；
若否，则向所述用户告警；
若是，则将所述第一时钟选择信号管脚和所述第二时钟选择信号管脚都配置为高电平并根据所述测试记录确定所述第二同源时钟测试是否通过；
若否，则向所述用户告警；
若是，则获取所述测试设备的非同源时钟测试结果。
5.根据权利要求4所述的方法，其特征在于，所述获取所述测试设备的非同源时钟测试结果包括：
将所述第一时钟选择信号管脚配置为低电平并将所述第二时钟选择信号管脚配置为高电平进行第一非同源时钟测试；
访问所述操作系统并记录第一非同源时钟测试的测试结果；
响应于确定所述第一非同源时钟测试结束，将所述第一时钟选择信号管脚配置为高电平并将所述第二时钟选择信号管脚配置为低电平进行第二非同源时钟测试；
访问所述操作系统并记录第二非同源时钟测试的测试结果；
响应于确定所述第二非同源时钟测试结束，将所述第一时钟选择信号管脚配置为低电平并将所述第二时钟选择信号管脚配置为中间电平进行第三非同源时钟测试；
访问所述操作系统并记录第三非同源时钟测试的测试结果；
响应于确定所述第三非同源时钟测试结束，将所述第一时钟选择信号管脚配置为中间电平并将所述第二时钟选择信号管脚配置为低电平进行第四非同源时钟测试；
访问所述操作系统并记录第四非同源时钟测试的测试结果；
响应于确定所述第四非同源时钟测试结束，将所述第一时钟选择信号管脚配置为高电平并将所述第二时钟选择信号管脚配置为中间电平进行第五非同源时钟测试；
访问所述操作系统并记录第五非同源时钟测试的测试结果；
响应于确定所述第五非同源时钟测试结束，将所述第一时钟选择信号管脚配置为中间电平并将所述第二时钟选择信号管脚配置为高电平进行第六非同源时钟测试；
访问所述操作系统并记录第六非同源时钟测试的测试结果；
响应于确定所述第六非同源时钟测试结束，将所述第一时钟选择信号管脚配置为中间电平并将所述第二时钟选择信号管脚配置为中间电平进行第七非同源时钟测试；
访问所述操作系统并记录第七非同源时钟测试的测试结果。
6.根据权利要求3所述的方法，其特征在于，所述监测所述处理器的时钟功能是否异常之后还包括：
监测每个高速串行扩展总线模块的时钟功能是否异常；
若是，则根据所述非同源时钟测试的测试结果和时钟功能异常的高速串行扩展总线模块确定是否重新配置所述时钟选择信号管脚；
响应于确定能重新配置所述时钟选择信号管脚，重新配置所述时钟选择信号管脚；
响应于确定不能重新配置所述时钟选择信号管脚，向所述用户告警。
7.一种应用时钟测试系统的时钟切换方法，应用于多个时钟选择器，每个时钟选择器包括时钟选择信号管脚、多个选择器输入端口和多个选择器输出端口，所述方法包括：
通过多个选择器输入端口接收多个时钟发生器发送的时钟信号，其中所述时钟信号包括第一时钟信号和第二时钟信号；
根据多个时钟选择信号管脚确定多个时钟缓冲器对应的目标时钟信号并通过多个选择器输出端口向相连的时钟缓冲器发送所述目标时钟信号，以使所述每个时钟缓冲器根据所述目标时钟信号和多个缓冲器输出端口扩展生成多条扩展时钟信号并向与所述多个缓冲器输出端口相连的多个模块发送多条扩展时钟信号。
8.根据权利要求7所述的方法，其特征在于，所述根据多个时钟选择信号管脚确定多个时钟缓冲器对应的目标时钟信号并通过多个选择器输出端口向相连的时钟缓冲器发送所述目标时钟信号包括：
响应于确定时钟选择信号管脚被配置为低电平，通过多个选择器输出端口向所有时钟缓冲器发送所述第一时钟信号，其中所述多个选择器输出端口包括第一选择器输出端口和第二选择器输出端口；
响应于确定所述时钟选择信号管脚被配置为高电平，通过多个选择器输出端口向所有时钟缓冲器发送所述第二时钟信号；
响应于确定所述时钟选择信号管脚被配置为中间电平，通过第一选择器输出端口向连接的时钟缓冲器发送所述第一时钟信号并通过第二选择器输出端口向连接的时钟缓冲器发送所述第二时钟信号。
9.一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现权利要求3至6中任一项所述应用于基板管理控制器的时钟切换方法的步骤和权利要求7至8中任一项所述应用于时钟选择器的时钟切换方法的步骤。
10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求3至6中任一项所述应用于基板管理控制器的时钟切换方法的步骤和权利要求7至8中任一项所述应用于时钟选择器的时钟切换方法的步骤。
Publications (1)
| Publication Number | Publication Date |
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| CN118331800A true CN118331800A (zh) | 2024-07-12 |
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