CN114201000B

CN114201000B - 时钟控制方法、装置、电子设备及存储介质

Info

Publication number: CN114201000B
Application number: CN202111616131.9A
Authority: CN
Inventors: 张涛
Original assignee: Suzhou Inspur Intelligent Technology Co Ltd
Current assignee: Suzhou Inspur Intelligent Technology Co Ltd
Priority date: 2021-12-27
Filing date: 2021-12-27
Publication date: 2023-08-04
Anticipated expiration: 2041-12-27
Also published as: CN114201000A

Abstract

本申请提供了一种时钟控制方法，包括根据处理器在位状态及预设分区规则，生成输入信号；根据输入信号及预设处理规则，生成控制信号；根据控制信号，控制多路复用器的通道状态，所述通道状态包括通道闭合情况及所述通道对应的输入时钟；根据通道状态，控制处理器对应的时钟的输入路径及输出路径。本申请无需频繁的手动选焊电阻，就能够实现对时钟的输入和输出路径的控制，尤其是在进行分区时，能够高效快捷控制分区时钟的输入和输出，降低人力物力。

Description

时钟控制方法、装置、电子设备及存储介质

技术领域

本申请涉及服务器领域，特别涉及一种时钟控制方法、装置、电子设备及存储介质。

背景技术

随着社会的发展和需求的不断增加，单颗CPU的服务器已不能满足大型数据库、云计算等一些高性能应用场景，多路服务器便应运而生。多路表示一块主板上有多颗CPU，比如8颗CPU，即8路服务器，这种多颗CPU的扩展和互联，使得多路服务器比单路的性能高很多。通常，多路服务器是支持partition(分区)操作的，比如一个4路系统的服务器，可以分成2个2路、4个1路的服务器，在分区时，需要对CPU的时钟信号进行重新控制，以满足整体统下的时钟一致性。

现有的对需要进行分区的时钟控制方法是通过选焊电阻的方式，开启或关闭线路上时钟，但是方法需要手边常备电烙铁，实现起来比较低效，特别是在主板的测试阶段，经常的焊接会增大焊盘脱落的风险。

因此，亟需一种高效快捷的能够控制分区时的时钟的方法，以解决现有技术的上述技术问题。

申请内容

为了解决现有技术的不足，本申请的主要目的在于提供一种时钟控制方法、装置、电子设备及存储介质以解决现有技术的上述技术问题。

为了达到上述目的，第一方面本申请提供了一种时钟控制方法，所述方法包括：

根据处理器在位状态及预设分区规则，生成输入信号；

根据所述输入信号及预设处理规则，生成控制信号；

根据所述控制信号，控制多路复用器的通道状态，所述通道状态包括通道闭合情况及所述通道对应的输入时钟；

根据所述通道状态，控制所述处理器对应的时钟的输入路径及输出路径。

在一些实施例中，应用于两路服务器，，所述处理器在位状态包括：第一处理器在位、第二处理器在位及第一处理器和第二处理器都在位；

所述输入信号包括：第一输入信号，第二输入信号、第三输入信号及第四输入信号；

所述控制信号包括：第一控制信号、第二控制信号、第三控制信号及第四控制信号；

所述通道包括：第一通道及第二通道；

所述通道对应的输入时钟包括：所述第一处理器发出的第一时钟及所述第二处理器发出的第二时钟。

在一些实施例中，所述方法包括：

所述第一处理器在位时，若跳帽线未短接，则生成所述第一输入信号；

根据所述第一输入信号及所述预设处理规则，生成对应的所述第一控制信号；

根据所述第一控制信号，关闭所述第一通道并开启所述第二通道且第二通道输入所述第一时钟；

所述第一时钟输入到所述多路复用器后，通过所述第二通道输出到所述第一处理器。

在一些实施例中，所述方法包括：

所述第二处理器在位时，若所述跳帽线未短接，则生成所述第二输入信号；

根据所述第二输入信号及所述预设处理规则，生成对应的所述第二控制信号；

根据所述第二控制信号，关闭所述第二通道并开启所述第一通道，所述第一通道输入所述第二时钟；

所述第二时钟输入到所述多路复用器后，通过所述第二通道输出到所述第二处理器。

在一些实施例中，所述方法包括：

所述第一处理器和第二处理器都在位时，根据所述跳帽线连接情况判断是否进行分区；

若所述跳帽线短接，则进行分区操作；

若所述跳帽线未短接，则不进行分区操作。

在一些实施例中，所述若所述跳帽线未短接，则不进行分区操作，包括：

所述第一处理器和第二处理器都在位且所述跳帽线未短接，生成所述第三输入信号；

根据所述第三输入信号及所述预设处理规则，生成对应的所述第三控制信号；

根据所述第三控制信号，开启所述第一通道及第二通道，所述第一通道及所述第二通道均输入所述第一时钟；

所述第一时钟输入到所述多路复用器后，通过所述第二通道输出到所述第一处理器并通过所述第一通道输出到所述第二处理器。

在一些实施例中，所述若所述跳帽线短接，则进行分区操作，包括：

所述第一处理器和第二处理器都在位且所述跳帽线短接，生成所述第四输入信号；

根据所述第四输入信号及所述预设处理规则，生成对应的所述第四控制信号；

根据所述第四控制信号，开启所述第一通道及第二通道，所述第一通道输入所述第一时钟且所述第二通道输入所述第二时钟；

所述第一时钟输出到所述多路复用器后，通过所述第二通道输出到所述第一处理器；

所述第二时钟输出到所述多路复用器后，通过所述第一通道输出到所述第二处理器。

第二方面，本申请提供了一种时钟控制装置，所述装置包括：

主控制器，用于根据处理器在位状态及预设分区规则，生成输入信号；

所述主控制器，还用于根据所述输入信号及预设处理规则，生成控制信号；

多路复用器，根据所述控制信号，控制多路复用器的通道状态，所述通道状态包括通道闭合情况及所述通道对应的输入时钟；

所述多路复用器，还用于控制所述处理器对应的时钟的输入路径及输出路径。

第三方面，本申请提供了一种电子设备，所述电子设备包括：

一个或多个处理器；

以及与所述一个或多个处理器关联的存储器，所述存储器用于存储程序指令,所述程序指令在被所述一个或多个处理器读取执行时，实现本申请第一方面提供的时钟控制方法。

第四方面，本申请提供了一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机程序，所述计算机程序被处理器执行时用于实现本申请第一方面提供的时钟控制方法。

本申请实现的有益效果为：

本申请提供了一种时钟控制方法，包括根据处理器在位状态及预设分区规则，生成输入信号；根据所述输入信号及预设处理规则，生成控制信号；根据所述控制信号，控制多路复用器的通道状态，所述通道状态包括通道闭合情况及所述通道对应的输入时钟；根据所述通道状态，控制所述处理器对应的时钟的输入路径及输出路径。本申请无需频繁的手动选焊电阻，就能够实现对时钟的输入和输出路径的控制，尤其是在进行分区时，能够高效快捷控制分区时钟的输入和输出，降低人力物力。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，其中：

图1是本申请实施例提供的时钟控制逻辑图；

图2是本申请实施例提供的时钟控制方法示意图；

图3是本申请实施例提供的时钟控制装置示意图；

图4是本申请实施例提供的电子设备结构图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

实施例一

参考图1，应用于两路服务器(即包含两个处理器，第一处理器和第二处理器)，本实施例提供了一种时钟控制方法：

S100、根据处理器在位状态及预设分区规则，生成输入信号。

具体的，上述输入信号的生成过程包括以下步骤：

S110、判断处理器在位情况，确定IO1_0和IO1_1。

具体的，在主板上只安装第一处理器(即图1中的CPU0)时，第一在位检测信号(即图中FM_CPU0_PRSNT_N)变为低电平，则IO1_0的对应的输入为低电平，同时由于无法检测到第二处理器，第二在位检测信号(即图中FM_CPU1_PRSNT_N)在上拉电阻R2的作用下保持默认的高电平，因此IO1_1的输入为高电平。

在主板上只安装第二处理器时，第二在位检测信号变为低电平，则IO1_1的对应的输入为低电平，同时由于无法检测到第一处理器，第二在位检测信号(即图中FM_CPU1_PRSNT_N)在上拉电阻R1的作用下保持默认的高电平，因此IO1_0对应的输入为高电平。

在主板上第一处理器和第二处理器都安装时，第一在位检测信号和第二在位检测信号都变为低电平，那么IO1_0和IO1_1的对应的输入都为低电平。

S120、根据预设分区规则，判断是否进行分区并确定IO1_2。

其中，所述预设分区规则是指在主板上第一处理器和第二处理器都安装，同时跳线帽短接(即跳线帽接J1的Header)，此时才进行分区。需要理解的是，主板上第一处理器和第二处理器没有都安装时，跳线帽不会短接。

跳线帽未短接时，分区使能信号(即图1中的FM_DUAL_PARTITION_N)被上拉电阻R3拉高，不进行分区操作，IO1_2输入为高电平。跳线帽短接时，上拉电阻R3和下拉电阻R4会进行分压，并且R4的阻值远远小R3，那么分区使能信号变为低信号，开启分区操作拉高，IO1_2输入为低电平。

S130、根据IO1_0、IO1_1及IO1_2，生成输入信号。

具体的，输入信号包括在主板上只安装第一处理器时的第一输入信号(011)、在主板上只安装第二处理器时的第二输入信号(101)、在主板上安装第一处理器和第二处理器但不进行分区操作时的第三输入信号(001)及在主板上安装第一处理器和第二处理器且进行分区操作时的第四输入信号(000)。

S200、根据输入信号及预设处理规则，生成控制信号。

具体的，参见表1，本申请定义了一套多路复用器的处理规则，并在该处理规则的作用下，根据输入信号，生成对应的控制信号，控制信号由IO2_0、IO2_1、IO2_2及IO2_3组成。根据表1，可知在主板上只安装第一处理器时第一控制信号为0001、在主板上只安装第二处理器时第二控制信号为0100、在主板上安装第一处理器和第二处理器但不进行分区操作时第三控制信号为1101及在主板上安装第一处理器和第二处理器且进行分区操作时的第四控制信号为0101。

表1

S300、根据控制信号，开启多路复用器的通道并输入对应的时钟。

前述控制信号输入到多路复用器时，IO2_0对应图中的SAI，IO2_1对应图中的ENA，IO2_2对应图中的SBI，IO2_3对应图中的ENB。SAI(Select Achannel input，选择第一通道输入)，SAI为低电平时，OUTA选择INB输入；SAI为高电平时，OUTA选择INA输入。ENA(EnableA channel，控制第一通道闭合)的缩写，ENA为低电平时，关闭OUTA通道；ENA为高电平时，开启OUTA通道。同样的，SBI(Select B channel input，选择第二通道输入)，SBI为低电平时，OUTB选择INA输入；SBI为高电平时，OUTB选择INB输入。ENB(EnBble B channel，控制第二通道闭合)的缩写，ENB为低电平时，关闭OUTB通道；ENB为高电平时，开启OUTB通道。需要理解的是，INA为第一处理器输出的第一时钟，INB为第二处理器输出的第二时钟。

基于表2所示，第一控制信号为0001时，对应的SAI和ENA为低电平，则第一通道关闭；SBI为低电平且ENB为高电平，则第二通道开启并输入INA(第一时钟)。第二控制信号为0100时，对应的SAI为低电平且ENA为高电平，则第一通道开启并输入INB(第二时钟)；SBI和ENB为低电平，则第二通道关闭。第三控制信号为1101时，对应的SAI和ENA为高电平，则第一通道开启并输入INA；SBI为低电平且ENB为高电平，则第二通道开启并输入INA。第四控制信号为0101时，对应的SAI为低电平且ENA为高电平，则第一通道开启并输入INB；SBI为低电平且ENB为高电平，则第二通道开启并输入INA。

表2

S400、根据通道闭合情况和通道输入时钟，控制分区时钟的输入路径和输出路径。

具体的，基于前述内容，可知存在四种情况：

1、第一通道关闭，第二通道开启并输入第一时钟，即主板上只有第一处理器时，因此无需分区，此时第一处理器输出的第一时钟会输入到多路复用器，经处理后通过第二通道再输出到第一处理器中。

2、第二通道关闭，第一通道开启并输入第二时钟，即主板上只有第二处理器时，因此也无需分区，此时第二处理器输出的第二时钟会输入到多路复用器，经处理后通过第一通道再输出到第二处理器中。

3、第一通道开启并输入第一时钟，且第二通道开启并输入第一时钟，即主板上第一处理器和第二处理器都在，但跳线帽未短接，因此也无需分区，此时第一处理器输出的第一时钟会输入到多路复用器，经处理后通过第一通道再输出到第一处理器和第二处理器中。

4、第一通道开启并输入第二时钟，且第二通道开启并输入第一时钟，即主板上第一处理器和第二处理器都在，且跳线帽短接，因此需分区，此时第一处理器输出的第一时钟会输入到多路复用器，经处理后通过第二通道再输出到第二处理器中；第二处理器输出的第二时钟会输入到多路复用器，经处理后通过第一通道再输出到第一处理器中。

需要理解的是，本申请公开的时钟控制方法还可应用于四路服务器、八路服务器等多路服务器，只需要根据服务器，选择合适的多路复用器即可。

基于本申请实施例公开的时钟控制方法，无需频繁的手动选焊电阻，就可以根据处理器的在位情况，控制处理器对应的时钟的输入和输出路径，节省硬件开发的人力物力。

实施例二

对应上述实施例，本申请提供了一种时钟控制方法，应用于两路服务器，如图2所示，所述方法包括：

210、根据处理器在位状态及预设分区规则，生成输入信号；

所述处理器在位状态包括：第一处理器在位、第二处理器在位及第一处理器和第二处理器都在位；

220、根据所述输入信号及预设处理规则，生成控制信号；

230、根据所述控制信号，控制多路复用器的通道状态，所述通道状态包括通道闭合情况及所述通道对应的输入时钟；

所述通道包括：第一通道及第二通道；

所述通道对应的输入时钟包括：所述第一处理器发出的第一时钟及所述第二处理器发出的第二时钟；

240、根据所述通道状态，控制所述处理器对应的时钟的输入路径及输出路径。

具体的，所述方法包括：

若所述跳帽线短接，则进行分区操作；

若所述跳帽线未短接，则不进行分区操作。

具体的，所述若所述跳帽线未短接，则不进行分区操作，包括：

具体的，所述若所述跳帽线短接，则进行分区操作，包括：

实施例三

对应上述实施例一和实施例二，本申请实施例提供一种时钟控制装置，参照图3，包括由FPGA310(Field Programmable Gate Array,现场可编程门阵列)、MUX320(Multiplexer,多路复用器)、CPU(Central Processing Unit，处理器，图中未示出)等组成的逻辑电路，其中FPGA为主控制器310，相当于一个解码器，它会根据I01_0、I01_1、I01_2的输入情况决定IO2的输出。MUX会根据不同的CTRL(control，控制信号)执行通道A、B的开启与关闭，从而控制CPU0、CPU1的时钟流。CPU在两路服务器中表示为CPU0(即第一处理器331)和CPU1(即第二处理器332)

具体的：

主控制器310，用于根据处理器在位状态及预设分区规则，生成输入信号；

所述主控制器310，还用于根据所述输入信号及预设处理规则，生成控制信号；

多路复用器320，用于根据所述控制信号，控制多路复用器的通道状态，所述通道状态包括通道闭合情况及所述通道对应的输入时钟；

所述多路复用器320，还用于根据所述通道状态，控制所述处理器对应的时钟的输入路径及输出路径。

在一些实施例中，应用于两路服务器，

所述处理器330在位状态包括：第一处理器331在位、第二处理器332在位及第一处理器331和第二处理器332都在位；

所述通道包括：第一通道及第二通道；

所述通道对应的输入时钟包括：所述第一处理器331发出的第一时钟及所述第二处理器332发出的第二时钟。

在一些实施例中，所述主控制器310用于在所述第一处理器331在位时，若跳帽线未短接，则生成所述第一输入信号；根据所述第一输入信号及所述预设处理规则，生成对应的所述第一控制信号；所述多路复用器320用于根据所述第一控制信号，关闭所述第一通道并开启所述第二通道且第二通道输入所述第一时钟；所述第一时钟输入到所述多路复用器后，通过所述第二通道输出到所述第一处理器。

在一些实施例中，所述主控制器310用于所述第二处理器332在位时，若所述跳帽线未短接，则生成所述第二输入信号；根据所述第二输入信号及所述预设处理规则，生成对应的所述第二控制信号；所述多路复用器320用于根据所述第二控制信号，关闭所述第二通道并开启所述第一通道，所述第一通道输入所述第二时钟；所述第二时钟输入到所述多路复用器后，通过所述第二通道输出到所述第二处理器。

在一些实施例中，所述主控制器310还用于在所述第一处理器331和第二处理器332都在位时，根据所述跳帽线连接情况判断是否进行分区；若所述跳帽线短接，则进行分区操作；若所述跳帽线未短接，则不进行分区操作。

在一些实施例中，所述主控制器310用于在所述第一处理器和第二处理器都在位且所述跳帽线未短接，生成所述第三输入信号；根据所述第三输入信号及所述预设处理规则，生成对应的所述第三控制信号；所述多路复用器320用于根据所述第三控制信号，开启所述第一通道及第二通道，所述第一通道及所述第二通道均输入所述第一时钟；所述第一时钟输入到所述多路复用器后，通过所述第二通道输出到所述第一处理器并通过所述第一通道输出到所述第二处理器。

在一些实施例中，所述主控制器310用于在所述第一处理器和第二处理器都在位且所述跳帽线短接，生成所述第四输入信号；根据所述第四输入信号及所述预设处理规则，生成对应的所述第四控制信号；所述多路复用器用于根据所述第四控制信号，开启所述第一通道及第二通道，所述第一通道输入所述第一时钟且所述第二通道输入所述第二时钟；所述第一时钟输出到所述多路复用器后，通过所述第二通道输出到所述第一处理器；所述第二时钟输出到所述多路复用器后，通过所述第一通道输出到所述第二处理器。

实施例四

对应上述所有实施例，本申请实施例提供一种电子设备，包括：

一个或多个处理器；以及与所述一个或多个处理器关联的存储器，所述存储器用于存储程序指令,所述程序指令在被所述一个或多个处理器读取执行时，执行如下操作：

根据处理器在位状态及预设分区规则，生成输入信号；

根据所述输入信号及预设处理规则，生成控制信号；

其中，图4示例性的展示出了电子设备的架构，具体可以包括处理器410，视频显示适配器411，磁盘驱动器412，输入/输出接口413，网络接口414，以及存储器420。上述处理器410、视频显示适配器411、磁盘驱动器412、输入/输出接口413、网络接口414，与存储器420之间可以通过总线430进行通信连接。

其中，处理器410可以采用通用的CPU(Central Processing Unit，中央处理器)、微处理器、应用专用集成电路(Application Specific Integrated Circuit，ASIC)、或者一个或多个集成电路等方式实现，用于执行相关程序，以实现本申请所提供的技术方案。

存储器420可以采用ROM(Read Only Memory，只读存储器)、RAM(Random AccessMemory，随机存取存储器)、静态存储设备，动态存储设备等形式实现。存储器420可以存储用于控制电子设备400运行的操作系统421，用于控制电子设备400的低级别操作的基本输入输出系统(BIOS)422。另外，还可以存储网页浏览器423，数据存储管理系统424，以及图标字体处理系统425等等。上述图标字体处理系统425就可以是本申请实施例中具体实现前述各步骤操作的应用程序。总之，在通过软件或者固件来实现本申请所提供的技术方案时，相关的程序代码保存在存储器420中，并由处理器410来调用执行。

输入/输出接口413用于连接输入/输出模块，以实现信息输入及输出。输入输出/模块可以作为组件配置在设备中(图中未示出)，也可以外接于设备以提供相应功能。其中输入设备可以包括键盘、鼠标、触摸屏、麦克风、各类传感器等，输出设备可以包括显示器、扬声器、振动器、指示灯等。

网络接口414用于连接通信模块(图中未示出)，以实现本设备与其他设备的通信交互。其中通信模块可以通过有线方式(例如USB、网线等)实现通信，也可以通过无线方式(例如移动网络、WIFI、蓝牙等)实现通信。

总线430包括一通路，在设备的各个组件(例如处理器410、视频显示适配器411、磁盘驱动器412、输入/输出接口413、网络接口414，与存储器420)之间传输信息。

另外，该电子设备400还可以从虚拟资源对象领取条件信息数据库中获得具体领取条件的信息，以用于进行条件判断，等等。

需要说明的是，尽管上述设备仅示出了处理器410、视频显示适配器411、磁盘驱动器412、输入/输出接口413、网络接口414，存储器420，总线430等，但是在具体实施过程中，该设备还可以包括实现正常运行所必需的其他组件。此外，本领域的技术人员可以理解的是，上述设备中也可以仅包含实现本申请方案所必需的组件，而不必包含图中所示的全部组件。

实施例五

对应上述所有实施例，本申请还提供一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机程序，所述计算机程序被处理器执行时用于如下操作：

根据处理器在位状态及预设分区规则，生成输入信号；

根据所述输入信号及预设处理规则，生成控制信号；

具体地，所述计算机在被处理器读取执行时，还可以执行上述实施例一或实施例二中所示方法中的各项步骤或操作，为描述简便，此处不作赘述。

通过以上的实施方式的描述可知，本领域的技术人员可以清楚地了解到本申请可借助软件加必需的通用硬件平台的方式来实现。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，云服务器，或者网络设备等)执行本申请各个实施例或者实施例的某些部分所述的方法。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统或系统实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。以上所描述的系统及系统实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。

以上所述仅为本申请的较佳实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims

1.一种时钟控制方法，其特征在于，所述方法包括：

根据处理器在位状态及预设分区规则，生成输入信号；

根据所述输入信号及预设处理规则，生成控制信号；

根据所述通道状态，控制所述处理器对应的时钟的输入路径及输出路径；

其中，所述方法应用于两路服务器，所述处理器在位状态包括：第一处理器在位、第二处理器在位及第一处理器和第二处理器都在位；

所述通道包括：第一通道及第二通道；

所述通道对应的输入时钟包括；所述第一处理器发出的第一时钟及所述第二处理器发出的第二时钟；

其中，所述第一处理器在位时，若跳帽线未短接，则生成所述第一输入信号；

所述第一时钟输入到所述多路复用器后，通过所述第二通道输出到所述第一处理器；

所述第二时钟输入到所述多路复用器后，通过所述第二通道输出到所述第二处理器；

其中，所述第一处理器和第二处理器都在位时，根据所述跳帽线连接情况判断是否进行分区；

若所述跳帽线短接，则进行分区操作；

若所述跳帽线未短接，则不进行分区操作；

其中，所述若所述跳帽线未短接，则不进行分区操作，还包括：

所述第一时钟输入到所述多路复用器后，通过所述第二通道输出到所述第一处理器并通过所述第一通道输出到所述第二处理器；

其中，所述若所述跳帽线短接，则进行分区操作，还包括：

2.一种时钟控制装置，其特征在于，所述装置包括：

多路复用器，用于根据所述控制信号，控制所述多路复用器的通道状态，所述通道状态包括通道闭合情况及所述通道对应的输入时钟；

所述多路复用器，还用于根据所述通道状态，控制所述处理器对应的时钟的输入路径及输出路径；

其中，所述装置应用于两路服务器，所述处理器在位状态包括：第一处理器在位、第二处理器在位及第一处理器和第二处理器都在位；

所述通道包括：第一通道及第二通道；

其中，所述主控制器还用于在所述第一处理器在位时，若跳帽线未短接，生成所述第一输入信号；根据所述第一输入信号及所述预设处理规则，生成对应的所述第一控制信号；所述多路复用器用于根据所述第一控制信号，关闭所述第一通道并开启所述第二通道且第二通道输入所述第一时钟；所述第一时钟输入到所述多路复用器后，通过所述第二通道输出到所述第一处理器；

其中，所述主控制器用于所述第二处理器在位时，若所述跳帽线未短接，生成所述第二输入信号；根据所述第二输入信号及所述预设处理规则，生成对应的所述第二控制信号；所述多路复用器用于根据所述第二控制信号，关闭所述第二通道并开启所述第一通道，所述第一通道输入所述第二时钟；所述第二时钟输入到所述多路复用器后，通过所述第二通道输出到所述第二处理器；

其中，所述主控制器还用于在所述第一处理器和第二处理器都在位时，根据所述跳帽线连接情况判断是否进行分区；若所述跳帽线短接，则进行分区操作；若所述跳帽线未短接，则不进行分区操作

其中，所述主控制器还用于在所述第一处理器和第二处理器都在位且所述跳帽线未短接，生成所述第三输入信号；根据所述第三输入信号及所述预设处理规则，生成对应的所述第三控制信号；所述多路复用器用于根据所述第三控制信号，开启所述第一通道及第二通道，所述第一通道及所述第二通道均输入所述第一时钟；所述第一时钟输入到所述多路复用器后，通过所述第二通道输出到所述第一处理器并通过所述第一通道输出到所述第二处理器；

其中，所述主控制器用于在所述第一处理器和第二处理器都在位且所述跳帽线短接，生成所述第四输入信号；根据所述第四输入信号及所述预设处理规则，生成对应的所述第四控制信号；所述多路复用器用于根据所述第四控制信号，开启所述第一通道及第二通道，所述第一通道输入所述第一时钟且所述第二通道输入所述第二时钟；所述第一时钟输出到所述多路复用器后，通过所述第二通道输出到所述第一处理器；所述第二时钟输出到所述多路复用器后，通过所述第一通道输出到所述第二处理器。

3.一种电子设备，所述电子设备包括：

一个或多个处理器；

以及与所述一个或多个处理器关联的存储器，所述存储器用于存储程序指令,所述程序指令在被所述一个或多个处理器读取执行时，执行如权利要求1所述的时钟控制方法。

4.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1所述的时钟控制方法。