JP3657234B2 - 非同期インタフェース装置及び非同期インタフェース方法 - Google Patents
非同期インタフェース装置及び非同期インタフェース方法 Download PDFInfo
- Publication number
- JP3657234B2 JP3657234B2 JP2002063167A JP2002063167A JP3657234B2 JP 3657234 B2 JP3657234 B2 JP 3657234B2 JP 2002063167 A JP2002063167 A JP 2002063167A JP 2002063167 A JP2002063167 A JP 2002063167A JP 3657234 B2 JP3657234 B2 JP 3657234B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- signal
- read
- supplied
- external clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Information Transfer Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の属する技術分野】
本発明は、非同期インタフェース装置及び非同期インタフェース方法に関し、特に非同期で動作するデバイス間でデータを転送する技術に関する。
【0002】
【従来の技術】
従来、例えばCPUと、このCPUに対して非同期で動作する周辺デバイスとをバスで接続したシステムが知られている。このようなシステムでは、一般に、CPUのバスサイクルにウェイトサイクルを挿入し、周辺デバイスの動作クロック(以下、「外部クロック」という)に同期するまでCPUをウェイトさせるように制御される。このようなシステムでは、ウェイトサイクルの挿入に起因する性能劣化を改善することが望まれている。
【0003】
この要請に応え得るものとして、例えば、特開平8−335162は、「入力インタフェース回路」を開示している。この入力インタフェース回路では、周辺デバイスからのデータが、外部クロックの立ち上がりエッジと立ち下がりエッジの両方で取り込まれて保持される。そして、周辺デバイスからのデータの取り込みを指示するリード信号がCPUから出力された時に、上記外部クロックをCPUのリード信号でサンプリングする。このサンプリングの結果、高レベル(以下、Hレベル」とうい)であれば立ち上がりエッジで取り込んで保持されているデータを選択してCPUに送り、低レベル(以下、「Lレベル」という)であれば立ち下がりエッジで取り込まれて保持されているデータを選択して、CPUに送る。
【0004】
なお、他の関連技術として、特開2000−76180は、バッファを有効に活用して、転送性能を向上させることのできるバス接続装置及び情報処理システムを開示している。また、特開平6−274460は、高速プロセッサの動作効率を向上させることのできる異速度プロセッサ間データ通信装置を開示している。更に、特開平11−338821は、クロック同期化のために必要なデータバッファを1段のみの構成で、高速バスから低速バスに対しデータ転送を行なう際に生じるオーバヘッドを極力減らし、低速バスでのデータの連続使用を可能とすることによりシステム性能を向上させることのできる非同期データ転送装置を開示している。
【0005】
【発明が解決しようとする課題】
しかしながら、上述した特開平8−335162に開示された入力インタフェース回路は、リード信号のパルス幅が外部クロックのパルス幅の50%以上である場合は、CPUによるリード動作中であっても周辺デバイスからのデータが変化するので、正常なデータが得られない場合が生成する。
【0006】
また、外部クロックのレベルは、外部クロックの立ち上がりエッジで取り込まれたデータ及び立ち下がりエッジで取り込まれたデータの何れかを選択するために使用される。従って、外部クロックのデューティ比が常に一定になるように厳密に設計及び調整する必要があり、設計及び調整に手間がかかる。
【0007】
本発明は、上述した問題を解消するためになされたものであり、その目的は、非同期で動作する複数の装置間のデータ転送を、各装置の動作クロックの周期に拘わらず、常に正常に行うことのできる非同期インタフェース装置及び非同期インタフェース方法を提供することにある。
【0008】
【課題を解決するための手段】
以下に、[発明の実施の形態]で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、[特許請求の範囲]の記載と[発明の実施の形態]の記載との対応関係を明らかにするために付加されたものであるが、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。
【0009】
本発明の第1の態様に係る非同期インタフェース装置は、上記目的を達成するために、図1に示すように、外部から供給されるリード対象データを外部から供給されるクロックに同期して取り込んで保持するレジスタ(13、14)と、前記リード対象データが変更された時にスタートパルスを生成するパルス生成部(11)と、前記パルス生成部(11)で生成されたスタートパルスに応答して前記レジスタ(13、14)への取り込みを禁止する禁止信号を生成する調停部(12)と、前記調停部(12)で生成された前記禁止信号によって取り込みが禁止されている前記レジスタ(13、14)に保持されている内容を、前記クロックと非同期に外部から供給されるリード信号に同期して読み出して出力するドライバ(15)とを備えている。
【0010】
この非同期インタフェース装置において、前記調停部(12)は、前記リード信号がアクティブにされている期間に応じて前記阻止信号を引き延ばすように構成できる。また、前記パルス生成部(11)は、前記外部クロックに同期して外部から送られてくる、前記リード対象データが変更された旨を表すリード対象データ変更信号の変化に応答して前記スタートパルスを生成するように構成できる。
【0011】
更に、前記レジスタ(13、14)は、前記外部から供給されるリード対象データを前記外部クロックに同期して取り込んで保持する第1レジスタ(13)と、前記第1レジスタ(13)の内容を前記外部クロックに同期して取り込んで保持する第2レジスタ(14)、とを備え、前記調停部(12)は、前記パルス生成部(11)で生成されたスタートパルスに応答して前記第1レジスタ(13)及び前記第2レジスタ(14)への取り込みを背反的に禁止する禁止信号を生成し、前記ドライバ(15)は、前記調停部(12)で生成された前記禁止信号によって取り込みが禁止されている前記第1レジスタ(13)又は前記第2レジスタ(13)の内容を、前記外部クロックと非同期に外部から供給されるリード信号に同期して読み出して出力するように構成できる。
【0012】
本発明の第2の態様に係る非同期インタフェース方法は、上記と同様の目的で、外部から供給されるリード対象データを外部から供給されるクロックに同期して取り込んで保持するレジスタ(13、14)を提供するステップと、前記リード対象データが変更された時にスタートパルスを生成するステップと、前記生成されたスタートパルスに応答して前記取り込みを禁止する禁止信号を生成するステップと、前記生成された禁止信号によって取り込みが禁止されている前記レジスタに保持されている内容を、前記外部クロックと非同期に外部から供給されるリード信号に同期して読み出して出力するステップ、とを備えている。
【0013】
この非同期インタフェース方法において、前記禁止信号を生成するステップは、前記リード信号がアクティブにされている期間に応じて前記阻止信号を引き延ばすように構成できる。また、前記スタートパルスを生成するステップは、前記外部クロックに同期して外部から送られてくる、前記リード対象データが変更された旨を表すリード対象データ変更信号の変化に応答して前記スタートパルスを生成するように構成できる。
【0014】
更に、前記レジスタ(13、14)は、前記外部から供給されるリード対象データを前記外部クロックに同期して取り込んで保持する第1レジスタ(13)と、前記第1レジスタ(13)の内容を前記外部クロックに同期して取り込んで保持する第2レジスタ(14)、とから成り、前記禁止信号を生成するステップは、前記生成されたスタートパルスに応答して前記第1レジスタ(13)及び前記第2レジスタ(14)への取り込みを背反的に禁止する禁止信号を生成し、前記出力するステップは、前記生成された前記禁止信号によって取り込みが禁止されている前記第1レジスタ(13)又は前記第2レジスタ(14)の内容を、前記外部クロックと非同期に外部から供給されるリード信号に同期して読み出して出力するように構成できる。
【0015】
【発明の実施の形態】
以下、本発明の実施の形態に係る非同期インタフェース装置及び非同期インタフェース方法を、図面を参照しながら詳細に説明する。
【0016】
(実施の形態1)
この実施の形態1に係る非同期インタフェース装置では、図示しない周辺デバイスから送られてくるリード対象データは、その周辺デバイスから送られてくるリード対象データ更新信号の立ち下がり変化が起こったタイミングで更新される。以下では、周辺デバイスからのリード対象データを、この非同期インタフェース装置を介して、図示しないCPUがリードデータとして取り込む場合について説明する。
【0017】
図2は、本発明の実施の形態1に係る非同期インタフェース装置の構成を示す回路図である。この非同期インタフェース装置は、パルス生成部11、調停部12、第1レジスタ13、第2レジスタ14、ドライバ部15及びインバータ16から構成されている。
【0018】
パルス生成部11は、所謂デジタル微分回路から構成されており、リード対象データ更新信号の立ち下がり変化を検出して1外部クロック期間の間だけHレベルになるスタートパルスS11を生成する。このパルス生成部11には、図示しない周辺デバイスから外部クロック及びリード対象データ変更信号が供給される。外部クロックは、周辺デバイスで使用される動作クロックと同じである。リード対象データ変更信号は、外部クロックに同期して変化する。このリード対象データ変更信号の立ち下がりの変化は、リード対象データが変更されたことを表す。
【0019】
パルス生成部11は、具体的には、D型のフリップフロップ110、インバータ111及びANDゲート112から構成されている。
【0020】
フリップフロップ110のクロック入力端子には外部クロックが、データ入力端子Dにはリード対象データ更新信号がそれぞれ供給される。リード対象データ更新信号は、更に、インバータ111を介してANDゲート112の一方の入力端子に供給される。このANDゲート112の他方の入力端子には、フリップフロップ110の出力端子Qからの信号が供給される。
【0021】
リード対象データ更新信号は、リード対象データが更新されるまではHレベルを維持している。従って、フリップフロップ110の出力端子Qは、リード対象データ更新信号が更新されるまではHレベルの信号を出力する。この状態で、リード対象データ更新信号が、外部クロックの立ち上がり変化に同期して、HレベルからLレベルに変化すると、ANDゲート112から出力される信号はLレベルからHレベルに変化する。
【0022】
一方、フリップフロップ110は、リード対象データ更新信号を外部クロックで常にサンプリングしている。従って、フリップフロップ110の出力端子Qは、リード対象データ更新信号がHレベルからLレベルに変化した後の最初の外部クロックの立ち上がり変化によりLレベルに変化する。以上の動作により、ANDゲート112は、リード対象データ更新信号がHレベルからLレベルに変化してから次の外部クロックの立ち上がり変化までHレベルになるスタートパルスS11を出力する。このパルス生成部11で生成されたスタートパルスS11は、調停部12に送られる。
【0023】
調停部12は、パルス生成部11からのスタートパルスS11に応答して、第2レジスタ14への書き込みを許可する調停信号S13を出力すると同時に自身を初期化し、次のスタートパルスS11を取り込むまで待機する。また、図示しないCPUから送られてくるリード信号がアクティブ(Hレベル)である間、つまりリード期間中は、調停信号S13の状態を保持する。この調停部12から出力される調停信号S13は、本発明の禁止信号に対応する。
【0024】
この調停部12には、パルス生成部11からスタートパルスS11が供給され、図示しない周辺デバイスから外部クロックが供給され、図示しないCPUからリード信号が供給される。リード信号は、外部クロックとは非同期にCPUから供給され、リード対象データの取り込みを要求する信号である。非同期インタフェース装置は、このリード信号がアクティブ(Hレベル)の間に、リード対象データを出力する。より厳密には、非同期インタフェース装置は、リード信号に応答して、レジスタ13又はレジスタ14に保持されているリード対象データを出力する。これにより、非同期に変化するリード対象データとリード信号との同期がとられる。
【0025】
この調停部12は、具体的には、ORゲート120、D型のフリップフロップ121、イネーブル入力端子EN付きのD型のフリップフロップ122及びインバータ123から構成されている。
【0026】
ORゲート120の一方の入力端子にはパルス生成部11からのスタートパルスS11が入力され、他方の入力端子にはフリップフロップ121の出力端子Qからの信号S12が入力される。このORゲート120は、スタートパルスS11と信号S12との論理和をとってフリップフロップ121のデータ入力端子Dに供給する。
【0027】
フリップフロップ121は、ORゲート120からデータ入力端子Dに供給される信号を、外部クロックの立ち上がり変化に同期して取り込んで記憶する。このフリップフロップ121の出力端子Qから出力される信号S12は、上述したように、ORゲート120の他方の入力端子に供給される。従って、このフリップフロップ121は、スタートパルスS11によって一旦セットされると、リセット入力端子Rにリセット信号としての調停信号S13が供給されるまで、セット状態を維持する。フリップフロップ122の出力端子Qから出力される信号S12は、更に、フリップフロップ122のデータ入力端子Dに供給される。
【0028】
フリップフロップ122は、イネーブル入力端子ENに供給される信号がHレベルであるときにのみ、フリップフロップ121の出力端子Qからデータ入力端子Dに供給される信号S12を、外部クロックの立ち上がり変化に同期して取り込んで記憶する。このフリップフロップ122のイネーブル入力端子ENには、リード信号がインバータ123で反転されて供給される。従って、フリップフロップ122は、リード信号がアクティブ(Hレベル)でないとき、つまりリード期間中でないときにのみ、信号S12を取り込んで記憶する。
【0029】
このフリップフロップ122の出力端子Qから出力される調停信号S13は、フリップフロップ121のリセット入力端子Rに供給されると共に、インバータ16の入力端子及び第2レジスタ14のイネーブル入力端子ENに供給される。インバータ16から出力される信号は、第1レジスタ13のイネーブル入力端子ENに供給される。
【0030】
以上のように構成される調停部12は、スタートパルスS11の次の外部クロック期間の終わりで、リード信号がアクティブ(Hレベル)でなければ、フリップフロップ122のイネーブル入力端子ENにはHレベルの信号が供給されるので、スタートパルスS11がフリップフロップ121及びフリップフロップ122を順次シフトされ、2外部クロック期間の後に1外部クロック期間の間だけHレベルになる調停信号S13を出力する。
【0031】
一方、スタートパルスS11の次の外部クロック期間の終わりで、リード信号がアクティブ(Hレベル)であれば、フリップフロップ122のイネーブル入力端子ENにはLレベルの信号が供給されるので、フリップフロップ121はスタートパルスS11によってHレベルにセットされるがフリップフロップ122へはシフトされない。従って、2外部クロック期間の後であっても調停信号S13はLレベルを維持する。
【0032】
第1レジスタ13は、複数ビットから成るデータを記憶可能な、イネーブル入力端子EN付きの、複数のD型のフリップフロップから成るレジスタである。この第1レジスタ13のクロック入力端子には外部クロックが、データ入力端子Dには外部からのリード対象データが、イネーブル入力端子ENには調停部12からの調停信号S13がインバータ16で反転された信号がそれぞれ供給される。従って、第1レジスタ13は、調停部12からの調停信号S13がLレベルである場合にのみ、つまりリード期間中でない場合にのみ外部から供給されるリード対象データを取り込んで記憶する。この第1レジスタ13に記憶されたデータD13は、第2レジスタ14及びドライバ部15に供給される。
【0033】
第2レジスタ14は、複数ビットから成るデータを記憶可能な、イネーブル入力端子EN付きの、複数のD型のフリップフロップから成るレジスタである。この第2レジスタ14のクロック入力端子には外部クロックが、データ入力端子Dには第1レジスタ13からのリード対象データが、イネーブル入力端子ENには調停部12からの調停信号S13がそれぞれ供給される。従って、調停部12からの調停信号S13がHレベルである場合にのみ、つまりリード期間中である場合にのみ第1レジスタ13から供給されるリード対象データを取り込んで記憶する。この第2レジスタ14に記憶されたデータD14は、ドライバ部15に供給される。
【0034】
ドライバ部15は、セレクタ150とバッファ151とから構成されている。セレクタ150の入力端子Aには第2レジスタ14からのデータD14が、入力端子Bには第1レジスタ13からのデータD13がそれぞれ供給される。また、セレクタ150の選択端子SELには調停部12からの調停信号S13が供給される。従って、調停信号S13がLレベルであれば第2レジスタ14に記憶されているデータD14が選択され、Hレベルであれば第1レジスタ13に記憶されているデータD13が選択され、バッファ151に供給される。
【0035】
バッファ151は、リード信号がHレベルであれば、セレクタ150からの信号を出力し、Lレベルであれば出力を停止する。従って、リード信号がHレベルの間だけ、データD13又はデータD14がリードデータとして出力される。
【0036】
次に、上述したように構成される非同期インタフェース装置の動作を、図3に示したタイミングチャートを参照しながら説明する。
【0037】
この非同期インタフェース装置には、周辺デバイスから、図3(A)に示すような外部クロックが供給される。そして、周辺デバイスは、外部クロック期間T0の終わりで、図3(B)に示すようにリード対象データ更新信号をHレベルからLレベルに変化させると同時に、図3(C)に示すように更新されたリード対象データを出力する。
【0038】
外部クロック期間T1の先頭でHレベルからLレベルに変化するリード対象データ更新信号を受け取ったパルス生成部11は、図3(D)に示すように、外部クロック期間T1の期間だけHレベルになるスタートパルスS11を生成し、調停部12に送る。一方、外部クロック期間T1の先頭で更新されたリード対象データは、外部クロック期間T1では調停信号S13は未だLレベルであるので、図4(E)に示すように、外部クロック期間T2の先頭で第1レジスタ13に取り込まれて記憶される。
【0039】
今、図4(G)に示すように、CPUから出力されるリード信号が外部クロック期間T1でHレベルに変化したとすると、外部クロック期間T1では調停信号S13は未だLレベルであるので、セレクタ150は第2レジスタ14から出力されるデータD14を選択してバッファ151に送る。バッファ151は、リード信号がHレベルの期間だけセレクタ150からの信号をリードデータとしてCPUに送る。
【0040】
以上の動作により、仮に第1レジスタ13からのデータD13がリードデータとしてCPUに送られるとすれば、リード期間中に変化するデータがCPUに送られることになるので、CPUは正常なデータを取り込むことができないが、安定している第2レジスタ14からのデータD14がリードデータとしてCPUに送られるので、CPUは正常なデータを取り込むことができる。
【0041】
一方、スタートパルスS11を受け取った調停部12では、外部クロック期間T2の先頭でフリップフロップ121がセットされる。また、次の外部クロック期間T2の終わりではリード信号はLレベルであるので、外部クロック期間T3の先頭でフリップフロップ122がセットされる。その結果、外部クロック期間T3の先頭で調停信号S13がLレベルからHレベルに変化する。この調停信号S13がフリップフロップ121のリセット入力端子Rに供給されることによりフリップフロップ121はリセットされ、次のスタートパルスS11の受付が可能な状態に移行する。
【0042】
更に、調停信号S13がLレベルからHレベルに変化することにより第1レジスタ13への書き込みが禁止され、第2レジスタ14への書き込みが許可される。従って、図3(F)に示すように、外部クロック期間T4の先頭で第1レジスタ13から出力されるデータD13が第2レジスタ14にセットされる。
【0043】
今、図4(G)に示すように、CPUから出力されるリード信号が外部クロック期間T3でHレベルに変化したとすると、外部クロック期間T3では調停信号S13はHレベルであるので、第1レジスタ13への書き込みが禁止されると共に、セレクタ150は第1レジスタ13から出力されるデータD13を選択してバッファ151に送る。バッファ151は、リード信号がHレベルの期間だけセレクタ150からの信号をリードデータとしてCPUに送る。
【0044】
以上の動作により、リード期間中に第1レジスタ13の内容が変更されることがないので、CPUは正常なデータを取り込むことができる。
【0045】
以下、同様の動作が行われるが、図3に示した例では、リード信号が外部クロック期間T3及びT4の終わりでそれぞれHレベルであるので、フリップフロップ122は状態を保持する。これにより、調停信号S13がLレベルに変化するタイミングが2外部クロック分だけ遅れている。調停信号S13がLレベルの時は第1レジスタ13の書き込みが許可され、調停信号S13がHレベルの時は第2レジスタ14の書き込みが許可される。ドライバ部15では調停信号S13がLレベルの時はデータD14をリードデータとし、Hレベルの時はデータD13をリードデータとしているので、常に安定状態にあるデータを選択する。
【0046】
以上のように、この実施の形態1によれば、第1レジスタ13及び第2レジスタ14といった2つのレジスタにリード対象データを書き込むタイミングを制御すると共に、CPUへ送るデータを安定している方のレジスタから得るように制御をしているので、CPUのバスサイクルと外部クロックが非同期であるにも拘わらずバスサイクルにウェイトサイクルが不要であり、しかも、バスサイクルの周期と外部クロックの周期の大小に拘わらず確実に安定したデータをCPUに送ることができる。
【0047】
また、外部クロックの周波数がシステムによって変化するような場合でも安定して動作する。更に、非同期で動作する部分が調停部12の1個所であることから設計が容易になるという効果もある。
【0048】
なお、上述した実施の形態1では、第1レジスタ13及び第2レジスタ14として複数のD型のフリップフロップから成るレジスタを使用したが、レベルラッチ、RAM等の記憶装置を使用することができる。
【0049】
(実施の形態2)
周辺デバイスによっては、そのリード対象データを送出する回路やデータを更新するタイミングが、非同期インタフェース装置としての機能の一部を既に果たしているものも存在する。このような周辺デバイスに適用する非同期インタフェース装置では、非同期インタフェース装置の構成を簡略化することができる。
【0050】
本発明の実施の形態2は、基本的構成は上述した実施の形態1と同じであるが、リード対象データを送出する回路がレジスタから構成されており、データ更新のサイクルがリードサイクルより遅い周辺デバイスに好適な非同期インタフェース装置である。
【0051】
図4は、本発明の実施の形態2に係る非同期インタフェース装置の構成を示すブロック図である。図4において、第1レジスタ23は、周辺デバイスに搭載されるレジスタであり、上述した実施の形態1の第1レジスタ13に相当する。この第1レジスタ23のイネーブル入力端子ENには、図5(B)に示すような、1外部クロック期間だけHレベルを有する1ショットパルスから成るレジスタ更新信号が供給される。従って、リード対象データは、図5(C)に示すように、レジスタ更新信号の立ち下がり変化に同期して更新される。
【0052】
この非同期インタフェース装置は、調停部22、第2レジスタ24及びドライバ部25から構成されている。
【0053】
調停部22は、周辺デバイスからのレジスタ更新信号に応答して、第2レジスタ24への書き込みを許可する調停信号S23を出力すると同時に自身を初期化し、次のレジスタ更新信号を取り込むまで待機する。また、図示しないCPUから送られてくるリード信号がアクティブ(Hレベル)である間、つまりリード期間中は、調停信号S23の状態を保持する。この調停部22から出力される調停信号S23は、本発明の禁止信号に対応する。
【0054】
この調停部22には、周辺デバイスからレジスタ更新信号及び外部クロックが供給され、図示しないCPUからリード信号が供給される。この調停部22は、具体的には、J−Kフリップフロップ220、イネーブル入力端子EN付きのD型のフリップフロップ221及びインバータ222から構成されている。
【0055】
J−Kフリップフロップ220のクロック入力端子には外部クロックが入力され、入力端子Jにはレジスタ更新信号が入力され、入力端子Kには、フリップフロップ221の出力端子Qから出力される調停信号S23が入力される。このJ−Kフリップフロップ220は、入力端子Jに供給されるレジスタ更新信号がHレベルに変化した外部クロック期間の終わりでセットされ、調停信号S23がLレベルに変化した外部クロック期間の終わりでリセットされる。
【0056】
従って、このJ−Kフリップフロップ220は、レジスタ更新信号によって一旦セットされると、入力端子KにHレベルの調停信号S23が供給されるまで、セット状態を維持する。J−Kフリップフロップ220の出力端子Qから出力される信号S22は、フリップフロップ221のデータ入力端子Dに供給される。
【0057】
フリップフロップ221は、イネーブル入力端子ENに供給される信号がHレベルであるときにのみ、フリップフロップ220の出力端子Qからデータ入力端子Dに供給される信号S22を、外部クロックの立ち上がり変化に同期して取り込んで記憶する。このフリップフロップ221のイネーブル入力端子ENには、リード信号がインバータ222で反転されて供給される。従って、フリップフロップ221は、リード信号がアクティブ(Hレベル)でないとき、つまりリード期間中でないときにのみ、信号S22を取り込んで記憶する。
【0058】
このフリップフロップ221の出力端子Qから出力される調停信号S23は、J−Kフリップフロップ220の入力端子Kに供給されると共に、第2レジスタ24のイネーブル入力端子ENに供給される。
【0059】
以上のように構成される調停部22は、レジスタ更新信号の次の外部クロック期間の終わりで、リード信号がアクティブ(Hレベル)でなければ、フリップフロップ221のイネーブル入力端子ENにはHレベルの信号が供給されるので、レジスタ更新信号がJ−Kフリップフロップ220及びフリップフロップ221を順次シフトされ、2外部クロック期間の後に1外部クロック期間の間だけHレベルになる調停信号S23を出力する。
【0060】
一方、レジスタ更新信号の次の外部クロック期間の終わりで、リード信号がアクティブ(Hレベル)であれば、フリップフロップ221のイネーブル入力端子ENにはLレベルの信号が供給されるので、J−Kフリップフロップ220はレジスタ更新信号によってHレベルにセットされるがフリップフロップ221へはシフトされない。従って、2外部クロック期間の後であっても調停信号S23はLレベルを維持する。
【0061】
第2レジスタ24は、複数ビットから成るデータを記憶可能な、イネーブル入力端子EN付きの、複数のD型のフリップフロップから成るレジスタである。この第2レジスタ24のクロック入力端子には外部クロックが、データ入力端子Dには第1レジスタ23からのリード対象データが、イネーブル入力端子ENには調停部22からの調停信号S23がそれぞれ供給される。従って、調停部22からの調停信号S23がHレベルである場合にのみ、つまりリード期間中である場合にのみ第1レジスタ23から供給されるリード対象データを取り込んで記憶する。この第2レジスタ24に記憶されたデータD24は、ドライバ部25に供給される。
【0062】
ドライバ部25は、実施の形態1のドライバ部15と同等の機能を有する。このドライバ部25は、ゲート回路250、ANDゲート251、トライステートバッファ252及びトライステートバッファ253から構成されている。このドライバ部25のトライステートバッファ252には、第1レジスタ23からのリード対象データD23が供給され、トライステートバッファ253には、第2レジスタ23からのリード対象データD23が供給される。
【0063】
ゲート回路250の反転入力端子には調停部22からの調停信号S23が供給され、非反転入力端子にはリード信号が供給される。そして、調停信号S23がLレベルでリード信号がHレベルの場合にアクティブ(Hレベル)な信号をトライステートバッファ252の出力イネーブル端子に供給する。これにより、第1レジスタ23からのリード対象データD23が、リードデータとしてCPUに送られる。
【0064】
また、ANDゲート251の一方の入力端子には調停部22からの調停信号S23が、他方の入力端子にはリード信号が供給される。そして、調停信号S23及びリード信号が共にHレベルの場合にアクティブ(Hレベル)な信号をトライステートバッファ253の出力イネーブル端子に供給する。これにより、第2レジスタ24からのデータD24が、リードデータとしてCPUに送られる。
【0065】
従って、ドライバ部25は、リード信号がアクティブにされた場合に、調停信号S23に応じてデータD23又はデータD24の何れかを選択的に出力する。
【0066】
次に、上記のように構成される非同期インタフェース装置の動作を、図5に示したタイミングチャートを参照しながら説明する。なお、この実施の形態2に係る非同期インタフェース装置の動作は、実施の形態1に係る非同期インタフェース装置のパルス生成部11が発生するスタートパルスの代わりに、周辺デバイスから送られてくるレジスタ更新信号が使用されることを除けば、実施の形態1に係る非同期インタフェース装置の動作と同じであるので、以下に簡単に説明する。
【0067】
周辺デバイスのリード対象データを保持する第1レジスタ23は、図5(B)に示すように、外部クロックに同期した1ショットパルス信号であるレジスタ更新信号によって更新される。レジスタ更新信号は調停部22に取り込まれ、図5(F)に示すように、第2レジスタ24の書き込みを制御する調停信号S23をHレベルに変化させる。調停部22は、調停信号S23がHレベルに変化すると自身を初期化するが、リード期間中はフリップフロップ221は従前の状態を保持するので、Lレベルに変化するタイミングが2外部クロック分だけ遅れる。
【0068】
ドライバ部25では、調停信号S23がLレベルの時はデータD24をリードデータとして送出し、Hレベルの時はデータD23をリードデータとして送出する。データD23が選択されている時にリード信号がアクティブにされた場合、データ更新のサイクルがリードサイクルより遅いことからリード期間中に第1レジスタ23が更新されることはないので、確実に安定したデータをCPUに送ることができる。
【0069】
この実施の形態2に係る非同期インタフェース装置によれば、パルス生成部を必要とせず、リード対象データを保持するレジスタも1つで済むので、上述した実施の形態1に係る非同期インタフェース装置に比べて構成が簡単になる。その結果、設計が簡単になり、しかも非同期インタフェース装置を安価に構成できる。
【0070】
(実施の形態3)
本発明の実施の形態3は、周辺デバイスとして、データ通信を行うための通信デバイスが使用される場合に好適な非同期インタフェース装置である。この非同期インタフェース装置は、受信データが旧データから新データに更新されると同時に受信完了フラグが発生するという通信デバイスの特徴を利用している。
【0071】
この実施の形態3に係る非同期インタフェース装置は、基本的構成は上述した実施の形態2と同じであるが、実施の形態2では周辺デバイス側に存在した第1レジスタ23を取り込んだ構成になっている。
【0072】
図6は本発明の実施の形態3に係る非同期インタフェース装置の構成を示すブロック図である。この非同期インタフェース装置は、調停部22、第1レジスタ23、第2レジスタ24及びドライバ部25から構成されている。なお、以下では、実施の形態2と同一部分又は相当部分には実施の形態2と同一の符号を付して説明を省略する。
【0073】
リード対象は通信デバイス30から出力される受信データD30である。通信デバイスにおいて、受信完了フラグS30はデータの更新があったことを知らせるフラグであり、実施の形態2におけるレジスタ更新信号と同様の性質を有する。従って、受信完了フラグS30はそのまま調停部22に供給できる。この実施の形態3に係る非同期インタフェース装置の動作は、実施の形態2に係る非同期インタフェース装置の動作と同じである。
【0074】
この実施の形態3に係る非同期インタフェース装置によれば、上述した実施の形態2と同様の作用及び効果を奏する。
【0075】
(実施の形態4)
本発明の実施の形態4は、周辺デバイスとして、A/D変換を行うためのADCデバイスが使用される場合に好適な非同期インタフェース装置である。この非同期インタフェース装置は、AD変換が完了すると同時にAD変換終了フラグが発生するというADCデバイスの特徴を活かした構成である。
【0076】
図7は本発明の実施の形態4に係る非同期インタフェース装置の構成を示すブロック図である。この非同期インタフェース装置は、パルス生成部11、調停部12、第1レジスタ13、第2レジスタ14及びドライバ部15から構成されている。なお、以下では、実施の形態1と同一部分又は相当部分には実施の形態1と同一の符号を付して説明を省略する。
【0077】
リード対象はADCデバイス40から出力されるデジタルデータD40である。ADCデバイスにおいて、AD変換終了フラグS40はAD変換が完了したことを知らせるフラグであり、実施の形態1におけるリード対象データ更新信号と同様の性質を有する。従って、AD変換終了フラグS40はそのままパルス生成部11に供給できる。この実施の形態4に係る非同期インタフェース装置の動作は、実施の形態1に係る非同期インタフェース装置の動作と同じである。
【0078】
この実施の形態4に係る非同期インタフェース装置によれば、上述した実施の形態1と同様の作用及び効果を奏する。
【0079】
(実施の形態5)
本発明の実施の形態5は、周辺デバイスとして、タイマデバイスが使用される場合に好適な非同期インタフェース装置である。この非同期インタフェース装置は、1ショットパルスから成るカウントアップフラグに同期してタイマ値が更新されるというタイマデバイスの特徴を利用している。
【0080】
この実施の形態5に係る非同期インタフェース装置の基本的構成は上述した実施の形態2と同じである。この実施の形態5に係る非同期インタフェース装置では、カウントアップフラグがレジスタ更新信号として利用される。
【0081】
図8は、本発明の実施の形態5に係る非同期インタフェース装置の構成を示すブロック図である。この非同期インタフェース装置は、調停部22、第2レジスタ24及びドライバ部25から構成されている。なお、以下では、実施の形態2と同一部分又は相当部分には実施の形態2と同一の符号を付して説明を省略する。
【0082】
リード対象はタイマデバイス50から出力されるタイマ値D53である。タイマデバイスにおいて、カウントアップフラグはタイマ値の更新と同時に変化するフラグであり、実施の形態2におけるレジスタ更新信号と同様の性質を有する。従って、カウントアップフラグはそのまま調停部22に供給できる。この実施の形態5に係る非同期インタフェース装置の動作は、実施の形態2に係る非同期インタフェース装置の動作と同じである。
【0083】
この実施の形態5に係る非同期インタフェース装置によれば、上述した実施の形態2と同様の作用及び効果を奏する。
【0084】
【発明の効果】
以上詳述したように、本発明によれば、非同期で動作する複数の装置間のデータ転送を、各装置の動作クロックの周期に拘わらず、常に正常に行うことのできる非同期インタフェース装置及び非同期インタフェース方法を提供できる。
【図面の簡単な説明】
【図1】本発明の非同期インタフェース装置の構成を示す図である。
【図2】本発明の実施の形態1に係る非同期インタフェース装置の構成を示すブロック図である。
【図3】本発明の実施の形態1に係る非同期インタフェース装置の動作を説明するためのタイミングチャートである。
【図4】本発明の実施の形態2に係る非同期インタフェース装置の構成を示すブロック図である。
【図5】本発明の実施の形態2に係る非同期インタフェース装置の動作を説明するためのタイミングチャートである。
【図6】本発明の実施の形態3に係る非同期インタフェース装置の構成を示すブロック図である。
【図7】本発明の実施の形態4に係る非同期インタフェース装置の構成を示すブロック図である。
【図8】本発明の実施の形態5に係る非同期インタフェース装置の構成を示すブロック図である。
【符号の説明】
11 パルス生成部
12 調停部
13 第1レジスタ
14 第2レジスタ
15 ドライバ部
16 インバータ
Claims (8)
- 外部から供給されるリード対象データを外部から供給されるクロックに同期して取り込んで保持するレジスタと、
前記リード対象データが変更された時にスタートパルスを生成するパルス生成部と、
前記パルス生成部で生成されたスタートパルスに応答して前記レジスタへの取り込みを禁止する禁止信号を生成する調停部と、
前記調停部で生成された前記禁止信号によって取り込みが禁止されている前記レジスタに保持されている内容を、前記外部クロックと非同期に外部から供給されるリード信号に同期して読み出して出力するドライバ、
とを備えた非同期インタフェース装置。 - 前記調停部は、前記リード信号がアクティブにされている期間に応じて前記阻止信号を引き延ばす、請求項1に記載の非同期インタフェース装置。
- 前記パルス生成部は、前記外部クロックに同期して外部から送られてくる、前記リード対象データが変更された旨を表すリード対象データ変更信号の変化に応答して前記スタートパルスを生成する、請求項2に記載の非同期インタフェース装置。
- 前記レジスタは、
前記外部から供給されるリード対象データを前記外部クロックに同期して取り込んで保持する第1レジスタと、
前記第1レジスタの内容を前記外部クロックに同期して取り込んで保持する第2レジスタ、とを備え、
前記調停部は、前記パルス生成部で生成されたスタートパルスに応答して前記第1レジスタ及び前記第2レジスタへの取り込みを背反的に禁止する禁止信号を生成し、
前記ドライバは、前記調停部で生成された前記禁止信号によって取り込みが禁止されている前記第1レジスタ又は前記第2レジスタの内容を、前記外部クロックと非同期に外部から供給されるリード信号に同期して読み出して出力する、請求項3に記載の非同期インタフェース装置。 - 外部から供給されるリード対象データを外部から供給されるクロックに同期して取り込んで保持するレジスタを提供するステップと、
前記リード対象データが変更された時にスタートパルスを生成するステップと、
前記生成されたスタートパルスに応答して前記取り込みを禁止する禁止信号を生成するステップと、
前記生成された禁止信号によって取り込みが禁止されている前記レジスタに保持されている内容を、前記外部クロックと非同期に外部から供給されるリード信号に同期して読み出して出力するステップ、
とを備えた非同期インタフェース方法。 - 前記禁止信号を生成するステップは、前記リード信号がアクティブにされている期間に応じて前記阻止信号を引き延ばす、請求項5に記載の非同期インタフェース方法。
- 前記スタートパルスを生成するステップは、前記外部クロックに同期して外部から送られてくる、前記リード対象データが変更された旨を表すリード対象データ変更信号の変化に応答して前記スタートパルスを生成する、請求項6に記載の非同期インタフェース方法。
- 前記レジスタは、
前記外部から供給されるリード対象データを前記外部クロックに同期して取り込んで保持する第1レジスタと、
前記第1レジスタの内容を前記外部クロックに同期して取り込んで保持する第2レジスタ、とから成り、
前記禁止信号を生成するステップは、前記生成されたスタートパルスに応答して前記第1レジスタ及び前記第2レジスタへの取り込みを背反的に禁止する禁止信号を生成し、
前記出力するステップは、前記生成された前記禁止信号によって取り込みが禁止されている前記第1レジスタ又は前記第2レジスタの内容を、前記外部クロックと非同期に外部から供給されるリード信号に同期して読み出して出力する、請求項7に記載の非同期インタフェース方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002063167A JP3657234B2 (ja) | 2002-03-08 | 2002-03-08 | 非同期インタフェース装置及び非同期インタフェース方法 |
US10/383,044 US6791953B2 (en) | 2002-03-08 | 2003-03-06 | Interface apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002063167A JP3657234B2 (ja) | 2002-03-08 | 2002-03-08 | 非同期インタフェース装置及び非同期インタフェース方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003263405A JP2003263405A (ja) | 2003-09-19 |
JP3657234B2 true JP3657234B2 (ja) | 2005-06-08 |
Family
ID=29196574
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002063167A Expired - Fee Related JP3657234B2 (ja) | 2002-03-08 | 2002-03-08 | 非同期インタフェース装置及び非同期インタフェース方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6791953B2 (ja) |
JP (1) | JP3657234B2 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8190722B2 (en) * | 2003-06-30 | 2012-05-29 | Randy Oyadomari | Synchronization of timestamps to compensate for communication latency between devices |
US7757033B1 (en) | 2004-02-13 | 2010-07-13 | Habanero Holdings, Inc. | Data exchanges among SMP physical partitions and I/O interfaces enterprise servers |
US7633955B1 (en) | 2004-02-13 | 2009-12-15 | Habanero Holdings, Inc. | SCSI transport for fabric-backplane enterprise servers |
US7843906B1 (en) | 2004-02-13 | 2010-11-30 | Habanero Holdings, Inc. | Storage gateway initiator for fabric-backplane enterprise servers |
US7860097B1 (en) * | 2004-02-13 | 2010-12-28 | Habanero Holdings, Inc. | Fabric-backplane enterprise servers with VNICs and VLANs |
US7873693B1 (en) | 2004-02-13 | 2011-01-18 | Habanero Holdings, Inc. | Multi-chassis fabric-backplane enterprise servers |
US7685281B1 (en) | 2004-02-13 | 2010-03-23 | Habanero Holdings, Inc. | Programmatic instantiation, provisioning and management of fabric-backplane enterprise servers |
US8868790B2 (en) | 2004-02-13 | 2014-10-21 | Oracle International Corporation | Processor-memory module performance acceleration in fabric-backplane enterprise servers |
US8713295B2 (en) | 2004-07-12 | 2014-04-29 | Oracle International Corporation | Fabric-backplane enterprise servers with pluggable I/O sub-system |
JP4508072B2 (ja) * | 2005-10-18 | 2010-07-21 | 株式会社デンソー | シリアル通信回路及びa/d変換システム |
US7777071B2 (en) * | 2006-08-11 | 2010-08-17 | Ssv Therapeutics, Inc. | Production of carnitine conjugate intermediates |
JP2012216985A (ja) * | 2011-03-31 | 2012-11-08 | Renesas Electronics Corp | データ転送システムおよびデータ転送方法 |
JP5558632B2 (ja) * | 2011-04-28 | 2014-07-23 | 三菱電機株式会社 | システムコントローラ、設備システム及びプログラム |
JP5915105B2 (ja) * | 2011-11-14 | 2016-05-11 | 株式会社ソシオネクスト | データ転送システム、受信回路、及び受信方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4353128A (en) * | 1980-06-19 | 1982-10-05 | Bell Telephone Laboratories, Incorporated | Synchronous/asynchronous data communication arrangement |
JPH06274460A (ja) | 1993-03-23 | 1994-09-30 | Mitsubishi Electric Corp | 異速度プロセッサ間データ通信装置 |
US6108352A (en) * | 1995-03-01 | 2000-08-22 | Intersil Corporation | Circuit and method for synchronizing outputs of two simultaneously transmitting devices in a multiplexed communication system |
JPH08335162A (ja) | 1995-06-07 | 1996-12-17 | Kokusai Electric Co Ltd | 入力インターフェース回路 |
EP0791254A1 (en) * | 1995-09-12 | 1997-08-27 | Koninklijke Philips Electronics N.V. | Transmission system for synchronous and asynchronous data portions |
US5919254A (en) * | 1997-06-25 | 1999-07-06 | Intel Corporation | Method and apparatus for switching between source-synchronous and common clock data transfer modes in a multiple processing system |
JPH11338821A (ja) | 1998-05-25 | 1999-12-10 | Toshiba Corp | 非同期データ転送装置 |
JP2000076853A (ja) * | 1998-06-17 | 2000-03-14 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
JP2000076180A (ja) | 1998-08-28 | 2000-03-14 | Nec Corp | バス接続装置及び情報処理システム |
-
2002
- 2002-03-08 JP JP2002063167A patent/JP3657234B2/ja not_active Expired - Fee Related
-
2003
- 2003-03-06 US US10/383,044 patent/US6791953B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003263405A (ja) | 2003-09-19 |
US20030172210A1 (en) | 2003-09-11 |
US6791953B2 (en) | 2004-09-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3657234B2 (ja) | 非同期インタフェース装置及び非同期インタフェース方法 | |
JP3580242B2 (ja) | シリアル/パラレル変換回路、データ転送制御装置及び電子機器 | |
US20110116337A1 (en) | Synchronising between clock domains | |
JPH05274259A (ja) | シリアル入力インタフェース回路 | |
JP3645584B2 (ja) | データ転送同期装置 | |
US20060259669A1 (en) | Latency insensitive FIFO signaling protocol | |
CN116521604B (zh) | 一种同步数据的方法及相关装置 | |
WO2008129364A1 (en) | Transferring data between asynchronous clock domains | |
CN113608600A (zh) | 具有多个时钟域和复位域的系统中数据同步的方法和设备 | |
JP2010257280A (ja) | シリアル制御装置、半導体装置及びシリアルデータの転送方法 | |
CN100365606C (zh) | 安全数字存储卡数据的存储器直接存取方法及其接口电路 | |
JP2004094945A (ja) | ホストと、ホストよりも大きなレイテンシを有するスレーブデバイス間のインタフェース | |
EP1443412A2 (en) | Information processing apparatus and memory access arranging method | |
EP0988603B1 (en) | Method and arrangement for connecting processor to asic | |
JP5126010B2 (ja) | メモリアクセス制御回路及び画像処理装置 | |
JP5489871B2 (ja) | 画像処理装置 | |
US6360286B1 (en) | Sequential data transfer with common clock signal for receiver and sequential storage device and with slack register storing overflow item when set-up time is insufficient | |
JP4135374B2 (ja) | 拡張カードおよび拡張カードの記憶部へのデータ書き込み方法 | |
JP3246487B2 (ja) | 半導体集積回路とその制御信号の生成方法 | |
JP3451631B2 (ja) | ハンドシェイク型データ処理回路 | |
JP4012298B2 (ja) | インターフェース | |
JP5720212B2 (ja) | 半導体デバイス、画像処理装置 | |
JP3335926B2 (ja) | リードアンドクリア回路 | |
JP2009015689A (ja) | インターフェース装置 | |
JP2007241936A (ja) | データ転送回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050204 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050208 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050308 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080318 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090318 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100318 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100318 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110318 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110318 Year of fee payment: 6 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110318 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110318 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120318 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130318 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130318 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140318 Year of fee payment: 9 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |