JP2011228725A

JP2011228725A - 半導体装置

Info

Publication number: JP2011228725A
Application number: JP2011128155A
Authority: JP
Inventors: Hideto Hidaka; 秀人日高
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2000-06-05
Filing date: 2011-06-08
Publication date: 2011-11-10

Abstract

【課題】半導体装置の消費電力を低減する。
【解決手段】内部回路（ＬＫ＃２）の内部ノードに対応して対応の内部ノードの信号をラッチする複数のラッチ回路（Ｆ１−Ｆ７）をテストパス（３０２）に配置する。内部回路のＭＩＳトランジスタは、ラッチ回路のＭＩＳトランジスタよりスタンバイ状態時にゲートトンネル電流が低減される状態に設定される。
【選択図】図８３

Description

この発明は、絶縁ゲート型電界効果トランジスタ（以下、ＭＩＳトランジスタと称す）を構成要素として含む半導体装置に関し、特に、微細化されたＣＭＯＳトランジスタ（ＰおよびＮチャネルＭＩＳトランジスタ）を有する半導体装置における消費電力を低減するための構成に関する。より特定的には、この発明は、微細化ＭＩＳトランジスタのゲートトンネル電流を抑制するための構成に関する。

ＣＭＯＳ半導体装置においてＭＩＳトランジスタのサイズが微細化されると、トランジスタの信頼性確保と消費電力低減とのために、動作電源電圧を低下させる。この動作電源電圧の低下に応じてＭＩＳトランジスタのサイズを縮小する場合、一定のスケーリング則に従ってトランジスタの各パラメータ値の低減が行なわれる。このスケーリング則に従えば、ＭＩＳトランジスタのゲート絶縁膜の膜厚Ｔｏｘを小さくし、またしきい値電圧の絶対値Ｖｔｈを小さくする必要がある。しかしながら、しきい値電圧は、スケーリング則に従ってその絶対値を小さくすることはできない。しきい値電圧は、所定のドレイン電圧印加条件下で、所定のドレイン電流を生じさせるゲート−ソース間電圧と定義される。このしきい値電圧の絶対値Ｖｔｈが小さくなった場合、ゲート−ソース間電圧Ｖｇｓが０Ｖとなっても、弱い反転層がチャネル領域に形成され、この反転層を介してサブスレッショルドリーク電流（以下オフリーク電流と称す）が流れる。このオフリーク電流は、しきい値電圧の絶対値が小さくなるほど増加する。したがって、ＭＩＳトランジスタがオフ状態のスタンバイサイクル時において、オフリーク電流が増加し、スタンバイ電流が増大するという問題が生じる。特に携帯機器などの電池駆動の機器においてこのような半導体装置が用いられる場合、電池寿命の観点から、オフリーク電流を低減することが大きな課題となる。

このオフリーク電流を低減するために、しきい値電圧の絶対値Ｖｔｈを大きくした場合、動作電源電圧を低減した効果が得られず、高速動作が保証されない。そこで、スタンバイサイクル時におけるオフリーク電流を低減しかつ高速動作性を保証するために、ＭＴ−ＣＭＯＳ（マルチ・スレッショルドＣＭＯＳ）構成が提案されている。

図１０４は、従来のＭＴ−ＣＭＯＳ回路の構成の一例を示す図である。図１０４においては、５段の縦続接続されるインバータ回路ＩＶ０−ＩＶ４を一例として示す。これらのインバータ回路ＩＶ０−ＩＶ４に対し、電源ノードに結合される主電源線ＭＶＬと、主電源線ＭＶＬにスイッチングトランジスタＳＷＰを介して結合される副電源線ＳＶＬと、接地ノードに接続される主接地線ＭＧＬと、スイッチングトランジスタＳＷＮを介して主接地線ＭＧＬに結合される副接地線ＳＧＬが配置される。

これらのインバータ回路ＩＶ０−ＩＶ４の各々は、ＰチャネルＭＩＳトランジスタＰ０−Ｐ４と、ＮチャネルＭＩＳトランジスタＮ０−Ｎ４を含み、インバータ回路ＩＶ０−ＩＶ４は、それぞれＣＭＯＳインバータの構成を有する。このＭＴ−ＣＭＯＳ回路は、待機状態のスタンバイサイクルと、実際の入力信号が変化するアクティブサイクルとを有し、スタンバイサイクル時における入力信号ＩＮは、Ｌレベルに固定される。スイッチングトランジスタＳＷＰおよびＳＷＮは、それぞれ、制御信号／φおよびφに応答して、スタンバイサイクル時オフ状態となる。スイッチングトランジスタＳＷＰおよびＳＷＮは、比較的大きな（中程度の）しきい値電圧の絶対値Ｍ−Ｖｔｈを有する。一方、インバータ回路ＩＶ０−ＩＶ４のＭＩＳトランジスタＰ０−Ｐ４およびＮ０−Ｎ４は、小さなしきい値電圧の絶対値を有するＬ−Ｖｔｈトランジスタである。

スタンバイサイクル時における入力信号ＩＮの論理レベルに応じて、スタンバイサイクル時にオン状態となるＭＩＳトランジスタのソースが、主電源線ＭＶＬおよび主接地線ＭＧＬにそれぞれ接続される。すなわち、ＭＩＳトランジスタＰ０、Ｐ２およびＰ４のソースが、主電源線ＭＶＬに接続され、またＭＩＳトランジスタＮ１、Ｎ３のソースが主接地線ＭＧＬに接続される。一方、スタンバイサイクル時にオフ状態となるＭＩＳトランジスタは、ソースが副電源線ＳＶＬおよび副接地線ＳＧＬに接続される。すなわち、ＭＩＳトランジスタＰ１およびＰ３のソースが、副電源線ＳＶＬに接続され、ＭＩＳトランジスタＮ０、Ｎ２およびＮ４のソースが、副接地線ＳＧＬに接続される。次に、この図１０４に示すＭＴ−ＣＭＯＳ回路の動作を図１０５に示す信号波形図を参照して説明する。

スタンバイサイクル時においては、入力信号ＩＮはＬレベルであり、また制御信号φおよび／φはそれぞれＬレベルおよびＨレベルである。この状態においては、スイッチングトランジスタＳＷＰおよびＳＷＮがオフ状態となる。スイッチングトランジスタＳＷＰは、Ｍ−Ｖｔｈトランジスタであり、このオフ状態のオフリーク電流は十分小さい。

インバータ回路ＩＶ０−ＩＶ４において、ＭＩＳトランジスタＰ０、Ｐ２およびＰ４はオン状態であり、サブスレッショルドリーク（オフリーク）電流は生じない。一方、ＭＩＳトランジスタＰ１およびＰ３がオフ状態となり、副電源線ＳＶＬから、オフリーク電流を生じさせる。これらのＭＩＳトランジスタＰ１およびＰ３を介して流れるオフリーク電流は、オン状態のＭＩＳトランジスタＮ１およびＮ３をそれぞれ介して、主接地線ＭＧＬへ流れる。しかしながら、ＭＩＳトランジスタＰ１およびＰ３を介して流れるオフリーク電流は、スイッチングトランジスタＳＷＰを介して流れるオフリーク電流により決定される。したがって、この副電源線ＳＶＬの電圧レベルは、スイッチングトランジスタＳＷＰを流れるオフリーク電流と、ＭＩＳトランジスタＰ１およびＰ３を流れるオフリーク電流との合計が釣合う電圧レベルで平衡する。副電源線ＳＶＬの電圧レベルは、電源電圧ＶＣＣよりも低い電圧レベルであり、ＭＩＳトランジスタＰ１およびＰ３は、各ゲート−ソース間電圧が逆バイアス状態となり、より強いオフ状態となり、十分にオフリーク電流を低減できる。

同様に、ＭＩＳトランジスタＮ０、Ｎ２およびＮ４にも、オフリーク電流が流れるが、これらのＭＩＳトランジスタＮ０、Ｎ２およびＮ４のオフリーク電流は、スイッチングトランジスタＳＷＮを流れるオフリーク電流により決定される。スイッチングトランジスタＳＷＮは、Ｍ−Ｖｔｈトランジスタであり、そのオフリーク電流は十分小さく、応じて、これらのＭＩＳトランジスタＮ０、Ｎ２およびＮ４のオフリーク電流を十分抑制することができる。

このとき、また、副接地線ＳＧＬの電圧レベルはＭＩＳトランジスタＮ０、Ｎ２およびＮ４を流れるオフリーク電流の総和と、スイッチングトランジスタＳＷＮを流れるオフリーク電流が平衡する電圧レベルとなり、接地電圧ＧＮＤより高い電圧レベルとなる。したがって、このときには、ＭＩＳトランジスタＮ０、Ｎ２およびＮ４は、ゲート−ソース間が逆バイアス状態となり、より深いオフ状態となり、オフリーク電流が十分抑制される。

実際に動作を行なうアクティブサイクルにおいては、制御信号φおよび／φがそれぞれＨレベルおよびＬレベルに設定され、スイッチングトランジスタＳＷＰおよびＳＷＮがオン状態となり、副電源線ＳＶＬが主電源線ＭＶＬに接続され、また副接地線ＳＧＬが主接地線ＭＧＬに接続される。したがって、これらインバータ回路ＩＶ０−ＩＶ４は、Ｌ−Ｖｔｈトランジスタを構成要素として含んでおり、入力信号ＩＮに従って高速で変化する。

この図１０４に示すように、電源線のインピーダンスをスタンバイサイクル時とアクティブサイクル時とで異ならせることにより、Ｌ−Ｖｔｈトランジスタを構成要素として利用しても、スタンバイサイクル時のオフリーク電流を十分抑制でき、かつアクティブサイクル時の高速動作性を保証することができ、低消費電力でかつ高速動作するＣＭＯＳ回路を実現することができる。

ＭＩＳトランジスタの寸法などの各種パラメータは、あるスケーリング則に沿って縮小される。このスケーリング則においては、ＭＩＳトランジスタのゲート長とゲート絶縁膜の膜厚とは、同じ縮小比で縮小されることが前提となっている。たとえば、ゲート長が０．２５μｍ（マイクロメータ）のＭＩＳトランジスタのゲート絶縁膜の膜厚は、一般的に、５ｎｍ（ナノメータ）であり、したがってゲート長が０．１μｍ程度のＭＩＳトランジスタのゲート絶縁膜の膜厚は、２．０ないし２．５ｎｍ程度になる。このように、ゲート絶縁膜を動作電源電圧の低下に伴って薄くした場合、たとえば電源電圧が１．５Ｖ以下の条件に応じてこのゲート絶縁膜を３ｎｍ程度にまで薄くした場合、オン状態のＭＩＳトランジスタのゲート絶縁膜にトンネル電流が流れ、このオン状態のトランジスタにおける電源電流が増加するという問題が生じる。

図１０６（Ａ）−（Ｃ）は、ＭＩＳ構造のエネルギバンドを概略的に示す図である。図１０６（Ａ）−（Ｃ）においては、ゲートのエネルギバンドとして、メタル（金属）のバンドを一例として示す。通常は、ＭＩＳ構造において、ゲートは、不純物ドープのポリシリコンで構成され、半導体の性質を有する。しかしながら、説明を簡略化するために、ゲートにメタルを用いる。また、半導体基板領域はＰ型基板である。

図１０６（Ａ）において示すように、ゲートに負の電圧を印加した状態を考える。この場合、Ｐ型基板中に含まれる正孔が、絶縁膜との界面側に向かって引き寄せられ、Ｐ型基板のエネルギバンドは、この絶縁膜とＰ型基板の界面で上方に曲がり、価電子帯Ｅｖが、フェルミ準位ＥＦに近づく、また、伝導帯Ｅｃも、この界面近傍において、上方に向かって曲がる。この負電圧印加時においてはゲートのフェルミ準位ＥＦ（ポリシリコンゲートの場合の伝導帯Ｅｃに相当）も上昇する。この状態においては、内部に比較して界面で多数キャリア（正孔）の密度が高くなっており、この状態は、蓄積状態と呼ばれる。また、この状態では、伝導体Ｅｃが上方に向かって曲がっており、また電子に対するバリアが高くなっており、ゲート絶縁膜を介して、電流はトンネリングしない。

一方、図１０６（Ｂ）に示すように、ゲートに、低い正の電圧を印加した場合、ゲートのフェルミレベル（伝導帯）が低下し、応じて、Ｐ型基板領域においても、伝導帯Ｅｃおよび価電子帯Ｅｖが、この絶縁膜との界面において下方向に向かって曲がる。この状態においては、絶縁膜界面から、正孔が斥けられ、多数キャリアの欠乏状態が生じ、界面でのフェルミ準位ＥＦが禁止帯のほぼ中央に位置し、多数キャリアが存在しないため空乏状態と呼ばれる。この空乏状態においては、界面にキャリアは存在せず、トンネル電流は生じない。

また図１０６（Ｃ）に示すように、さらに大きな正の電圧を印加した場合、ゲートのフェルミ準位ＥＦがさらに低下し、界面近傍でのバンドベンディングが更に大きくなり、この結果、界面近傍において、このゲートのフェルミ準位ＥＦが、エネルギギャップＥｇの中間値よりも高くなり、少数キャリアである電子が蓄積される。この状態は、界面の伝導形が、内部とは逆転しているため、反転状態と呼ばれる。この状態は、ＭＩＳトランジスタにおいてはチャネルが形成された状態に対応する。このとき、少数キャリアである電子が、ゲート絶縁膜の膜厚δがたとえば３ｎｍの場合、トンネリング現象を起こしてゲートへ流れる。すなわち、チャネルが形成されるＭＩＳトランジスタ、すなわちオン状態のＭＩＳトランジスタにおいて直接ゲートへトンネル電流がチャネル領域から流れる。これは（直接）ゲートトンネル電流と呼ばれる。これは、基板領域がＮ型の場合でも同様であり、ゲートに印加する電圧の極性およびエネルギ帯の曲がる方向が反対となるだけである。

すなわち、ＭＩＳトランジスタにおいてゲート絶縁膜の膜厚がたとえば３ｎｍと薄くなった場合には、チャネル領域からゲートへ、直接ゲートトンネル電流が流れる。すなわち、図１０４に示すようなＭＴ−ＣＭＯＳ回路において、スタンバイサイクル時においてオン状態のＭＩＳトランジスタにおいて、そのチャネル領域からゲートへトンネル電流が流れ、最終的に電源ノードから接地ノードへの貫通電流が流れ、スタンバイサイクル時の消費電流が増大するという問題が生じる。

図１０７は、この図１０４に示すＭＴ−ＣＭＯＳ回路のスタンバイサイクル時におけるトンネル電流の経路を示す図である。

図１０７においては、インバータ回路ＩＶ１およびＩＶ２の部分の構成を示す。インバータ回路ＩＶ１において、ＭＩＳトランジスタＮ１は、主接地線ＭＧＬにそのソースおよびバックゲートが接続され、ＭＩＳトランジスタＰ１は、そのソースが、図示しない副電源線に接続される。インバータ回路ＩＶ２においては、ＭＩＳトランジスタＰ２はバックゲートおよびソースが主電源線ＭＶＬに接続され、ＭＩＳトランジスタＮ２は、ソースが副接地線（図示せず）に接続される。スタンバイサイクル時においては、インバータ回路ＩＶ１へ、Ｈレベルの信号が与えられる。したがってこのインバータ回路ＩＶ１の出力信号はスタンバイサイクル時、接地電圧ＧＮＤレベルのＬレベルであり、インバータ回路ＩＶ２においてＭＩＳトランジスタＰ２はオン状態となる。このＭＩＳトランジスタＰ２において、基板領域からゲートへトンネリング電流Ｉｔが流れ、さらにＭＩＳトランジスタＮ１を介して主接地線ＭＧＬへ流れる。すなわち、図１０７において破線で示すように、ＭＩＳトランジスタＰ２のゲートトンネル電流により、主電源線ＭＶＬから主接地線ＭＧＬへ、貫通電流が流れる。

図１０８は、図１０４に示すＭＴ−ＣＭＯＳ回路のインバータ回路ＩＶ２およびＩＶ３の部分の構成を示す図である。スタンバイサイクル時においては、インバータ回路ＩＶ２へは、Ｌレベルの信号が与えられる。ＭＩＳトランジスタＰ２およびＮ３のソースはそれぞれ主電源線ＭＶＬおよび主接地線ＭＧＬに接続される。また、ＭＩＳトランジスタＮ２およびＰ３それぞれのソースが、副接地線および副電源線（図示せず）に接続される。この状態において、スタンバイサイクル時、ＭＩＳトランジスタＰ２はオン状態であり、ＭＩＳトランジスタＮ３のゲートへ主電源線ＭＶＬから電流を供給する。

ＭＩＳトランジスタＮ３はオン状態であり、したがってこのＭＩＳトランジスタＮ３においてゲートトンネル電流Ｉｔが流れ、このゲートトンネル電流は、主接地線ＭＧＬに流れる（ソース領域およびバックゲート領域を介して）。ＭＩＳトランジスタＮ３のバックゲートが、接地電圧ＧＮＤと異なる電圧レベルにバイアスされている場合には、このチャネル領域からソース領域を介してＭＩＳトランジスタＮ３のゲートトンネル電流Ｉｔが流れる。したがって、この場合においても、主電源線ＭＶＬから主接地線ＭＧＬに、ゲートトンネル電流Ｉｔによる貫通電流が流れる。

このゲートトンネル電流は、ゲート酸化膜の膜厚が、３ｎｍ程度以下になると、オフリーク電流と同程度となり、それより薄くなると、このオフリーク電流よりも多くなる。したがって、動作電源電圧を低くして、そのゲート絶縁膜をスケーリング則に沿って薄くする場合、このゲートトンネル電流は無視することのできない値となり、スタンバイサイクル時における消費電流を増加させるという問題が生じる。

ゲートトンネル電流Ｊは、ほぼ次式で表わされる関係を満たす。
Ｊ〜Ｅ・ｅｘｐ［−Ｔｏｘ・Ａ・√ψ］
ここでψは、ゲート絶縁膜界面の障壁の高さを示し、近似的に、フェルミ準位と界面での表面ポテンシャルφｓの差で表わされる。また、Ａは、チャネル領域の半導体基板の不純物濃度（電子の実効質量）により決定される定数であり、Ｅは、ゲート絶縁膜に印加される電界を示す。障壁の高さψは、ゲート絶縁膜の誘電率εｉおよびゲート絶縁膜の膜厚Ｔｏｘの関数である。したがって、たとえば、シリコン酸化膜でゲート絶縁膜を構成した場合、３ｎｍでトンネル電流が生じた場合、このシリコン酸化膜の膜厚３ｎｍと同じ障壁高さを与えるゲート絶縁膜においてもゲートトンネル電流が同様に生じる。このゲート絶縁膜としては、シリコン酸化膜の他に、シリコン窒化酸化膜などがある。

したがって、このように、微細化されたＭＩＳトランジスタを構成要素として含む場合、スタンバイ状態時においては、ＭＩＳトランジスタのゲートトンネル電流がオフリーク電流と同程度またはそれ以上の大きさとなり、スタンバイサイクル時の消費電流を低減することができなくなるという問題が生じる。

それゆえに、この発明の目的は、スタンバイ状態時における消費電流を十分に抑制することができる高集積化に適した半導体装置を提供することである。

この発明の他の目的は、スタンバイ状態時におけるＭＩＳトランジスタのゲートトンネル電流を十分に抑制することのできる半導体装置を提供することである。

この発明の第１の観点に従う半導体装置は、第１の絶縁ゲート型電界効果トランジスタを構成要素として含むロジック回路と、このロジック回路の複数の内部ノードに対応して設けられ、対応の内部ノードの信号をラッチするためのラッチ回路を含むテストパスと、該テストパスにおける信号のシフトおよびラッチ動作を制御する制御回路とを備える。複数のラッチ回路の各々は、第２の絶縁ゲート型電界効果トランジスタを含む。第１の絶縁ゲート型電界効果トランジスタは、第２の絶縁ゲート型電界効果トランジスタよりもスタンバイ状態時にはゲートトンネル電流が低減される状態に設定される。

好ましくは、第１の絶縁ゲート型電界効果トランジスタは、第２の絶縁ゲート型電界効果トランジスタよりもしきい値電圧が低い。

この発明の第２の観点に係る半導体装置は、第１の絶縁ゲート型電界効果トランジスタを構成要素として含むロジック回路と、このロジック回路の複数の内部ノードに対応して設けられ、対応の内部ノードの信号をラッチするためのラッチ回路を含むテストパスと、該テストパスにおける信号のシフトおよびラッチ動作を制御する制御回路とを備える。複数のラッチ回路の各々は、第２の絶縁ゲート型電界効果トランジスタを含む。

第１の絶縁ゲート型電界効果トランジスタは、第２の絶縁ゲート型電界効果トランジスタよりゲート絶縁膜が薄い。

好ましくは、複数のラッチ回路は、バウンダリスキャンレジスタである。
これらの複数のラッチ回路は、好ましくは、ロジック回路の内部状態を外部で観測可能とするためのスキャンパスを構成するスキャンレジスタである。

また、これに代えて、これらのラッチ回路は、ロジック回路の内部状態を外部から制御可能とするためのスキャンパスを構成するスキャンレジスタである。

この発明の第３の観点に従う半導体装置は、複数のノーマルメモリセルを有するノーマルアレイと、ノーマルアレイの欠陥を有する不良ノーマルメモリセルを救済するためのスペアメモリセルを有する冗長アレイと、ノーマルアレイの選択メモリセルへアクセスするためのノーマルアクセス回路と、冗長アレイのスペアメモリセルへアクセスするためのスペアアクセス回路と、スペアアクセス回路と、ノーマルアレイの救済アドレスを記憶し、アドレス信号に従ってノーマルアクセス回路およびスペアアクセス回路のいずれを活性化するかを判定し、該判定結果に従ってノーマルアクセス回路およびスペアアクセス回路の一方を活性化する判定回路と、判定回路からの判定判定結果を受けて、ノーマルアクセス回路およびスペアアクセス回路の他方非活性状態の回路の絶縁ゲート型電界効果トランジスタのゲートトンネル電流を一方の活性状態の回路の絶縁ゲート型電界効果トランジスタのゲートトンネル電流よりも小さくするための電源制御回路を含む。

スペアアクセス回路およびノーマルアクセス回路の各々は、好ましくは、選択的に活性化される複数のサブアクセス回路を含む。電源制御回路は、スペアアクセス回路およびノーマルアクセス回路の非選択のサブアクセス回路を、選択されたサブアクセス回路の絶縁ゲート型電界効果トランジスタのゲートトンネル電流よりも小さなゲートトンネル電流を有する状態に設定する。

この発明の第４の観点に係る半導体装置は、各々が絶縁ゲート型電界効果トランジスタを構成要素として含む複数のバンクと、バンクアドレス信号をデコードし、これらの複数のバンクのいずれかのバンクの選択活性化を指示するバンク子弟信号を出力するバンクデコーダと、複数のバンク各々に対応して設けられ、非選択バンクに含まれる絶縁ゲート型電界効果トランジスタのゲートトンネルリーク電流を選択バンクに含まれる絶縁ゲート型電界効果トランジスタのゲートトンネルリーク電流よりも小さくする複数のゲートトンネル電流低減機構を備える。これらの複数のゲートトンネル電流低減機構は、バンク指定信号に応じて活性化される。

ゲートトンネル電流が生じる可能性がある場合には、その可能性のあるＭＩＳトランジスタに対して、ゲートトンネル障壁を高くするまたは電流経路を遮断するなどの対策を施す。ゲートトンネル電流が生じる可能性のないトランジスタには、スケーリング則に沿って微細化されたＭＩＳトランジスタを用いる。これらの対策により、低消費電流でかつ高速動作する半導体装置が実現される。

回路が非動作状態となる場合には、その回路の構成要素であるＭＩＳトランジスタのゲートトンネル電流を小さくすることにより、この非動作状態の回路の消費電流を低減でき、低消費電流の半導体装置を実現することができる。

ＩＴＲトランジスタまたはゲートトンネル障壁を大きくできるＭＩＳトランジスタをゲートトンネルリーク電流が問題となる部分に使用しており、効率的にゲートトンネルリーク電流を抑制して、消費電流を低減することができる。

（Ａ）は、この発明の実施の形態１に従う半導体装置の構成を示し、（Ｂ）は、図１（Ａ）に示す半導体装置の動作を示す信号波形図である。（Ａ）は、この発明の実施の形態１の変更例の構成を示し、（Ｂ）は、図２（Ａ）に示す装置の動作を示す信号波形図である。（Ａ）は、この発明の実施の形態２に従う半導体装置の構成を示し、（Ｂ）は、図３（Ａ）に示す装置の動作を示す信号波形図である。図３（Ａ）に示す装置のリーク電流経路を示す図である。この発明の実施の形態３に従う半導体装置の構成を示す図である。図５に示す半導体装置の動作を示す信号波形図である。図５に示す半導体装置の断面構造を概略的に示す図である。（Ａ）は、この発明の実施の形態３におけるＭＩＳトランジスタの断面構造を概略的に示し、（Ｂ）は、図８（Ａ）に示すＭＩＳトランジスタのゲート−基板間容量を示す図である。図７に示すＮウェルバイアス回路の構成を概略的に示す図である。図７に示すＰウェルバイアス回路の構成を概略的に示す図である。この発明の実施の形態３の変更例の構成を概略的に示す図である。図１１に示す装置の動作を示す信号波形図である。この発明の実施の形態３の変更例２の構成を示す図である。図１３に示す装置の動作を示す信号波形図である。図１３に示す半導体装置のＭＩＳトランジスタの断面構造を概略的に示す図である。この発明の実施の形態４に従う半導体装置の構成を概略的に示す図である。図１６に示す装置の動作を示す信号波形図である。この発明の実施の形態４の変更例を概略的に示す図である。この発明の実施の形態５に従う半導体装置の構成を示す図である。図１９に示す半導体装置の動作を示す信号波形図である。（Ａ）−（Ｃ）は、ゲートトンネル障壁の大きなＭＩＳトランジスタの構造をそれぞれ示す図である。この発明の実施の形態６に従う半導体装置の構成を示す図である。図２２に示す装置の動作を示す信号波形図である。図２２に示す電圧調節回路の構成を示す図である。（Ａ）は、この発明の実施の形態６の変更例１の構成を示す図であり、（Ｂ）は、図２５（Ａ）に示す装置の動作を示す信号波形図である。この発明の実施の形態６の変更例１の構成を示す図である。この発明の実施の形態６の変更例２の構成を示す図である。この発明の実施の形態６の変更例３の構成を示す図である。この発明の実施の形態６の変更例４の構成を示す図である。この発明の実施の形態７に従う半導体装置の断面構造を概略的に示す図である。（Ａ）は、図３０に示すＭＩＳトランジスタの平面レイアウトを概略的に示す図であり、（Ｂ）は、図３１（Ａ）に示すトランジスタの断面構造を概略的に示す図である。図３０に示すＭＩＳトランジスタの平面レイアウトの変更例を示す図である。（Ａ）は、この発明の実施の形態７の半導体装置の構成を示し、（Ｂ）は、図３３（Ａ）に示す装置の動作を示す信号波形図である。（Ａ）は、この発明の実施の形態７の変更例を示し、（Ｂ）は、図３４（Ａ）に示す装置の動作を示す信号波形図である。この発明の実施の形態８において用いられるＭＩＳトランジスタの断面構造を概略的に示す図である。（Ａ）は、Ｐ＋ゲートを用いたときの埋込チャネルＮ型ＭＩＳトランジスタのチャネル不純物濃度プロファイルを概略的に示し、（Ｂ）は、Ｎ＋ゲートを用いたときの表面チャネル型Ｎ型ＭＩＳトランジスタのチャネル領域の不純物濃度プロファイルを示す図である。（Ａ）は、Ｎ＋ゲートを用いたときの埋込チャネルＰ型ＭＩＳトランジスタのチャネル領域の不純物濃度プロファイルを示し、（Ｂ）は、Ｐ＋ゲートを用いたときの表面チャネル型Ｐ型ＭＩＳトランジスタのチャネル領域の不純物濃度プロファイルを示す図である。（Ａ）は、この発明の実施の形態８に従う半導体装置の構成を示し、（Ｂ）は、図３８（Ａ）に示す半導体装置の動作を示す信号波形図である。（Ａ）は、この発明の実施の形態８の変更例を示し、（Ｂ）は、図３９（Ａ）に示す装置の動作を示す信号波形図である。（Ａ）および（Ｂ）は、この発明の実施の形態９に用いられるＭＩＳトランジスタの断面構造を概略的に示す図である。この発明の実施の形態９に従う半導体装置の構成を示す図である。この発明の実施の形態９の変更例を示す図である。この発明の実施の形態１０に従う半導体装置の構成を示す図である。この発明の実施の形態１０の変更例を示す図である。図４４に示す半導体装置の動作を示す信号波形図である。この発明の実施の形態１０の変更例２の構成を示す図である。この発明の実施の形態１１に従う半導体装置の構成を概略的に示す図である。図４７に示す半導体装置の動作を示す信号波形図である。（Ａ）は、図４７に示す半導体装置の制御信号を発生する部分の構成を概略的に示し、（Ｂ）は、図４９（Ａ）に示す制御信号発生部の動作を示す信号波形図である。図４９（Ａ）に示す半導体装置の動作の変更例を示す図である。（Ａ）は、図４７に示す半導体装置に対する制御信号発生部の変更例を示す図であり、（Ｂ）は、図５１（Ａ）に示す制御信号発生部の動作を示す信号波形図である。図４７に示す半導体装置の動作の変更例を示す図である。図５２に示す制御信号を発生する部分の構成を概略的に示す図である。図４７に示す半導体装置のさらに他の動作シーケンスを示す信号波形図である。図５４に示す制御信号を発生する部分の構成を概略的に示す図である。（Ａ）は、この発明の実施の形態１１の半導体装置の変更例を示す図であり、（Ｂ）は、図５６（Ａ）に示す半導体装置の動作を示す信号波形図である。（Ａ）は、図５６（Ａ）に示す半導体装置の転送指示信号発生部の構成を示し、（Ｂ）は、図５７（Ａ）に示す回路の動作を示す信号波形図である。この発明の実施の形態１１に従う半導体装置のさらに他の動作を示す信号波形図である。（Ａ）はこの発明の実施の形態１２の半導体装置の構成を示し、（Ｂ）は図５９（Ａ）の装置の動作を示す信号波形図であり、（Ｃ）は図５９（Ａ）に示す半導体装置の一般形式を示す図である。（Ａ）は、この発明の実施の形態１２の変更例１の構成を示し、（Ｂ）は、図６０（Ａ）に示す装置の動作を示す信号波形図である。図６０（Ａ）に示す装置のプリチャージ指示信号発生部の構成を示す図である。この発明の実施の形態１２の半導体装置の動作の変更例を示す信号波形図である。図６２に示す動作シーケンスのプリチャージ指示信号発生部の構成を概略的に示す図である。この発明の実施の形態１２の変更例２の一般的構成を示す図である。この発明の実施の形態１２に従う半導体装置の第３の動作シーケンスを示す信号波形図である。図６５に示すプリチャージ指示信号を発生する部分の構成を示す図である。（Ａ）は、この発明の実施の形態１２の変更例４に従う半導体装置の構成を示し、（Ｂ）は、図６７（Ａ）に示す装置の動作を示す信号波形図である。図６７（Ａ）に示すプリチャージ指示信号を発生する部分の構成を概略的に示す図である。この発明の実施の形態１２の変更例５の構成を示す図である。この発明の実施の形態１２の変更例４および５の一般的構成を示す図である。この発明の実施の形態１２の変更例６の構成を示す図である。図７１に示す半導体装置の動作を示す信号波形図である。図７２に示す制御信号を発生する部分の構成を概略的に示す図である。（Ａ）は、この発明の実施の形態１３に従う半導体装置の構成を概略的に示す図であり、（Ｂ）は、図７４（Ａ）に示すリフレッシュアドレスカウンタの構成を示す図である。この発明の実施の形態１３の変更例１の構成を概略的に示す図である。図７５に示す半導体装置の制御の構成を概略的に示す図である。この発明の実施の形態１３の変更例２の構成を概略的に示す図である。図７７に示す装置の動作を示す信号波形図である。図７８に示す信号を発生する部分の構成を概略的に示す図である。この発明の実施の形態１３の変更例３の構成を概略的に示す図である。図８０に示す制御信号発生部の構成を概略的に示す図である。この発明の実施の形態１３の変更例４の構成を概略的に示す図である。この発明の実施の形態１４に従う半導体装置の全体の構成を概略的に示す図である。図８３に示すテスト／電源制御回路の構成を概略的に示す図である。図８３に示すレジスタ回路の構成を概略的に示す図である。図８５に示すレジスタ回路の動作を示す信号波形図である。図８３に示すテスト／電源制御回路のより詳細な構成を示す図である。この発明の実施の形態１４の変更例１の構成を示す図である。この発明の実施の形態１４の変更例２の構成を示す図である。この発明の実施の形態１４の変更例３の構成を示す図である。この発明の実施の形態１４の変更例４の構成を概略的に示す図である。図９１に示すテストコントローラの構成を概略的に示す図である。この発明の実施の形態１５に従う半導体装置の全体の構成を概略的に示す図である。図９３に示す半導体装置の１つのロウブロックに対応する部分の構成を概略的に示す図である。図９４に示すブロックロウデコーダおよびワード線ドライバの構成を概略的に示す図である。図９３に示す半導体装置の１つの列ブロックに対応して設けられる部分の構成を概略的に示す図である。この発明の実施の形態１５の変更例１の構成を概略的に示す図である。この発明の実施の形態１６に従う半導体装置の要部の構成を概略的に示す図である。この発明の実施の形態１６の変更例１の構成を概略的に示す図である。この発明の実施の形態１６の変更例２の構成を概略的に示す図である。（Ａ）はこの発明の実施の形態１６の変更例３の構成を概略的に示し、（Ｂ）は、図１０１（Ａ）に示す回路の動作を示す信号波形図である。この発明の実施の形態１６の変更例４の構成を概略的に示す図である。図１０２に示す回路の動作を示す信号波形図である。従来の半導体装置の構成の一例を示す図である。図８３に示す半導体装置の動作を示す信号波形図である。（Ａ）−（Ｃ）は、ＮチャネルＭＩＳトランジスタの蓄積状態、空乏状態および反転状態のそれぞれのエネルギバンドの構造を概略的に示す図である。従来の半導体装置のゲートトンネル電流経路を示す図である。従来の半導体装置のゲートトンネル電流経路の他の経路を示す図である。

［実施の形態１］
図１（Ａ）は、この発明の実施の形態１に従う半導体装置の構成を概略的に示す図である。図１（Ａ）において、この半導体装置は、縦続接続されるＣＭＯＳインバータ回路ＩＶ０−ＩＶ４を含む。これらのＣＭＯＳインバータ回路ＩＶ０−ＩＶ４は、それぞれＰチャネルＭＩＳトランジスタＰＱと、ＮチャネルＭＩＳトランジスタＮＱを構成要素として含む。ＭＩＳトランジスタＰＱおよびＮＱのゲート絶縁膜の膜厚Ｔｏｘは十分薄くされ、たとえば３ｎｍのシリコン酸化膜が与えるゲートトンネル障壁と同程度以下のゲートトンネル障壁を与えるゲート絶縁膜の膜厚を有する。ここで、「ゲートトンネル障壁」は、先のゲートトンネル電流Ｊの式が、パラメータとして、ゲート絶縁膜膜厚Ｔｏｘとバリアの高さψを含んでおり、このゲート絶縁膜の膜厚Ｔｏｘとバリアの高さψの平方根の積で与えられるものと定義する。バリアの高さψは、いわゆるバンドベンディング時のフェルミ準位と表面ポテンシャルとの差で表わされる。通常、このバリアの高さψは、次式で近似される。

ψ＝ｃ２・φＧ＋ｃ３
φＧは、ゲート電極の仕事関数を示し、ｃ２およびｃ３は、ゲート絶縁膜の誘電率、ゲート絶縁膜膜厚Ｔｏｘ等の関数で表わされる。

ＣＭＯＳインバータ回路ＩＶ０−ＩＶ４は、共通に副電源線３および副接地線４の電圧を両動作電源電圧として受ける。副電源線３は、主電源ノード１にスイッチングトランジスタＳＷ１を介して接続され、副接地線４は、主接地ノード２にスイッチングトランジスタＳＷ２を介して接続される。これらのスイッチングトランジスタＳＷ１およびＳＷ２は、ＭＩＳトランジスタＰＱおよびＮＱのゲート絶縁膜と同程度の膜厚を有し、それらのゲートトンネル障壁は十分大きくされている。また、これらのスイッチングトランジスタＳＷ１およびＳＷ２は、アクティブサイクル時、ＣＭＯＳインバータ回路ＩＶ０−ＩＶ４に対し動作電流を十分に供給するため、その電流駆動能力はＭＩＳトランジスタＰＱおよびＮＱの電流駆動能力より十分大きくされている。すなわち、これらのスイッチングトランジスタＳＷ１およびＳＷ２では、チャネル幅が十分大きくされている。

これらのスイッチングトランジスタＳＷ１およびＳＷ２は、それぞれ、制御クロック信号／φおよびφに応答して選択的にオン／オフ状態となる。この制御クロック信号φおよび／φは、ＣＭＯＳインバータ回路ＩＶ０−ＩＶ４が実際に動作するアクティブサイクル時に、スイッチングトランジスタＳＷ１およびＳＷ２をオン状態とし、一方ＣＭＯＳインバータ回路ＩＶ０−ＩＶ４がスタンバイ状態となるスタンバイサイクル時においては、これらのスイッチングトランジスタＳＷ１およびＳＷ２をオフ状態に設定する。

この図１（Ａ）に示す構成においては、図１（Ｂ）に示す信号波形図のように、アクティブサイクル時においては、制御クロック信号φおよび／φがそれぞれＨレベルおよびＬレベルとなり、スイッチングトランジスタＳＷ１およびＳＷ２がオン状態となり、電源ノード（主電源線）と副電源線３が結合され、また副接地線４が主接地ノードに結合される。スイッチングトランジスタＳＷ１およびＳＷ２は、十分大きな電流供給能力を有している。ＣＭＯＳインバータ回路ＩＶ０−ＩＶ４は、そのゲート絶縁膜が十分薄くされたＭＩＳトランジスタＰＱおよびＮＱを構成要素として含んでおり、これらのＭＩＳトランジスタＰＱおよびＮＱは、動作電源電圧ＶＣＣに従ってスケーリング則により微細化されており、高速動作する。

スタンバイ状態においては、図１（Ｂ）に示すように、制御クロック信号φがＬレベル、制御クロック信号／φがＨレベルとなり、スイッチングトランジスタＳＷ１およびＳＷ２がオフ状態となる。スイッチングトランジスタＳＷ１は、ゲートに電源電圧ＶＣＣレベルの制御クロック信号／φを受け、またスイッチングトランジスタＳＷ２は、ゲートに接地電圧レベルの制御クロック信号φを受ける。したがって、これらのスイッチングトランジスタＳＷ１およびＳＷ２は空乏状態であり、スイッチングトランジスタＳＷ１およびＳＷ２のチャネル領域には、空乏層が広がっており、これらのスイッチングトランジスタＳＷ１およびＳＷ２のゲート容量に印加される電圧が小さくなる。空乏層容量が、ゲート容量と直列に接続され、ゲート電極と基板領域の間の電圧が、これらのゲート容量および空乏層容量により分圧されるためである。

したがって、この基板領域とゲート電極との間のトンネル電流はほとんど生じず、単に、ドレイン領域とゲート電極とのオーバーラップ領域においてゲートトンネル電流が流れるだけである。これは、２桁程度チャネル領域とゲートとの間に流れるゲートトンネル電流に比べて小さく、これらのスイッチングトランジスタＳＷ１およびＳＷ２のゲートトンネル電流はスタンバイサイクル時十分小さくすることができる。

ＣＭＯＳ回路ＩＶ０−ＩＶ４においては、ＭＩＳトランジスタＰＱおよびＮＱが、副電源線３と副接地線４にそれぞれ結合されている。スイッチングトランジスタＳＷ１およびＳＷ２を流れるリーク電流（ゲートトンネル電流およびサブスレッショルド電流）とＣＭＯＳインバータ回路ＩＶ０−ＩＶ４におけるリーク電流が生じるだけである。スイッチングトランジスタＳＷ１およびＳＷ２を流れるリーク電流と、ＣＭＯＳインバータ回路ＩＶ０−ＩＶ４に流れるリーク電流が平衡する電圧レベルで、副電源線３および副接地線４の電圧レベルが平衡状態となる。この場合、たとえばＭＩＳトランジスタＮＱにゲートトンネル電流が流れ、副接地線４にゲートトンネル電流が流れても、スイッチングトランジスタＳＷ２はオフ状態であり、このＭＩＳトランジスタＮＱのゲートトンネル電流は十分に抑制される。同様、ＭＩＳトランジスタＰＱにゲートトンネル電流が流れる場合、副電源線３は、スイッチングトランジスタＳＷ１を介して主電源ノード１に結合されており、このＭＩＳトランジスタＰＱを流れるゲートトンネル電流は、スイッチングトランジスタＳＷ１により十分抑制される。これにより、スイッチングトランジスタＳＷ１およびＳＷ２により、電源ノード１と接地ノード２の間のゲートトンネル電流を効果的に遮断することができ、スタンバイ状態時における消費電流を低減することができる。

すなわち、これらのＣＭＯＳインバータ回路ＩＶ０−ＩＶ４を、電源ノード１および接地ノード２に直接接続する構成に比べて、これらのスタンバイサイクル時オフ状態となるスイッチングトランジスタＳＷ１およびＳＷ２により、十分に、ゲートトンネル電流を抑制することができる。

［変更例］
図２（Ａ）は、この発明の実施の形態１の変更例の構成を示す図である。この図２（Ａ）に示す構成においては、インバータ回路ＩＶ０−ＩＶ４に含まれるＭＩＳトランジスタＰＱおよびＮＱのゲート絶縁膜が、シリコン酸化膜膜厚３ｎｍに相当する膜厚Ｔｏｘ１を有する。一方、電源ノード１と副電源線３の間に接続されるスイッチングトランジスタＳＷ３が、ＭＩＳトランジスタＰＱおよびＮＱのゲート絶縁膜の膜厚Ｔｏｘ１よりも厚いゲート絶縁膜膜厚Ｔｏｘ２を有する。また、副接地線４と接地ノード２の間に接続されるスイッチングトランジスタＳＷ４も、そのゲート絶縁膜の膜厚がＴｏｘ２である。他の構成は、図１（Ａ）に示す構成と同じであり、対応する部分には同一参照番号を付す。

図２（Ｂ）の信号波形図に示すように、制御クロック信号φおよび／φは、インバータ回路ＩＶ０−ＩＶ４のアクティブサイクルおよびスタンバイサイクルに応じて活性状態／非活性状態となる。スイッチングトランジスタＳＷ３およびＳＷ４は、ＭＩＳトランジスタで構成されており、そのゲート絶縁膜の膜厚Ｔｏｘが、膜厚Ｔｏｘ２と厚くなった場合、ゲートトンネル障壁が大きくなり、ゲートトンネル電流が流れにくくなる。また、ゲート絶縁膜の膜厚が厚くなった場合、スイッチングトランジスタＳＷ３およびＳＷ４のしきい値電圧の絶対値も大きくなり、サブスレッショルドリーク電流が抑制される。したがって、インバータ回路ＩＶ０−ＩＶ４のスタンバイ状態時においては、オフリーク電流が抑制され、応じてインバータ回路ＩＶ０−ＩＶ４におけるゲートトンネル電流が抑制される（ゲートトンネル電流がスイッチングトランジスタＳＷ３およびＳＷ４のオフリーク電流により決定されるため）。

なお、図１（Ａ）および図２（Ａ）に示す構成において制御クロック信号φおよび／φを生成する制御回路は、その構成要素のゲート絶縁膜の膜厚を厚くする必要がある。これは、スイッチングトランジスタＳＷ１−ＳＷ４においてゲートトンネル電流が流れ、制御回路のＭＩＳトランジスタを介して電源ノードと接地ノードの間にゲートトンネル電流による貫通電流が流れる経路が生成される可能性がある。このクロック制御回路におけるゲートトンネル電流による貫通電流を防止するため、クロック制御回路においては、ゲート絶縁膜の厚いＭＩＳトランジスタを用いて、ゲートトンネル電流による貫通電流を抑制する。

ただし、スイッチングトランジスタＳＷ３およびＳＷ４を用いた場合、そのゲート絶縁膜が厚くされており、ゲートトンネル電流が十分抑制されるため、制御クロック信号φおよび／φを生成する回路のＭＩＳトランジスタのゲート絶縁膜の膜厚は薄くされてもよい。

以上のように、この発明の実施の形態１に従えば、ゲート絶縁膜の膜厚の薄いＣＭＯＳ回路の電源／接地ノードをスタンバイサイクル時オフ状態となるスイッチングトランジスタを介して電源／接地ノードに結合しており、スタンバイサイクル時、このスイッチングトランジスタのオフリーク電流のみが、ＣＭＯＳ回路のゲートトンネル電流の供給源となり、これらのＣＭＯＳ回路を直接電源／接地ノードに接続する場合に比べて、ゲートトンネル電流を大幅に抑制することができる。

［実施の形態２］
図３（Ａ）は、この発明の実施の形態２に従う半導体装置の構成を概略的に示す図である。この図３においては、４段のＣＭＯＳインバータ回路が縦続接続される。これらのＣＭＯＳインバータ回路は、電源ノード１と接地ノード２に直接結合される。すなわち、ＰチャネルＭＩＳトランジスタＰＱ１−ＰＱ４のそれぞれのソースが電源ノード１に結合され、またＮチャネルＭＩＳトランジスタＮＱ１−ＮＱ４のそれぞれのソースが接地ノード２に結合される。入力信号ＩＮは、図３（Ｂ）に示すように、スタンバイ状態時においてはＬレベルに保持され、アクティブサイクル時においてＨレベルに駆動される。この入力信号ＩＮのスタンバイ状態時における論理レベルに合せて、ＣＭＯＳインバータ回路において、スタンバイ状態時においてオン状態となるＭＩＳトランジスタＰＱ１、ＰＱ３、ＮＱ２およびＮＱ４のゲート絶縁膜の膜厚は厚くＴｏｘ２に設定される。一方、スタンバイ状態時においてオフ状態となるＭＩＳトランジスタＮＱ１、ＰＱ２、ＮＱ３およびＰＱ４のゲート絶縁膜膜厚は、膜厚Ｔｏｘ１に設定される。膜厚Ｔｏｘ１は、シリコン酸化膜の場合、３ｎｍ（ナノメータ）である。

この図３（Ａ）に示す構成においては、スタンバイ状態時においてオン状態となるＭＩＳトランジスタＰＱ１、ＮＱ２、ＰＱ３およびＮＱ４のゲート絶縁膜の膜厚が厚くされており、したがって、ゲートトンネル障壁が大きくなり、スタンバイ期間中のゲートトンネル電流を十分抑制することができる。図３（Ａ）に示す構成の場合、図４に示すように、たとえばＰチャネルＭＩＳトランジスタＰＱ１において、スタンバイ状態時、入力信号ＩＮに応じてオン状態であるものの、ゲート絶縁膜が膜厚Ｔｏｘ２を有しており、そのゲートトンネル電流Ｉｔ１は十分抑制することができる。ＮチャネルＭＩＳトランジスタＮＱ１においては、オフリーク電流Ｉｏｆｆ１が流れる。このＭＩＳトランジスタＮＱ１においてはオフ状態であり、そのゲートトンネル電流は十分小さい。また、ＭＩＳトランジスタＮＱ２が、そのゲートにＨレベルの信号を、スタンバイ状態時、受けてオン状態となるが、そのゲート絶縁膜の膜厚はＴｏｘ２であり十分厚く、そのゲートトンネル電流Ｉｔ２は十分抑制することができる。この場合においても、単にＭＩＳトランジスタＰＱ２にオフリーク電流Ｉｏｆｆ２が流れるだけである。

したがって、このスタンバイ状態時においてオン状態となるＭＩＳトランジスタのゲート絶縁膜の膜厚を厚くすることにより、スタンバイ状態時におけるゲートトンネル電流を十分抑制することができる。オフリーク電流について適当な措置を施すことにより、スタンバイ状態時における消費電流を十分抑制することができる。

また、アクティブサイクル移行時においては、ゲート絶縁膜の膜厚が薄いＭＩＳトランジスタＮＱ１、ＰＱ２、ＮＱ３およびＰＱ４がオフ状態からオン状態へ移行するだけであり、そのゲート絶縁膜膜厚が膜厚Ｔｏｘ１と薄く、しきい値電圧の絶対値も小さく高速でオフ状態からオン状態へ移行するため、この入力信号ＩＮの変化に応じて、その出力信号の状態を高速で確定状態へ駆動することができ、アクセスタイムの増大などの問題が生じない。スタンバイ状態時において各ＣＭＯＳインバータ回路の出力信号が確定状態にあり、各ＣＭＯＳ回路の電源／接地ノードがフローティング状態となってその出力信号のレベルが不確定となり、アクティブサイクル移行時出力信号の論理状態が不確定状態となるのを防止することができる。

［実施の形態３］
図５は、この発明の実施の形態３に従う半導体装置の構成を示す図である。この図５においても、４段のＣＭＯＳインバータ回路を示す。これらのＣＭＯＳインバータ回路のＰチャネルＭＩＳトランジスタＰＱ１−ＰＱ４のバックゲートがＮウェル５に共通に接続され、またそれぞれのソースが電源ノード１に接続される。ＮチャネルＭＩＳトランジスタＮＱ１−ＮＱ４は、それぞれのソースが、接地ノード２に接続され、またそれぞれのバックゲートがＰウェル６に共通に結合される。これらのＮウェル５上のウェル電圧ＶＷＮおよびＰウェル６上のウェル電圧ＶＷＰを動作サイクルに応じて変更する。

図６は、この図５に示す半導体装置の動作を示す信号波形図である。図６に示すように、スタンバイ状態時においては、Ｎウェル５に与えられる電圧ＶＷＮを、高電圧Ｖｐｐレベルに設定し、またＰウェル６に与えられる電圧を負電圧ＶＢＢレベルに設定する。アクティブサイクル時においては、Ｎウェル５に与えられる電圧ＶＷＮは、電源電圧ＶＣＣレベルであり、またＰウェル６へ与えられる電圧ＶＷＰは、接地電圧ＧＮＤレベルである。

一般に、ＭＩＳトランジスタにおいて、バックゲートバイアスが深くなった場合、この基板領域における空乏層が広がり、しきい値電圧の絶対値が大きくなる。空乏層が広がった場合、ゲート絶縁膜に印加される電界が低くなり（等価的にゲート絶縁膜のキャパシタ値が大きくなるため）、応じてゲート絶縁膜の印加電界が小さくなりゲートトンネル電流を抑制することができる。また、スタンバイ状態時においてＮウェル５およびＰウェル６へ与えられるバイアス電圧の絶対値を大きくしており、ＭＩＳトランジスタＰＱ１−ＰＱ４およびＮＱ１−ＮＱ４のしきい値電圧の絶対値が大きくなっており、これらのサブスレッショルドリーク電流（オフリーク電流）も抑制することができる。したがって、ゲートトンネル電流の抑制およびオフリーク電流の抑制両者を実現でき、スタンバイ状態時における消費電流を大幅に低減することができる。

また、この図５に示す構成においては、ＣＭＯＳインバータ回路は、電源ノード１と接地ノード２に直接結合されており、それらの出力信号の論理レベルは確定状態にあり、アクティブサイクル移行時高速で出力信号ＯＵＴを入力信号ＩＮの電圧レベルに応じて変化させることができる。また、スタンバイ期間中ＭＩＳトランジスタＰＱ１−ＰＱ４およびＮＱ１−ＮＱ４共通にバックゲートバイアス（基板バイアス）を深くしており、入力信号ＩＮのスタンバイ状態時の論理レベルにかかわらず、ゲートトンネル電流およびオフリーク電流を同時に低減することができる。

図７は、この図５に示すＣＭＯＳインバータ回路の構造を概略的に示す図である。図７において、ＣＭＯＳインバータ回路のＭＩＳトランジスタＰＱおよびＮＱは、Ｐ型半導体基板１０表面に間をおいて形成されるＮウェル１１および１２内にそれぞれ形成される。Ｎウェル１２は、Ｎ型不純物領域１２ａを介して電源電圧Ｖｃｃを受ける。このＮウェル１２表面に、Ｐウェル１３が形成され、このＰウェル１３が、ＮチャネルＭＩＳトランジスタＮＱの基板領域として利用される。

Ｎウェル１１表面に間をおいてＰ型不純物領域１１ａおよび１１ｂが形成され、これらの不純物領域１１ａおよび１１ｂの間に、図示しないゲート絶縁膜を介してゲート電極１１ｃが形成される。ゲート電極１１ｃ下のゲート絶縁膜は、膜厚３ｎｍのシリコン酸化膜が与えるゲートトンネル障壁と同程度またはそれ以下のトンネル障壁を与える膜厚を有する。以下の説明において、特に断らない限り、ＭＩＳトランジスタの薄いゲート絶縁膜は、３ｎｍの膜厚のシリコン酸化膜が与えるゲートトンネル障壁と同程度またはそれ以下のゲートトンネル障壁を与える膜厚Ｔｏｘ１を有する。

このＮウェル１１に形成される不純物領域１１ａおよび１１ｂと、ゲート電極１１ｃにより、ＰチャネルＭＩＳトランジスタＰＱが形成される。

Ｎウェル１１表面には、またＮ型不純物領域１１ｄが形成される。このＮ型不純物領域１１ｄを介して、Ｎウェルバイアス回路１５からのウェルバイアス電圧ＶＷＮがＮウェル１１に与えられる。

Ｐウェル１３表面には、間をおいてＮ型不純物領域１３ａおよび１３ｂが形成される。これらのＮ型不純物領域１３ａおよび１３ｂの間のチャネル領域上に薄いゲート絶縁膜を介してゲート電極１３ｃが形成される。これらのＰウェル１３と、Ｎ型不純物領域１３ａおよび１３ｂと、ゲート電極１３ｃにより、ＮチャネルＭＩＳトランジスタＮＱが形成される。このＰウェル１３表面には、また、Ｐ型不純物領域１３ｄが形成される。このＰ型不純物領域１３ｄは、Ｐウェルバイアス回路２０からのウェルバイアス電圧ＶＷＰを受け、Ｐウェル１３へ、ウェルバイアス電圧ＶＷＰを与える。

不純物領域１１ｂおよび１３ｂは、出力信号ＯＵＴａを生成する出力ノードに結合され、不純物領域１１ａおよび１３ａには、それぞれ電源電圧Ｖｃｃおよび接地電圧Ｖｓｓ（＝ＧＮＤ）が与えられる。ゲート電極１１ｃおよび１３ｃへは、入力信号ＩＮａが共通に与えられる。

Ｎウェル１１およびＰウェル１３のバイアス電圧をスタンバイサイクルおよびアクティブサイクルに応じて切換える。スタンバイサイクル時において、Ｎウェル１１を高電圧Ｖｐｐレベルに設定した場合、不純物領域１１ａおよび１１ｂとＮウェル１１の間のＰＮ接合が深い逆バイアス状態となり、空乏層が広がる。同様、Ｐウェル１３においてもスタンバイ状態時負電圧ＶＢＢを印加することにより、Ｐウェル１３とＮ型不純物領域１３ａおよび１３ｂの間のＰＮ接合の逆バイアス状態が深くなり、空乏層が広がる。

図８（Ａ）は、ＭＩＳトランジスタの、空乏層ＤＰの分布を概略的に示す図である。この図８（Ａ）において、基板領域（ウェル）ＳＵＢの表面のチャネル領域に反転層が形成されている場合においても、そのソース領域ＳＲおよびドレイン領域ＤＲ周辺には、空乏層ＤＰが形成される。この空乏層は、キャリアの存在しない領域であり、絶縁層と同様に作用し、空乏層容量Ｃｄが基板領域ＳＵＢ表面に形成される。したがって、ゲート電極ＧＴと基板領域ＳＵＢの間のゲート絶縁膜によるゲート絶縁膜容量Ｃｇと直列に、空乏層容量Ｃｄが接続される。したがって、図８（Ｂ）に示すように、これらのゲート絶縁膜容量Ｃｇと空乏層容量Ｃｄが直列に接続される場合、ゲート電圧Ｖｇと基板電圧Ｖｓｕｂがこれらの容量ＣｇおよびＣｄにより分圧され、ゲート絶縁膜に印加される電界が緩和され、ゲートトンネル障壁が等価的に高くなる。したがって、スタンバイ状態時において、このウェルバイアスを深くすることにより、等価的にゲート絶縁膜膜厚を厚くしゲートトンネル障壁を高くする。

ゲート電極ＧＴとドレイン領域ＤＲの間でゲートトンネル電流が流れるが、この対向面積は十分小さく、チャネル領域からのゲートトンネル電流に比べて十分小さい。これにより、ゲートトンネル電流を確実に抑制することができる。

図９は、図７に示すＮウェルバイアス回路１５の構成を概略的に示す図である。図９において、Ｎウェルバイアス回路１５は、高電圧Ｖｐｐを発生するＶｐｐ発生回路１５ａと、内部の動作サイクルを示す内部動作指示信号φＡＣＴのレベル変換を行なうレベルシフタ１５ｂと、レベルシフタ１５ｂからの切換制御信号φＭＸＮに従ってＶＰＰ発生回路１５ａからの高電圧Ｖｐｐと電源電圧Ｖｃｃの一方を選択してＮウェルバイアス電圧ＶＷＮを生成するマルチプレクサ（ＭＵＸ）１５ｃを含む。内部動作指示信号φＡＣＴは、電源電圧Ｖｃｃと接地電圧ＧＮＤ（＝Ｖｓｓ）の間で変化する。レベルシフタ１５ｂは、振幅電源電圧Ｖｃｃの内部動作指示信号φＡＣＴを、振幅高電圧Ｖｐｐの切換制御信号φＭＸＮに変換する。これにより、マルチプレクサ１５ｃにおいて、確実に、電源電圧Ｖｃｃおよび高電圧Ｖｐｐの一方を選択して、Ｎウェルバイアス電圧ＶＷＮを生成することができる。

なお、高電圧Ｖｐｐを発生するＶｐｐ発生回路１５ａは、通常の、キャパシタのチャージポンプ動作を利用する回路で構成される。また、レベルシフタ１５ｂも、たとえば、通常のラッチ型のレベル変換回路を使用して構成される。マルチプレクサ１５ｃには、たとえば、通常のトランスミッションゲートが用いられる。

また、内部動作指示信号φＡＣＴと切換制御信号φＭＸＮの論理レベルの対応関係は、内部動作指示信号φＡＣＴが、スタンバイ状態およびアクティブ状態を示すときの論理レベルに応じて適当に定められる。

図１０は、図７に示すＰウェルバイアス回路２０の構成を概略的に示す図である。図１０において、Ｐウェルバイアス回路２０は、負電圧ＶＢＢを発生するＶＢＢ発生回路２０ａと、内部動作指示信号φＡＣＴのレベル変換を行なうレベルシフタ２０ｂと、レベルシフタ２０ｂからの切換制御信号φＭＸＰに従って、接地電圧ＧＮＤおよび負電圧ＶＢＢの一方を選択してＰウェルバイアス電圧ＶＷＰを生成するマルチプレクサ（ＭＵＸ）２０ｃを含む。

レベルシフタ２０ｂは、電源電圧Ｖｃｃと接地電圧ＧＮＤの間で変化する内部動作指示信号φＡＣＴを、電源電圧Ｖｃｃと負電圧ＶＢＢの間で変化する切換制御信号φＭＸＰに変換する。この内部動作指示信号φＡＣＴと切換制御信号φＭＸＰの論理レベルの対応関係は、内部動作指示信号φＡＣＴがスタンバイ状態にあるときの論理レベルおよびマルチプレクサ２０ｃの構成に応じて適当に定められる。スタンバイ状態時においては、切換制御信号φＭＸＰに従って、マルチプレクサ２０ｃが、ＶＢＢ発生回路２０ａからの負電圧ＶＢＢを選択し、アクティブサイクル時においては、マルチプレクサ２０ｃが、切換制御信号φＭＸＰに従って接地電圧ＧＮＤを選択する。

ＶＢＢ発生回路２０ａは、キャパシタのチャージポンプ動作を利用するチャージポンプ回路で構成され、またレベルシフタ２０ｂは、たとえば、ラッチ型のレベル変換回路で構成される。

なお、図５に示す構成においては、Ｐウェル６およびＮウェル５の電圧をともに動作サイクルに応じて変更している。しかしながら、このＰウェルおよびＮウェルの一方のみ、そのバイアス電圧が動作サイクルに応じて切換えられてもよい。

また、スタンバイ状態時においてオン状態となるＭＩＳトランジスタの基板バイアスのみを深くするように構成されてもよい。

［変更例１］
図１１は、この発明の実施の形態３の変更例１の構成を概略的に示す図である。図１１において、４段のＣＭＯＳインバータ回路が示される。これらのＣＭＯＳインバータ回路は、ＰチャネルＭＩＳトランジスタＰＱ１−ＰＱ４と、ＮチャネルＭＩＳトランジスタＮＱ１−ＮＱ４を含む。ＭＩＳトランジスタＰＱ１−ＰＱ４は、電源線２１にソースが接続され、またＭＩＳトランジスタＮＱ１−ＮＱ４は、ソースが接地線２３に接続される。これらの電源線２１および２３は、それぞれ、電源切換回路２２および２４に結合される。これらの電源切換回路２２および２４は、内部動作指示信号φＡＣＴに従って、これらの電源線２１および接地線２３上の電圧ＰＶおよびＮＶの電圧レベルを変更する。

図１２は、この図１１に示す半導体装置の動作を示す信号波形図である。以下、図１２を参照して図１１に示す半導体装置の動作について説明する。

スタンバイ状態時においては、電源切換回路２２は、電源線２１上の電圧ＰＶとして接地電圧ＧＮＤを伝達し、また電源切換回路２４は、接地線２３に電圧ＮＶとして電源電圧Ｖｃｃを伝達する。ＭＩＳトランジスタＰＱ１−ＰＱ４は、そのソースが、接地電圧ＧＮＤを受け、それぞれのゲート電圧にかかわらず、オフ状態となる。また、ＭＩＳトランジスタＮＱ１−ＮＱ４もそれぞれソースに、電源電圧Ｖｃｃを受け、それぞれのゲートの電圧レベルにかかわらず、オフ状態となる。したがって、これらのＭＩＳトランジスタＰＱ１−ＰＱ４およびＮＱ１−ＮＱ４においては、入力信号ＩＮの論理レベルにかかわらずゲートトンネル電流はほとんど生じない。

アクティブサイクルが始まると、電源切換回路２２は、電源線２１上の電圧ＰＶとして電源電圧Ｖｃｃを伝達し、また電源切換回路２４は、接地電圧ＧＮＤを接地線２３上に電圧ＮＶとして伝達する。したがって、この状態においては、ＭＩＳトランジスタＰＱ１−ＰＱ４およびＮＱ１−ＮＱ４は、それぞれ電源電圧Ｖｃｃおよび接地電圧ＧＮＤを両動作電源電圧とするＣＭＯＳインバータ回路として動作し、入力信号ＩＮに従って出力信号ＯＵＴを生成する。このとき、ＭＩＳトランジスタＰＱ１−ＰＱ４およびＮＱ１−ＮＱ４はすべてゲート絶縁膜が薄い膜厚Ｔｏｘ１であり、高速動作を行なうことができる。

この図１１に示す構成においてスタンバイ状態時においてＭＯＳトランジスタＰＱ１−ＰＱ４のソース電圧を接地電圧レベルとすることにより、これらのＭＩＳトランジスタＰＱ１−ＰＱ４の基板領域の空乏層が広がり、ゲート絶縁膜に印加される電界が緩和され、ゲートトンネル電流を抑制することができる。したがって、これらのＭＩＳトランジスタＰＱ１−ＰＱ４はいずれも、入力信号ＩＮのスタンバイ状態時の論理レベルにかかわらず、確実に、そのゲートトンネル電流が抑制される。またＭＩＳトランジスタＮＱ１−ＮＱ４においても、ソースが電源電圧Ｖｃｃレベルのときには、ソース／基板が深い逆バイアスとされ、空乏層が広がり、応じてこれらのＭＩＳトランジスタＮＱ１−ＮＱ４のゲート絶縁膜に印加される電界を緩和することができ、ゲートトンネル電流を抑制することができる。ＭＩＳトランジスタＮＱ１−ＮＱ４およびＰＱ１−ＰＱ４においてゲート−ドレイン間にトンネル電流が流れる可能性があるが、このゲート−ドレイン間のトンネル電流は、また、これらの電源線２１および接地線２３の電圧ＰＶおよびＮＶをそれぞれスタンバイサイクル時接地電圧ＧＮＤおよび電源電圧Ｖｃｃに設定することにより抑制できる。また、ＭＩＳトランジスタＰＱ１−ＰＱ４およびＮＱ１−ＮＱ４はそのしきい値電圧の絶対値が増加しており、オフリーク電流も低減され、スタンバイ状態時における消費電流を低減することができる。

一般に、ゲート−ソース間のバイアス状態を通常動作時のバイアス状態よりも深い逆バイアス状態に設定することにより、通常動作時において基板バイアスを深くした状態と等価な状態が実現され、応じて、空乏層を広くし、またしきい値電圧の絶対値を大きくし、ゲートトンネル電流およびオフリーク電流を低減することができる。

なお、電源切換回路２２および２４は、単に内部動作指示信号φＡＣＴに従って、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの一方をそれぞれ電源線２１および接地線２３へ伝達する構成を有していればよい。

［変更例２］
図１３は、この発明の実施の形態３の変更例２の構成を概略的に示す図である。この図１３に示す構成においては、電源線２１に対して、内部動作指示信号φＡＣＴに応答して電源線２１の電圧を切換える電源切換回路２６が設けられ、また接地線２３に対しても、同様、内部動作指示信号φＡＣＴに従って接地線２３の電圧レベルを切換える電源切換回路２８が設けられる。電源切換回路２６は、スタンバイサイクル時においては、電源電圧Ｖｃｃよりも低い電圧Ｖ１を電源線２１に伝達し、アクティブサイクル時（アクティブ状態時）においては、電源線２１に、電源電圧Ｖｃｃを伝達する。電源切換回路２８は、スタンバイサイクル時（スタンバイ状態時）においては、電圧Ｖ２を接地線２３に伝達し、アクティブサイクル時においては、接地電圧ＧＮＤを、接地線２３に伝達する。他の構成は、図１１に示す構成と同じであり、対応する部分には同一参照番号を付す。

この図１３に示す構成においては、電圧Ｖ１は電源電圧Ｖｃｃよりも低く、また電圧Ｖ２は接地電圧ＧＮＤよりも高い電圧レベルである。これらの電圧Ｖ１およびＶ２は互いに等しい電圧レベルであってもよい。

この図１３に示す半導体装置の構成においては、図１４の信号波形図に示すように、スタンバイ状態時においては、電源線２１の電圧ＰＶは、電源電圧Ｖｃｃよりも低くなり、また接地線２３の電圧ＮＶも、接地電圧ＧＮＤよりも高い電圧Ｖ２に設定される。ＭＩＳトランジスタは、ソース電圧が変化した場合、そのゲート−ソース間電圧が低くされているため、「基板効果」と同様の効果が現われ、図１５に示すように基板領域（ウェル領域）に、空乏層が広がり、先のウェル電位を変更するのと同様の効果を得ることができる。

したがって、特に、電圧Ｖ１およびＶ２が、接地電圧ＧＮＤおよび電源電圧Ｖｃｃと異なる電圧レベルであっても、電圧Ｖ１およびＶ２が、スタンバイサイクル時、ＭＩＳトランジスタＰＱ１−ＰＱ４およびＮＱ１−ＮＱ４の、ゲート−ソース間電圧を、アクティブサイクル時に実現されるバイアス状態よりも深い逆バイアス状態に設定する電圧であれば同様、ゲートトンネル電流は抑制することができる。

したがって、たとえば、電圧Ｖ１が負電圧ＶＢＢであり、電圧Ｖ２が、高電圧ＶＰＰであっても、同様の効果を得ることができる。電源切換回路２６および２８の構成は、先の図９および図１０に示す構成と同様の構成を利用することができ、電圧Ｖ１およびＶ２の極性／電圧レベルに応じて適当なレベルシフタが必要に応じて用いられればよい。

以上のように、この発明の実施の形態３に従えば、スタンバイ状態時において、基板ＰＮ接合を、アクティブサイクル時よりも深い逆バイアス状態に設定しており、空乏層をウェル領域（基板領域）に広げることができ、応じてゲート絶縁膜の印加電界を緩和でき、トンネル電流を抑制することができる。また、この空乏層容量により、ドレイン近傍に発生する電界が緩和され、応じてゲート−ドレイン間電界も緩和され、ゲート−ドレイン間のトンネル電流も抑制することができる。

さらに、ＭＩＳトランジスタのスタンバイ状態時に空乏層を広くし、等価的にしきい値電圧の絶対値を高くしており、オフリーク電流をも低減することができる。

いわゆるＬＤＤ（ライトリ・ドープトドレイン）構造を利用することにより、ドレイン電界を緩和でき、応じてゲート−ドレイン間のトンネル電流をも抑制することができる。

なお、図１５においては、電圧Ｖ１／Ｖ２と電圧Ｖｃｃ／ＧＮＤの間でソース電圧を切換えている。電圧Ｖ１／Ｖ２印加時においては、基板領域ＳＵＢにおいて空乏層ＤＰが広くなる。いずれの場合においても、ソース領域ＳＲと基板領域ＳＵＢの間のＰＮ接合の逆バイアスが深くなり、空乏層ＤＰが広がるためである。

［実施の形態４］
図１６は、この発明の実施の形態４に従う半導体装置の構成を概略的に示す図である。この図１６に示す構成においては、入力信号ＩＮのスタンバイサイクル時における論理レベルはＬレベルであり、予め定められている。この図１６においては、先の実施の形態３と同様、４段のＣＭＯＳインバータ回路を示す。スタンバイサイクル時において、オン状態となるＰチャネルＭＩＳトランジスタＰＱ１およびＰＱ３は、そのバックゲート（基板領域）がＮウェルバイアス回路１５からのバイアス電圧ＶＷＮを受けるＮウェル５に形成される。また、スタンバイサイクル時にオン状態となるＮチャネルＭＩＳトランジスタＮＱ２およびＮＱ４も、Ｐウェルバイアス回路２０からのウェルバイアス電圧ＶＷＰを受けるＰウェル６にバックゲートが形成される。

一方、スタンバイサイクル時においてオフ状態となるＭＩＳトランジスタＰＱ２、ＰＱ４、ＮＱ１およびＮＱ３は、それぞれのバックゲートがそれぞれのソースに接続される。すなわち、ＭＩＳトランジスタＰＱ２およびＰＱ４のバックゲートが電源ノードに接続され、ＭＩＳトランジスタＮＱ１およびＮＱ３のソースは接地ノード２に接続される。Ｎウェルバイアス回路１５およびＰウェルバイアス回路２０は、先の図９および図１０に示す構成と同様の構成を有する。また、これらのＭＩＳトランジスタＰＱ１−ＰＱ４およびＮＱ１−ＮＱ４は、そのゲート絶縁膜は十分薄くされている（膜厚Ｔｏｘ１）。

次に、この図１６に示す半導体装置の動作を図１７に示す信号波形図を参照して説明する。

スタンバイサイクル時またはスタンバイ状態時においては、入力信号ＩＮは接地電圧レベルのＬレベルであり、またＮウェル５のウェルバイアス電圧ＶＷＮが、高電圧Ｖｐｐレベルに設定される。Ｐウェル６のウェルバイアス電圧ＶＷＰは、負電圧ＶＢＢに設定される。ＰチャネルＭＩＳトランジスタＰＱ１およびＰＱ３はそれぞれのゲートに、Ｌレベルの信号を受けていても、ウェルバイアス電圧ＶＷＮは高電圧Ｖｐｐレベルであり、ＭＩＳトランジスタＰＱ１およびＰＱ３のチャネル領域においては空乏層が基板領域（Ｎウェル領域）に広がっており、ゲートトンネル電流は十分に抑制される。また、ＮチャネルＭＩＳトランジスタＮＱ２およびＮＱ４も、Ｐウェル６のウェルバイアス電圧ＶＷＰが負電圧ＶＢＢレベルであり、これらのＭＩＳトランジスタＰＱ２およびＮＱ４も、チャネル領域において空乏層が広がっており、ゲートトンネル電流は生じない。

アクティブ状態時においては、Ｎウェル５のウェルバイアス電圧ＶＷＮが電源電圧Ｖｃｃレベルに設定され、またＰウェル６のウェルバイアス電圧ＶＷＰが、接地電圧ＧＮＤレベルに設定される。したがって、ＭＩＳトランジスタＰＱ１−ＰＱ４は、同じバックゲートバイアスを受けて同一動作条件で動作し、またＭＩＳトランジスタＮＱ１−ＮＱ４も、バックゲートバイアスが同じでありアクティブ期間の動作時、同一動作条件で高速で動作する。したがって、アクティブ状態時においては、入力信号ＩＮに従って高速で出力信号ＯＵＴを生成することができる。

この図１６に示す構成において、Ｎウェルバイアス回路１５およびＰウェルバイアス回路２０は、図５の構成と比べて半数のＭＩＳトランジスタのウェル領域を駆動する。したがって、駆動すべきウェル領域の面積が半減され、これらのＮウェルバイアス回路１５およびＰウェルバイアス回路２０が駆動する負荷が軽減され、応じて消費電流が低減される。

［変更例１］
図１８は、この発明の実施の形態４の変更例１の構成を概略的に示す図である。図１８においては、入力信号ＩＮはスタンバイ時Ｌレベルである。このスタンバイサイクル時オン状態となるＭＩＳトランジスタＰＱ１およびＰＱ３のソースが電源線２１に結合され、またスタンバイサイクル時オフ状態となるＭＯＳトランジスタＰＱ２およびＰＱ４のソースが、電源ノード１に結合される。

同様、スタンバイサイクル時オン状態となるＭＩＳトランジスタＮＱ２およびＮＱ４のソースが、接地線２３に接続され、スタンバイサイクル時オフ状態となるＭＩＳトランジスタＮＱ１およびＮＱ３のソースが接地ノード２に接続される。電源線２１へは、電源切換回路２６（または２２）からの電圧ＰＶが与えられ、また接地線２３へは、電源切換回路２８（または２４）からの電圧ＮＶが与えられる。電源切換回路２６は、スタンバイサイクル時には、電源線２１に電圧Ｖ１（または接地電圧ＧＮＤ）を電圧ＰＶとして与え、また電源切換回路２８は、接地線２３にスタンバイサイクル時、電圧Ｖ２（または電源電圧Ｖｃｃ）を与える。アクティブサイクル時において、電源切換回路２６（または２２）は、電圧ＰＶとして電源電圧Ｖｃｃを与え、また電源切換回路２８（または２４）は、アクティブサイクル時、接地線２３に電圧ＮＶとして接地電圧ＧＮＤを与える。これらの電源切換回路２６（または２２）および２８（または２４）の構成は、図１３および図１１に示す構成と同じである。このＭＩＳトランジスタＰＱ１−ＰＱ４およびＮＱ１−ＮＱ４は、ゲート絶縁膜の膜厚Ｔｏｘ１を有する。

この図１８に示す構成においてスタンバイサイクル時においては、オン状態となるＭＩＳトランジスタＰＱ１およびＰＱ３のソースへ、アクティブサイクル時の電源電圧Ｖｃｃよりも低い電圧（接地電圧または電圧Ｖ１）が与えられる。したがって、これらのＭＩＳトランジスタＰＱ１およびＰＱ３が、オフ状態となり（空乏層が広がり）、ゲートトンネル電流が抑制される。同様、ＭＩＳトランジスタＮＱ２およびＮＱ４も、スタンバイサイクル時においては、それぞれのソースに、電源電圧または電圧Ｖ２が与えられ、オフ状態となる（空乏層が広がる）。したがって、これらのＭＩＳトランジスタＮＱ２およびＮＱ４においても、ゲートトンネル電流を十分抑制することができる。

アクティブサイクル時においては、電源切換回路２６（または２２）は、電圧ＰＶとして電源電圧Ｖｃｃを電源線２１に供給し、また電源切換回路２８（または２４）は、電圧ＮＶとして接地電圧ＧＮＤを接地線２３へ伝達する。したがって、この状態においては、ＭＩＳトランジスタＰＱ１−ＰＱ４およびＮＱ１−ＮＱ４が同一動作条件で動作し、高速で入力信号ＩＮに従って出力信号ＯＵＴを変化させる。

この図１８に示すように、スタンバイサイクル時の入力信号ＩＮの論理レベルが予め定められている場合には、オン状態となるべきＭＩＳトランジスタを、そのソースバイアスを深くして、オフ状態に設定することにより、スタンバイ状態時におけるゲートトンネル電流を十分に抑制することができる。

［実施の形態５］
図１９は、この発明の実施の形態５に従う半導体装置の構成を概略的に示す図である。この図１９においては、電源電圧Ｖｃｃを受ける主電源線３０にスイッチングトランジスタＳＷａを介して副電源線３２が接続される。スイッチングトランジスタＳＷａは、制御クロック信号φに応答してスタンバイサイクル時オフ状態となり、アクティブサイクル時にオン状態となる。また、接地電圧ＧＮＤ（Ｖｓｓ）を受ける主接地線３４が設けられ、この主接地線３４は、副接地線３６にスイッチングトランジスタＳＷｂを介して接続される。スイッチングトランジスタＳＷｂは制御クロック信号／φに応答して、スイッチングトランジスタＳＷａと同様、スタンバイ状態時にオフ状態、アクティブ状態時にオン状態となる。

この主／副電源線および主／副接地線の階層電源構成に対し、論理回路を構成するＣＭＯＳインバータ回路が配置される。入力信号ＩＮは、スタンバイ状態時においては、論理Ｌレベルに固定される。入力信号ＩＮをたとえば４段のＣＭＯＳインバータ回路で受ける。これらのＣＭＯＳインバータ回路は、ＰチャネルＭＩＳトランジスタＰＱａ−ＰＱｄと、ＮチャネルＭＩＳトランジスタＮＱａ−ＮＱｄを含む。スタンバイ状態時においてオン状態となるＭＩＳトランジスタＰＱａおよびＰＱｃは、そのゲート絶縁膜の膜厚を厚く（膜厚Ｔｏｘ２）設定しかつソースを主電源線３０に接続する。一方、スタンバイ状態時においてオフ状態となるＭＩＳトランジスタＰＱｂおよびＰＱｄは、そのゲート絶縁膜の膜厚をＴｏｘ１と薄くし、かつソースを副電源線３２に接続する。

ＮチャネルＭＩＳトランジスタについても、スタンバイ状態時オン状態となるＭＩＳトランジスタＮＱｂおよびＮＱｄは、そのゲート絶縁膜の膜厚をＴｏｘ２に設定しかつそれぞれのソースを主接地線３４に接続する。スタンバイ状態時においてオフ状態となるＭＩＳトランジスタＮＱａおよびＮＱｃは、ゲート絶縁膜膜厚がＴｏｘ１に設定されかつソースが副接地線３６に接続される。

膜厚Ｔｏｘ２は膜厚Ｔｏｘ１よりも大きく、したがって、ＭＩＳトランジスタＰＱａおよびＰＱｃは、ＭＩＳトランジスタＰＱｂおよびＰＱｄよりも、ゲートトンネル障壁が大きく、またＭＩＳトランジスタＮＱｂおよびＮＱｄは、ＭＩＳトランジスタＮＱａおよびＮＱｃよりもゲートトンネル障壁が大きい。次に、図１９に示す半導体装置の動作を図２０に示す信号波形図を参照して説明する。

スタンバイ状態時においては、入力信号ＩＮはＬレベルに設定され、また制御クロック信号φがＨレベル（電源電圧Ｖｃｃレベル）であり、また制御クロック信号／φが接地電圧ＧＮＤレベルのＬレベルである。したがってスイッチングトランジスタＳＷａおよびＳＷｂがオフ状態となり、主電源線３０は副電源線３２と切り離され、また副接地線３６が主接地線３４と切り離される。この状態においては、主電源線３０から副電源線３２へスイッチングトランジスタＳＷａを介してオフリーク電流Ｉｏｆｆが流れ、また副接地線３６から主接地線３４へ、スイッチングトランジスタＳＷｂを介してオフリーク電流Ｉｏｆｆが流れる。ＣＭＯＳインバータ回路においては、ＭＩＳトランジスタＰＱａ、ＰＱｃ、ＮＱｂおよびＮＱｄがオン状態である。しかしながら、これらのオン状態のＭＩＳトランジスタＰＱａ，ＰＱｃ，ＮＱｂ，ＮＱｄは、ゲート絶縁膜膜厚がＴｏｘ２でありゲートトンネル電流は十分に抑制される。一方、オフ状態のＭＩＳトランジスタＰＱｂ、ＰＱｄ、ＮＱａおよびＮＱｃにおいては、ゲート絶縁膜膜厚がＴｏｘ１であるものの、それぞれオフ状態（蓄積状態）であり、ゲートトンネル電流はほとんど生じない。これらのＭＩＳトランジスタＰＱｂ，ＰＱｄ，ＮＱａおよびＮＱｃにおいては、オフリーク電流がドレイン−ソース間を流れる。

しかしながら、これらのオフリーク電流は、スイッチングトランジスタＳＷａおよびＳＷｂにより抑制され、副電源線３２上の電源電圧Ｖｃｃｓは、このオフリーク電流および僅かなゲートトンネル電流により、電源電圧Ｖｃｃよりも低い電圧レベルとなる。一方、副接地線３６上の電圧Ｖｓｓｓは、オフリーク電流／ゲートトンネル電流により、ＧＮＤよりも高い電圧レベルとなる。これらの電圧ＶｃｃｓおよびＶｓｓｓは、スイッチングトランジスタＳＷａおよびＳＷｂと、ＭＩＳトランジスタＰＱａ−ＰＱｄおよびＮＱａ−ＮＱｄを介して流れるオフリーク電流／ゲートトンネル電流が平衡した電圧レベルで安定化する。

したがって、この副電源線３２上の電圧Ｖｃｃｓが電源電圧Ｖｃｃよりも低く、また副接地線３６上の電圧Ｖｓｓｓも接地電圧ＧＮＤよりも高い電圧レベルであり、スタンバイ状態時においてオフ状態となるＭＩＳトランジスタＰＱｂ，ＰＱｄ，ＮＱａおよびＮＱｃのゲート−ソース間電圧は、逆バイアス状態となり、十分に、ソース−ドレイン間のオフリーク電流が抑制される。したがって、ゲートトンネル電流の抑制およびソース−ドレイン間のオフリーク電流両者を確実に抑制して、スタンバイ状態時における消費電流を十分に低減することができる。

また、この図１９に示す半導体装置の構成においては、オン状態となるゲート絶縁膜膜厚の厚いＭＩＳトランジスタＰＱａ，ＰＱｃ，ＮＱｂおよびＮＱｄは、ソースが主電源線３０および主接地線３４にそれぞれ接続されており、各ＣＭＯＳインバータ回路の出力電圧レベルは電源電圧Ｖｃｃおよび接地電圧ＧＮＤレベルに確定されており、不定状態は生じない。したがってスタンバイ状態からアクティブ状態への移行時、高速で、ゲート絶縁膜の膜厚の薄いＭＩＳトランジスタにより、入力信号ＩＮの変化に従って出力信号ＯＵＴを、論理不定状態を生じさせることなく、確実に確定状態へ駆動することができる。

このアクティブサイクル移行時においては、スイッチングトランジスタＳＷａおよびＳＷｂがオン状態となっており、その大きな電流駆動力により、主電源線３０から副電源線３２へ電流を供給し、電圧Ｖｃｃｓを高速で電源電圧Ｖｃｃレベルに復帰させ、また主接地線３４と副接地線３６とを接続して、電圧Ｖｓｓｓを、接地電圧ＧＮＤレベルに高速で復帰させることができ、高速で、アクティブサイクル時動作して入力信号ＩＮの変化に従って出力信号ＯＵＴを確定状態へ駆動することができる。

スイッチングトランジスタＳＷａおよびＳＷｂは、オフ状態時におけるオフリーク電流およびゲートトンネル電流をできるだけ小さくするために、そのしきい値電圧の絶対値が大きくされまたゲートトンネル障壁が高くされる。ただし、オン状態時における電流駆動力は、このＣＭＯＳインバータ回路を高速で駆動するため十分大きくされる。

図２１（Ａ）−（Ｃ）は、スイッチングトランジスタＳＷａおよびＳＷｂの構成の一例を示す図である。図２１（Ａ）においては、ソース領域Ｓとドレイン領域Ｄの間のチャネル領域の不純物濃度を高くするため、チャネル不純物ドープを高濃度に設定し、しきい値電圧の絶対値Ｖｔｈを高くする。

図２１（Ｂ）の構成においては、スイッチングトランジスタＳＷ（ＳＷａ，ＳＷｂ）において、ゲートＧ下の絶縁膜の膜厚を膜厚Ｔｏｘ３と厚く設定する。このゲート絶縁膜膜厚Ｔｏｘ３は、膜厚Ｔｏｘ２以上の膜厚である。これにより、スイッチングトランジスタＳＷａ，ＳＷｂのしきい値電圧の絶対値を大きくし、また、ゲートトンネル障壁を高くする。

また、図２１（Ｃ）に示すように、基板領域（ウェル領域）へ印加されるバイアス電圧Ｖｂｉａｓを、他のＭＩＳトランジスタよりも深くし、しきい値電圧の絶対値を大きくし、またゲートトンネル障壁を高くする。これらの図２１（Ａ）−（Ｃ）のいずれの構成が用いられてもよく、スイッチングトランジスタＳＷａおよびＳＷｂのしきい値電圧の絶対値Ｖｔｈが高くされ、オフリーク電流／ゲートトンネル電流が十分に抑制されればよい。

スタンバイサイクルからアクティブサイクルへの移行時においては、ゲート絶縁膜膜厚の薄いＭＩＳトランジスタがオフ状態からオン状態へ高速で移行し、各ＣＭＯＳインバータ回路の出力信号を変化させるため、たとえば、ダイナミック型半導体記憶装置（ＤＲＡＭ等）におけるアクセス時間の増大などの問題は生じない。

以上のように、この発明の実施の形態５に従えば、階層電源構成を利用し、かつスタンバイ状態時にオン状態となるＭＩＳトランジスタはゲート絶縁膜膜厚を厚くしかつそのソースを主電源線／主接地線に接続するとともに、スタンバイ状態時（スタンバイサイクル時）オフ状態となるＭＩＳトランジスタのゲート絶縁膜を薄くしかつそのソースを副電源線／副接地線に接続しており、スタンバイ状態時のオフリーク電流／ゲートトンネル電流を十分に抑制することができスタンバイ時の消費電流を低減できる。またアクセスサイクル移行時においては、ゲート絶縁膜膜厚の薄いＭＩＳトランジスタがオフ状態からオン状態へ移行し、またスタンバイ状態時において各回路の出力信号電圧レベルは確定状態にあり、出力信号が不確定状態を経ることなく高速で確定状態へ駆動され、高速で出力信号を入力信号に応じて変化させることができ、アクティブサイクル時の高速動作性は十分に保証される。

［実施の形態６］
図２２は、この発明の実施の形態６に従う半導体装置の構成を概略的に示す図である。この図２２に示す半導体装置においても、階層電源構成が用いられ、主電源線３０、副電源線３２、副接地線３６および主接地線３４が配置される。これらの階層電源上の電圧を動作電源電圧として論理回路４０が、入力信号ＩＮに所定の処理を施して出力信号ＯＵＴを生成する。入力信号ＩＮは、スタンバイ状態時においては、Ｌレベルである。したがって論理回路４０においては、先の図１９に示す構成と同様、スタンバイ状態時においてオン状態となるＭＩＳトランジスタＰＱａおよびＰＱｃは、そのゲート絶縁膜膜厚が厚く（膜厚Ｔｏｘ２）され、また主電源線３０にそれぞれのソースが接続され、またＭＩＳトランジスタＮＱｂおよびＮＱｄにおいて、そのゲート絶縁膜が厚くされ、主接地線３４にそれぞれのソースが接続される。スタンバイ状態時においてオフ状態となりオフリーク電流を生じさせる可能性のあるＭＩＳトランジスタＰＱｂおよびＰＱｄならびにＮＱａおよびＮＱｃについては、それぞれのゲート絶縁膜はシリコン酸化膜の膜厚３ｎｍに相当する膜厚Ｔｏｘ１と薄くされ、高速動作性を保証する。これらのＭＩＳトランジスタＰＱｂおよびＰＱｄは、それぞれのソースが副電源線３２に接続され、またＭＩＳトランジスタＮＱａおよびＮＱｃは、それぞれのソースが、副接地線３６に接続される。

副電源線３２はスイッチングトランジスタＳＷａを介して主電源線３０に接続され、また副接地線３６はスイッチングトランジスタＳＷｂを介して主接地線３４に接続される。これらの構成は、図１９に示す構成と同じである。この図２２に示す実施の形態６に従う半導体装置は、さらに、この論理回路４０およびスイッチングトランジスタＳＷａおよびＳＷｂのレプリカ回路を含み、スタンバイ状態時、制御クロック信号φおよび／φに従って副電源線３２および副接地線３６の電圧レベルを所定電圧レベルに駆動する電圧調節回路４２が設けられる。

この電圧調節回路４２は、その構成は後に詳細に説明するが、スタンバイ状態時において副電源線３２および副接地線３６の平衡状態の電圧を生成し、スタンバイ状態移行時に、高速で、副電源線３２および副接地線３６の電圧レベルを安定状態へ駆動する。したがって、アクティブサイクル移行時において、副電源線３２および副接地線３６の電圧レベルが、スタンバイサイクル時間が不十分で不安定な状態となるのを防止でき、応じて、アクティブサイクル開始後高速で内部動作を開始させることができる。

図２３に示すように、アクティブサイクル時においては、スイッチングトランジスタＳＷａおよびＳＷｂはともにオン状態であり、副電源線３２上の電圧Ｖｃｃｓは電源電圧Ｖｃｃレベルにあり、また副接地線３６上の電圧Ｖｓｓｓが、接地電圧Ｖｓｓのレベルにある。

図２３において、時刻ｔ０においてスタンバイサイクルに入ると、スイッチングトランジスタＳＷａおよびＳＷｂはともにオフ状態となる。スイッチングトランジスタＳＷａおよびＳＷｂには、オフリーク電流が流れる。一方、論理回路４０においては、ＭＩＳトランジスタＰＱｂおよびＰＱｄのオフリーク電流（およびトンネルリーク電流）により、副電源線３２の電流を消費する。したがって、この副電源線３２上の電圧Ｖｃｃｓは、スイッチングトランジスタＳＷａが供給するリーク電流（オフリーク電流およびゲートトンネル電流）と、これらのＭＩＳトランジスタＰＱｂおよびＰＱｄを流れるリーク電流が平衡した状態の電圧レベルへ緩やかに変化する。同様、副接地線３６においても、電圧Ｖｓｓｓは、ＭＩＳトランジスタＮＱａおよびＮＱｃを流れるリーク電流と、スイッチングトランジスタＳＷｂを流れるリーク電流が釣り合った状態の電圧レベルへ移行する。この電圧ＶｃｃｓおよびＶｓｓｓの平衡電圧ＶｃｅおよびＶｓｅへの移行には、リーク電流のため長時間を要し、時刻ｔ１において、これらの電圧ＶｃｃｓおよびＶｓｓｓが平衡電圧ＶｃｅおよびＶｓｅにそれぞれ到達する。

スタンバイサイクルからアクティブサイクル移行時において、比較的大きな電流駆動能力を有するスイッチングトランジスタＳＷａおよびＳＷｂにより、副電源線３２および副接地線３６の電圧は、それぞれ電源電圧Ｖｃｃおよび接地電圧Ｖｓｓに復帰する。しかしながら、スタンバイサイクルに入り、時刻ｔ１の前に、再びアクティブサイクルが始まったとき、このアクティブサイクル移行時の副電源線３２および副接地線３６の電圧ＶｃｃｓおよびＶｓｓｓの電圧レベルが過渡状態時の電圧レベルであり、アクティブサイクル移行時の出発電圧レベルが異なり、したがって、副電源線および副接地線の電圧レベルの回復に要する時間が、電圧ＶｃｃｓおよびＶｓｓｓの電圧レベルに応じて異なる。したがって、アクティブサイクル移行後、副電源線３２上の電圧Ｖｃｃｓおよび副接地線３６上の電圧Ｖｓｓｓが、確定状態となる時間がばらつき、トランジスタの動作速度が異なり、内部の動作タイミングのずれにより、誤動作が生じる可能性がある。

そこで、図２２に示すように電圧調節回路４２により、常時、平衡電圧ＶｃｅおよびＶｓｅを生成し、強制的に、これらの副電源線３２および副接地線３６の電圧をスタンバイサイクル移行後短時間で平衡電圧ＶｃｅおよびＶｓｅに駆動する。これにより、スタンバイサイクル移行後、電圧ＶｃｃｓおよびＶｓｓｓが、平衡状態に到達する時間Ｔｔが等価的に短縮され、アクティブサイクル移行時の電圧ＶｃｃｓおよびＶｓｓｓの出発電圧レベルを同一とすることができ、アクティブサイクル移行時の電源電圧の回復時間のばらつきをなくし、正確かつ安定な内部回路動作を保証する。

図２４は、図２２に示す電圧調節回路４２の構成を示す図である。図２４において、電圧調節回路４２は、平衡電圧ＶｃｅおよびＶｓｅを生成するレプリカ回路４２ａと、レプリカ回路４２ａからの平衡電圧Ｖｃｅに対応する基準電圧Ｖｒｅｆ１とノード４２ｈの電圧を差動増幅する差動増幅器４２ｂと、レプリカ回路４２ａからの平衡電圧Ｖｓｅに相当する基準電圧Ｖｒｅｆ２とノード４２ｉの電圧とを差動増幅する差動増幅器４２ｃと、制御クロック信号φおよび／φに応答してスタンバイサイクル時オン状態となり、ノード４２ｈ上の電圧を副電源線３２上に伝達するトランスミッションゲート４２ｄと、制御クロック信号φおよび／φに応答してトランスミッションゲート４２ｄと同相で導通し、ノード４２ｉ上の電圧を副接地線３６上に伝達するトランスミッションゲート４２ｅを含む。

差動増幅器４２ｂは、レプリカ回路４２ａの出力ノード４２ｆ上の基準電圧Ｖｒｅｆ１と、ノード４２ｈ上の電圧とを差動増幅し、その差動増幅結果をノード４２ｈに伝達している。したがって、ノード４２ｈには、基準電圧Ｖｒｅｆ１と同じ電圧レベルの平衡電圧Ｖｃｅが生成される。

差動増幅器４２ｃも同様、レプリカ回路４２ａの出力ノード４２ｇ上の基準電圧Ｖｒｅｆ２とノード４２ｉの電圧とを差動増幅して、ノード４２ｉへ差動増幅結果を伝達している。したがって、このノード４２ｉ上の電圧も、基準電圧Ｖｒｅｆ２と同じ電圧レベルとなり、ノード４２ｉに、平衡電圧Ｖｓｅが生成される。

レプリカ回路４２ａは、電源ノード１とノード４２ｆの間に接続されかつそのゲートが電源ノード１に接続されるＰチャネルＭＩＳトランジスタＳＷ１ｒと、ノード４２ｇと接地ノード２の間に接続されかつそのゲートが接地ノード２に接続されるＮチャネルＭＩＳトランジスタＳＷ２ｒと、電源ノード１とノード４２ｇの間に接続されかつそれぞれのゲートが接地ノード２に接続されるＰチャネルＭＩＳトランジスタＲＰ１およびＮチャネルＭＩＳトランジスタＲＮ１と、ノード４２ｆと接地ノード２の間に接続されかつそれぞれのゲートがＭＩＳトランジスタＲＰ１およびＲＮ１のドレインに接続されるＰチャネルＭＩＳトランジスタＲＰ２およびＮチャネルＭＩＳトランジスタＲＮ２を含む。ＭＩＳトランジスタＲＰ１およびＲＮ２のゲート絶縁膜膜厚は厚く、膜厚Ｔｏｘ２に設定され、またＭＩＳトランジスタＲＮ１およびＲＰ２のゲート絶縁膜膜厚は、Ｔｏｘ１である。

このレプリカ回路４２ａは、図２２に示す論理回路４０およびスイッチングトランジスタＳＷａおよびＳＷｂの模擬回路である。すなわち、ＭＩＳトランジスタＲＰ１は、図２２に示すＭＩＳトランジスタＰＱａおよびＰＱｃを代表し、ＭＩＳトランジスタＲＰ２は、その図２２に示す副電源線３２に接続されるＭＩＳトランジスタＰＱｂおよびＰＱｄを代表する。またＭＩＳトランジスタＲＮ１は、図２２に示すＭＩＳトランジスタＮＱａおよびＮＱｃを代表し、ＭＩＳトランジスタＲＮ２は、図２２に示すＭＩＳトランジスタＮＱｂおよびＮＱｄを代表する。またＭＩＳトランジスタＳＷ１ｒおよびＳＷ２ｒは、図２２に示すスイッチングトランジスタＳＷａおよびＳＷｂを代表する。

このレプリカ回路４２ａと図２２に示す論理回路４０において、ＭＩＳトランジスタＳＷ１ｒとＭＩＳトランジスタＲＰ２のサイズ（ゲート幅／ゲート長の比）は、スイッチングトランジスタＳＷａとＭＩＳトランジスタＰＱｂおよびＰＱｄの合計サイズの比に等しくなるように設定される。ここで、ＭＩＳトランジスタＰＱｂおよびＰＱｄの合計サイズは、その電流駆動能力の合計値であり、チャネル幅とチャネル長の比の合計を示す。同様、ＭＩＳトランジスタＳＷ２ｒとＭＩＳトランジスタＲＮ１のサイズ比（チャネル幅とチャネル長の比）が、図２２に示すスイッチングトランジスタＳＷｂとＭＩＳトランジスタＮＱａおよびＮＱｃの合計サイズ（合計電流駆動力であり、チャネル幅とチャネル長の比の合計）の比に等しくなるように設定される。ＭＩＳトランジスタＲＰ１およびＲＮ２は、このレプリカ回路４２ａの比で、ＭＩＳトランジスタＰＱａおよびＰＱｃの合計サイズを縮小したものに対応し、またＭＩＳトランジスタＲＮ２は、図２２に示すＭＩＳトランジスタＮＱｂおよびＮＱｄの合計サイズを比例縮小したものに対応する。

このレプリカ回路４２ａにおいては、副電源線３２および副接地線３６にスタンバイ状態時に流れる電流を模擬するように各構成要素のサイズが定められ、この定められたサイズに応じて、ある比例縮小比に従って構成要素が縮小される。スタンバイサイクル時において入力信号ＩＮ（図２２参照）はＬレベルであり、したがって、図２４のレプリカ回路４２ａは、このスタンバイサイクル時における論理回路４０を流れるスタンバイ電流および副電源線３２および副接地線３６の電圧をシミュレートしている。

レプリカ回路４２ａにおいて、ノード４２ｆの電圧Ｖｒｅｆ１は、ＭＩＳトランジスタＳＷ１ｒから供給されるオフリーク電流ＩｏｆｆｃとこのＭＩＳトランジスタＳＷ１ｒのゲート−ドレイン間のゲートトンネル電流の和と、ＭＩＳトランジスタＲＰ２を流れるオフリーク電流Ｉｏｆｆ１およびゲートトンネル電流とにより決定される。ＭＩＳトランジスタＳＷ１ｒのゲート−ドレイン間のゲートトンネル電流は、このＭＩＳトランジスタＳＷ１ｒがオフ状態であり、オフリーク電流Ｉｏｆｆｃに比べて十分小さい。したがって、このノード４２ｆの電圧Ｖｒｅｆ１は、近似的に、ＭＩＳトランジスタＳＷ１ｒのオフリーク電流ＩｏｆｆｃとＭＩＳトランジスタＲＰ２のオフリーク電流Ｉｏｆｆ１が平衡する電圧レベルである。すなわち、基準電圧Ｖｒｅｆ１は、図２２の論理回路４０のＭＩＳトランジスタＰＱｂおよびＰＱｄを流れるオフリーク電流の和とスイッチングトランジスタＳＷａを流れるオフリーク電流が平衡した電圧Ｖｃｃｓの電圧レベルと等しい。

また、基準電圧Ｖｒｅｆ２についても、ＭＩＳトランジスタＳＷ２ｒのゲートトンネル電流は無視すると、ＭＩＳトランジスタＲＮ１およびＳＷ２ｒのオフリーク電流Ｉｏｆｆ２およびＩｏｆｆｓが平衡する電圧レベルに維持される。オフリーク電流Ｉｏｆｆ２およびＩｏｆｆｓは、図２２のＭＩＳトランジスタＮＱａおよびＮＱｃを流れるオフリーク電流とスイッチングトランジスタＳＷｂを流れるオフリーク電流とそれぞれ等価である。したがって、この基準電圧Ｖｒｅｆ２は、スタンバイサイクル時において、副接地線３６上の電圧Ｖｓｓｓが平衡する電圧レベルに等しい。

基準電圧Ｖｒｅｆ１およびＶｒｅｆ２を、差動増幅器４２ｂおよび４２ｃで受けて、この基準電圧Ｖｒｅｆ１およびＶｒｅｆ２に等しい平衡電圧ＶｃｅおよびＶｓｅを内部ノード４２ｈおよび４２ｉに生成する。スタンバイサイクル時においては、トランスミッションゲート４２ｄおよび４２ｅがオン状態となり、したがって副電源線３２および副接地線３６がそれぞれ、差動増幅器４２ｂおよび４２ｃにより駆動され、これらの副電源線３２および副接地線３６の電圧が、高速で平衡電圧ＶｃｅおよびＶｓｅの電圧レベルに駆動される。

したがって、図２３に示すように、アクティブサイクルからスタンバイサイクル移行時において、この電圧調節回路４２により、高速で副電源線３２および副接地線３６を平衡電圧ＶｃｅおよびＶｓｅの電圧レベルに駆動することができる。したがって、スタンバイサイクルからアクティブサイクルへの移行時において、これらの副電源線３２および副接地線３６の電圧レベルが過渡状態から変化するのを防止でき、アクティブサイクル移行時、正確に早いタイミングで内部回路を動作させることができる。

電圧調節回路４２は、スイッチングトランジスタＳＷａおよびＳＷｂならびに論理回路４０と同一製造プロセスで形成されている。したがって、この電圧調節回路４２は、この実回路に対する電源電圧Ｖｃｃの変動および温度の変化をもモニタすることができ、これらの電源電圧および動作温度の変化に適応した平衡電圧ＶｃｅおよびＶｓｅを生成することができ、動作環境の変動に関わらず、安定かつ正確に平衡電圧ＶｃｅおよびＶｓｅを生成して、副電源線３２および副接地線３６上に伝達することができる。

また、レプリカ回路４２ａを利用することにより、オフ状態のＭＩＳトランジスタを流れるゲートトンネル電流（ゲート−ドレイン間電流）およびオン状態のＭＩＳトランジスタを介して流れるゲートトンネル電流の影響をも確実に再現することができ、これらのゲートトンネル電流とオフリーク電流に起因するリーク電流の影響を正確にモニタして、基準電圧Ｖｒｅｆ１およびＶｒｅｆ２を生成することができる。

［変更例１］
図２５（Ａ）は、この発明の実施の形態６の変更例１の構成を概略的に示す図である。図２５（Ａ）において、主電源線３０に対し、複数の副電源線３２−１〜３２−ｎが設けられる。これらの副電源線３２−１〜３２−ｎは、それぞれＰチャネルＭＩＳトランジスタで構成されるスイッチングトランジスタＳＷＣ−１〜ＳＷＣ−ｎを介して主電源線３０へ結合される。

また主接地線３４に対し副接地線３６−１〜３６−ｎが設けられる。これらの副接地線３６−１〜３６−ｎは、それぞれＮチャネルＭＩＳトランジスタで構成されるスイッチングトランジスタＳＷＳ−１〜ＳＷＳ−ｎを介して主接地線３４に結合される。副電源線３２−ｉと副接地線３６−ｉに対し、ＣＭＯＳ論理回路４０−ｉが設けられる（ｉ＝１−ｎのいずれか）。

スイッチングトランジスタＳＷＣ−１〜ＳＷＣ−ｎおよびＳＷＳ−１〜ＳＷＳ−ｎは、それぞれ対応のＣＭＯＳ論理回路４０−１〜４０−ｎの副電源線３２−１〜３２−ｎに接続されるＭＩＳトランジスタおよび副接地線３６−１〜３６−ｎに接続されるＭＩＳトランジスタのサイズに応じてそのサイズ（チャネル幅とチャネル長の比）が設定される。ＣＭＯＳ論理回路４０−１〜４０−ｎの各々は、それぞれ入力信号ＩＮ１−ＩＮｎのスタンバイサイクル時における論理レベルに応じてこの副電源線、主電源線、副接地線および主接地線に対するＭＩＳトランジスタの接続が決定される。

スイッチングトランジスタＳＷＣ−１〜ＳＷＣ−ｎおよびＳＷＳ−１〜ＳＷＳ−ｎのサイズを個々に対応のＣＭＯＳ論理回路４０−１〜４０−ｎの構成に応じて調節することにより、スタンバイサイクル時における副電源線３２−１〜３２−ｎの電圧Ｖｃｃｓ１−Ｖｃｃｓｎを平衡電圧Ｖｃｅに一致させ、また副接地線３６−１〜３６−ｎの電圧Ｖｓｓ１−Ｖｓｓｎを、スタンバイサイクル時、同一の電圧Ｖｓｅの電圧レベルに一致させる。

したがって、図２５（Ｂ）に示すように、アクティブサイクル時において、これらの副電源線３２−１〜３２−ｎの電圧が電圧Ｖｃｃレベルであり、また副接地線３６−１〜３６−ｎの電圧Ｖｓｓ１−Ｖｓｓｎがアクティブサイクル時接地電圧Ｖｓｓであったとき、スタンバイサイクルに入り、制御クロック信号φがＨレベル、補の制御クロック信号／φがＬレベルとなり、スイッチングトランジスタＳＷＣ−１〜ＳＷＣ−ｎおよびＳＷＳ−１〜ＳＷＳ−ｎがオフ状態となったとき、ゲートトンネル電流およびオフリーク電流により、これらの副電源線３２−１〜３２−ｎおよび副接地線３６−１〜３６−ｎの電圧がすべて同じ平衡電圧ＶｃｅおよびＶｓｅに到達する。

スタンバイサイクルからアクティブサイクル移行時、副電源線３２−１〜３２−ｎおよび副接地線３６−１〜３６−ｎの電圧レベルがすべて同じであり、これらのＣＭＯＳ論理回路４０−１〜４０−ｎをアクティブサイクル時同一タイミングで動作させても、電源電圧および接地電圧の回復時間はこれらのＣＭＯＳ論理回路４０−１〜４０−ｎにおいて同じであり、不安定な信号によるタイミングミスマッチによる誤動作が発生するのを防止することができる。

図２６は、図２５（Ａ）に示すＣＭＯＳ論理回路４０−ｉ（ｉ＝１−ｎ）の構成の一例を示す図である。図２６において、このＣＭＯＳ論理回路４０−ｉは、ＰチャネルＭＩＳトランジスタＰＱ１−ＰＱ４と、これらのＭＩＳトランジスタＰＱ１−ＰＱ４と直列に接続されるＮチャネルＭＩＳトランジスタＮＱ１−ＮＱ４を含む。

スタンバイサイクル時において入力信号ＩＮがＬレベルであり、ＭＩＳトランジスタＰＱ１およびＰＱ３は、ソースが主電源線３０に接続され、ＭＩＳトランジスタＰＱ２およびＰＱ４は、ソースが副電源線３２−ｉに接続される。同様、ＭＩＳトランジスタＮＱ１およびＮＱ３は、ソースが副接地線３６−ｉに接続され、ＭＩＳトランジスタＮＱ２およびＮＱ４は、それぞれのソースが主接地線３４に接続される。ＭＩＳトランジスタＮＱ１、ＮＱ３およびＰＱ２およびＰＱ４は、スタンバイサイクル時オフ状態となるため、そのゲート絶縁膜は薄くされ（膜厚Ｔｏｘ１）、一方、スタンバイサイクル時にオン状態となるＭＩＳトランジスタＰＱ１、ＰＱ３、ＮＱ２およびＮＱ４のゲート絶縁膜の膜厚が膜厚Ｔｏｘ２と厚くされる。

副電源線３２−ｉと主電源線３０の間のスイッチングトランジスタＳＷＣ−ｉは、オフリーク電流／ゲートトンネル電流が、スタンバイサイクル時、ＭＩＳトランジスタＰＱ２およびＰＱ４を介して流れるリーク電流（オフリーク電流とゲートトンネル電流の和）と平衡するようにそのサイズ（チャネル幅とチャネル長の比）が設定される。またスイッチングトランジスタＳＷＳ−ｉが、スタンバイサイクル時、ＭＩＳトランジスタＮＱ１およびＮＱ３を介して流れるリーク電流とそのオフリーク電流およびゲートトンネル電流が平衡するようにサイズ（チャネル幅とチャネル長の比：Ｗ／Ｌ）が設定される。

スタンバイサイクル時においては、ＭＩＳトランジスタＰＱ１およびＰＱ３はオン状態である。しかしながら、ゲート絶縁膜膜厚がＴｏｘ２であり、ゲートトンネル電流はほぼ抑制される。ゲート絶縁膜の薄いＭＩＳトランジスタＰＱ２およびＰＱ４においては、スタンバイサイクル時オフ状態であり、オフリーク電流が図２６の矢印で示すようにドレイン−ソース間に流れる。このときまた、ゲートトンネル電流がゲート−ドレイン間に流れる。しかしながら、ＭＩＳトランジスタＰＱ２およびＰＱ４はスタンバイサイクル時オフ状態であり、このゲートトンネル電流は極めて小さい。ＭＩＳトランジスタＮＱ１およびＮＱ３においては、ゲートトンネル電流がドレインからゲートへ流れ、かつドレイン−ソース間にオフリーク電流が流れる。これらのＭＩＳトランジスタＮＱ１およびＮＱ３のゲートトンネル電流は十分小さな値である。またこのゲートトンネル電流は、副接地線３６−ｉの電流にはほとんど影響を及ぼさない。したがって、ほぼ、オフリーク電流のファクタのみを考慮して、スイッチングトランジスタＳＷＣ−ｉおよびＳＷＳ−ｉのサイズを調節することにより、副電源線３２−ｉおよび副接地線３６−ｉのスタンバイサイクル時の電圧を所定の電圧レベルに設定することができる。このサイズ調節時には、サブスレッショルド電流を求める式を用いて、ＭＩＳトランジスタＰＱ２およびＰＱ４のオフリーク電流の和が、スイッチングトランジスタＳＷＣ−ｉを介して流れるオフリーク電流とが等しくなるように、スイッチングトランジスタＳＷＣ−ｉのサイズが求められる（スタンバイサイクル時の電圧Ｖｃｃｓの電圧レベルが所定の平衡値に到達する）。スイッチングトランジスタＳＷＳ−ｉについても同様である。

［変更例２］
図２７は、この発明の実施の形態６の変更例２の構成を概略的に示す図である。図２７においては、ＣＭＯＳ論理回路４０−１〜４０−ｎの電源系統（副電源線および副接地線）に対し共通に電圧調節回路５２が設けられる。ＣＭＯＳ論理回路４０−１〜４０−ｎおよびスイッチングトランジスタＳＷＣ−１〜ＳＷＣ−ｎおよびＳＷＳ−１〜ＳＷＳ−ｎは、図２５（Ａ）に示す構成と同じである。したがって、スタンバイサイクル時においては、これらの副電源線３２−１〜３２−ｎの電圧が平衡電圧Ｖｃｅに等しくなるようにスイッチングトランジスタＳＷＣ−１〜ＳＷＣ−ｎのサイズ（チャネル幅とチャネル長の比）が調節され、また副接地線３６−１〜３６−ｎの電圧が平衡電圧Ｖｓｅになるように、これらのスイッチングトランジスタＳＷＳ−１〜ＳＷＳ−ｎのサイズが調節される。これらの構成は、図２５（Ａ）に示す構成と同じである。

副電源線３２−１〜３２−ｎおよび副接地線３６−１〜３６−ｎに共通に電圧調節回路５２が設けられる。この電圧調節回路５２は、１つのＣＭＯＳ論理回路および対応のスイッチングトランジスタＳＷＣおよびＳＷＳに対するレプリカ回路を含み、スタンバイサイクル時の平衡電圧ＶｃｅおよびＶｓｅを生成する。この電圧調節回路５２の構成は、先の図２４に示す構成と同じであり、平衡電圧ＶｃｅおよびＶｓｅをレプリカ回路のリーク電流に基づいて生成する。

制御クロック信号／φに応答してスタンバイサイクル時導通するトランスファゲート（またはトランスミッションゲート）ＰＸ１−ＰＸｎを介して電圧調節回路５２の出力電圧Ｖｃｅが副電源線３２−１〜３２−ｎに伝達される。また、この電圧調節回路５２からの平衡電圧Ｖｓｅは、制御クロック信号φに応答してスタンバイサイクル時導通するトランスファゲート（またはトランスミッションゲート）ＮＸ１−ＮＸｎを介して副接地線３６−１〜３６−ｎに伝達される。図２７においては、トランスファゲートＰＸ１−ＰＸｎを、ＰチャネルＭＩＳトランジスタで示し、トランスファゲートＮＸ１−ＮＸｎをＮチャネルＭＩＳトランジスタで示す。これらのトランスファゲートＰＸ１−ＰＸｎおよびＮＸ１−ＮＸｎは、ＣＭＯＳトランスミッションゲートで構成されてもよい。

副電源線３２−１〜３２−ｎのスタンバイサイクル時の平衡電圧は同じとなるようにスイッチングトランジスタＳＷＣ−１〜ＳＷＣ−ｎのサイズが調節されており、また副接地線３６−１〜３６−ｎのスタンバイサイクル時の平衡電圧が同じとなるように、スイッチングトランジスタＳＷＳ−１〜ＳＷＳ−ｎのサイズが調節されている。したがって、スタンバイサイクル時に最終的に到達する副電源線３２−１〜３２−ｎの電圧および副接地線３６−１〜３６−ｎの電圧はすべて同じである。したがって、スタンバイサイクル時１つの電圧調節回路５２からの平衡電圧ＶｃｅをトランスファゲートＰＸ１−ＰＸｎを介して、副電源線３２−１〜３２−ｎへ伝達し、またトランスファゲートＮＸ１〜ＮＸｎを介して副接地線３６−１〜３６−ｎへ伝達することにより、これらの副電源線３２−１〜３２−ｎの電圧を高速で平衡電圧Ｖｃｅレベルに駆動でき、また、副接地線３６−１〜３６−ｎの電圧も、スタンバイサイクル時、高速で平衡電圧Ｖｓｅへ駆動することができる。したがって、スタンバイサイクルからアクティブサイクル移行時、これらの副電源線３２−１〜３２−ｎの電圧レベルがすべて同一であり、また副接地線３６−１〜３６−ｎのスタンバイサイクルからアクティブサイクル移行時の電圧レベルをすべて同一とすることができ、スタンバイサイクルの時間長さに起因する、これらの副電源線３２−１〜３２−ｎの電圧レベルのばらつきおよび副接地線３６−１〜３６−ｎの電圧レベルのばらつきを防止でき、アクティブサイクル移行後早いタイミングで、これらのＣＭＯＳ論理回路４０−１〜４０−ｎの動作電源電圧を安定化させることができ、内部回路の動作の安定性を保証することができる。

［変更例３］
図２８は、この発明の実施の形態６の変更例３の構成を概略的に示す図である。この図２８に示す構成は、図２５（Ａ）に示す構成と以下の点において異なっている。すなわち副電源線３２−１〜３２−ｎの間に、制御クロック信号発生回路５４からの制御クロック信号φおよび／φに応答してスタンバイサイクル時導通するトランスミッションゲートＣＴＭ１、ＣＴＭ２、…、ＣＴＭｎ−１が設けられる。また、副接地線３６−１〜３６−ｎに対しても、制御クロック信号発生回路５４からの制御クロック信号φおよび／φに応答してスタンバイサイクル時導通するトランスミッションゲートＳＴＭ１、ＳＴＭ２、…、ＳＴＭｎ−１が設けられる。したがって、スタンバイサイクル時においては、これらのトランスミッションゲートＣＴＭ１〜ＣＴＭｎ−１により、副電源線３２−１〜３２−ｎが相互接続され、またトランスミッションゲートＳＴＭ１〜ＳＴＭｎ−１により、副接地線３６−１〜３６−ｎが相互接続される。他の構成は、図２５（Ａ）に示す構成と同じであり、対応する部分には同一参照番号を付し、詳細説明は省略する。

制御クロック信号発生回路５４は、内部動作指示信号φＡＣＴに従って、制御クロック信号φおよび／φを生成する。スタンバイサイクル時においては、副電源線３２−１〜３２−ｎの平衡電圧の電圧レベルは同じとなるようにスイッチングトランジスタＳＷＣ−１〜ＳＷＣ−ｎのサイズが調節されており、また副接地線３６−１〜３６−ｎの平衡電圧も、スタンバイサイクル時同じとなるように、スイッチングトランジスタＳＷＳ−１〜ＳＷＳ−ｎがサイズが調節されている。したがって、スタンバイサイクル時、トランスミッションゲートＣＴＭ１−ＣＴＭｎ−１により、副電源線３２−１〜３２−ｎを相互接続し、またトランスミッションゲートＳＴＭ１−ＳＴＭｎ−１により、副接地線３６−１〜３６−ｎを相互接続することにより、これらの副電源線３２−１〜３２−ｎのスタンバイサイクル時の電圧を、同一の平衡電圧レベルに安定化させることができ、また副接地線３６−１〜３６−ｎについても、同様、平衡電圧Ｖｓｅに安定化させることができる。

したがって、スタンバイサイクル時において、副電源線３２−１〜３２−ｎの電圧レベルが確実に同一レベルに設定され、また副接地線３６−１〜３６−ｎの電圧レベルも、確実にスタンバイサイクル時同一電圧レベルに設定されており、スタンバイサイクルからアクティブサイクル移行時において、各副電源線３２−１〜３２−ｎおよび副接地線３６−１〜３６−ｎの電圧回復時間を同じとすることができ、アクティブサイクルにおけるＣＭＯＳ論理回路４０−１〜４０−ｎ各々の動作開始タイミングを揃えることができ、安定なかつ正確な内部動作を保証することができる。

また、高速で、これらの副電源線３２−１〜３２−ｎおよび副接地線３６−１〜３６−ｎの電圧を、平衡電圧レベルに安定化させることができ、この平衡電圧時においては、ＣＭＯＳ論路回路４０−１〜４０−ｎのスタンバイ電流（オフリーク電流およびゲートトンネル電流）が最小化されており、スタンバイサイクル時における消費電流を最小に設定することができる。

［変更例４］
図２９は、この発明の実施の形態６の変更例４の構成を概略的に示す図である。この図２９に示す構成は図２８に示す構成と以下の点において異なっている。すなわち、電圧調節回路５２からの平衡電圧ＶｓｅおよびＶｃｅがスタンバイサイクル時それぞれ副接地線３６−ｎおよび副電源線３２−ｎに伝達される。これらの副接地線３６−１〜３６−ｎはトランスミッションゲートＳＴＭ１−ＳＴＭｎ−１によりスタンバイサイクル時相互接続されており、また副電源線３２−１〜３２−ｎも、スタンバイサイクル時トランスミッションゲートＣＴＭ１−ＣＴＭｎ−１により相互接続される。したがって、スタンバイサイクル時、この電圧調節回路５２からの平衡電圧ＶｓｅおよびＶｃｅをそれぞれ副接地線および副電源線に伝達することにより、高速で副電源線３２−１〜３２−ｎの電圧を平衡電圧Ｖｃｅに到達させることができ、また副接地線３６−１〜３６−ｎも、スタンバイサイクル時高速で、平衡電圧Ｖｓｅに駆動することができる。ここで、電圧調節回路は、レプリカ回路を含むモニタ回路５２ａと、制御クロック信号φおよび／φに応答して平衡電圧ＶｓｅおよびＶｃｅをそれぞれ副接地線３６−ｎおよび副電源線３２−ｎに伝達するトランスミッションゲート５２ｂおよび５２ｃを含む。モニタ回路５２ａは、ＣＭＯＳ論理回路４０−１〜４０−ｎに対するレプリカ回路を含み、その構成は、図２４に示す構成と同様であり、レプリカ回路と差動増幅器両者を含む。

したがって、この図２９に示す構成を利用することにより、スタンバイ期間の長さが短く、副電源線３２−１〜３２−ｎおよび副接地線３６−１〜３６−ｎの電圧レベルが異なる状態を防止することができ、アクティブサイクル移行時、早いタイミングで内部回路動作を安定に動作させることができる。

また、高速で、副電源線３２−１〜３２−ｎおよび副接地線３６−１〜３６−ｎを平衡電圧に到達させており、ＣＭＯＳ論理回路４０−１〜４０−ｎのスタンバイ電流を高速で最小値に駆動することができ、応じてスタンバイサイクル時の消費電流を低減することができる。

以上のように、この発明の実施の形態６に従えば、電圧調節回路で副電源線／副接地線を高速でスタンバイサイクル時平衡電圧に駆動するかまたは、副電源線／副接地線の平衡電圧を同じ電圧レベルに設定しており、アクティブサイクル移行時、スタンバイサイクル期間長さに起因する動作電源電圧回復時間のばらつきを防止でき、高速で、内部回路動作を安定にアクティブサイクル移行時行なうことができる。

［実施の形態７］
図３０は、この発明の実施の形態７において用いられるＳＯＩ（シリコン・オン・インシュレータ）構造のＣＭＯＳインバータ回路の断面構造を概略的に示す図である。図３０において、ＳＯＩ構造のＭＩＳトランジスタは、シリコン（Ｓｉ）基板６０表面に形成される埋込酸化膜（絶縁膜）６１表面の半導体層に形成される。この埋込酸化膜６１上に、間をおいてＮ型不純物領域６３ａおよび６３ｂが形成される。これらのＮ型不純物領域６３ａおよび６３ｂの間に、Ｐ型不純物領域が形成される。このＰ型不純物領域６５上にゲート絶縁膜６９ａを介してゲート電極６７が形成される。不純物領域６３ａ，６３ｂおよび６５、ゲート絶縁膜６９ａおよびゲート電極６７により、ＮチャネルＭＩＳトランジスタが形成される。Ｐ型不純物領域６５は、ボディ領域と呼ばれ、このＮチャネルＭＩＳトランジスタの基板領域として作用する。このボディ領域６５へ、後に説明するようなバイアス電圧が印加される。

この埋込酸化膜（絶縁膜）６１上には、さらに、Ｐ型不純物領域６４ａおよび６４ｂが間をおいて形成され、またこれらの不純物領域６４ａおよび６４ｂの間にＮ型不純物領域６６が形成される。Ｎ型不純物領域６６上にゲート絶縁膜６９ｂを介してゲート電極６８が形成される。不純物領域６３ｂおよび６４ａの間には、たとえばシリコン酸化膜で形成される素子分離用の絶縁膜６２ｂが形成される。また不純物領域６３ａおよび６４ｂの外側には、たとえばシリコン酸化膜で形成される素子分離用の絶縁膜６２ａおよび６２ｃがそれぞれ形成される。

不純物領域６４ａ，６４ｂ，６６、ゲート絶縁膜６９ｂおよびゲート電極６８によりＰチャネルＭＩＳトランジスタが形成される。不純物領域６６は、このＰチャネルＭＩＳトランジスタの基板領域として機能し、またボディ領域と呼ばれる。

このようなＳＯＩ構造のトランジスタは、接合容量が小さく、また基板リーク電流も生じないため（埋込酸化膜（絶縁膜）が形成されているため）、高速動作しかつリーク電流も少ないという利点を有している。

しかしながら、このようなＳＯＩ構造のトランジスタにおいても、ゲート絶縁膜６９ａおよび６９ｂの膜厚を、たとえば３．０ｎｍに薄くした場合、ゲートトンネル電流が生じる。

図３１（Ａ）は、図３０に示すＮチャネルＭＩＳトランジスタの平面レイアウトを概略的に示す図である。図３１においては、Ｔ字形状にゲート電極層６７が配設され、不純物領域６３ａおよび６３ｂが、その下部に形成されるＰ型不純物領域により分離される。また、これらのＮ型不純物領域６３ａおよび６３ｂに対向して、高濃度Ｐ型不純物領域７０が形成される。この高濃度Ｐ型不純物領域７０は、ゲート電極６７下部に形成されるボディ領域のＰ−型不純物領域６５に結合されてバイアス電圧Ｖｂｐを伝達する。

図３１（Ｂ）は、この図３１（Ａ）に示すＭＩＳトランジスタの空乏層および反転層の分布を概略的に示す図である。図３１（Ｂ）において、不純物領域６３ａおよび６３ｂがそれぞれソースおよびドレインとして作用する。この場合、反転層はソース領域の不純物領域６３ａから、ドレイン領域の不純物領域６３ｂに向かって徐々にその厚さが薄くされる。この反転層７１の下部に、空乏層７２が形成される。空乏層７２は、不純物領域６３ａから徐々に離れるに従ってその膜厚が薄くされる（ゲート電極６７からの印加電圧の影響による）。次いで、ドレインの不純物領域６３ｂに近づくと、このドレイン電界により空乏層７２の厚さがまた増加する。空乏層および反転層が形成されるボディ領域には、不純物領域７０を介してバイアス電圧Ｖｂｐが印加される。このボディ領域をバイアス電圧Ｖｂｐを印加することにより、いわゆる「基板浮遊効果」を防止でき、残留電荷の影響を防止することができる。また、この図３１（Ｂ）に示すようにボディ領域においては、空乏層７２が、ボディ領域の一部に形成されるだけであり、この図３１（Ａ）および（Ｂ）に示すＳＯＩ構造のＭＩＳトランジスタは、部分空乏型ＭＩＳトランジスタと呼ばれる。

図３２は、ＳＯＩ構造ＭＩＳトランジスタの他の平面レイアウトを概略的に示す図である。この図３２に示すレイアウトにおいては、不純物領域６３ａおよび６３ｂが、ゲート電極層６７下部に形成されるＰ型不純物領域により分離される。また、このゲート電極６７は、図３２の水平方向に延在するゲート電極部分により、不純物領域６３ａと高濃度Ｐ型不純物領域７３とが分離される。この不純物領域７３と不純物領域６３の間には、Ｐ型不純物領域が形成される。この不純物領域７３は、トの字形のゲート電極６７下部に形成されるＰ型不純物領域に電気的に接続され、ボディ領域にバイアス電圧Ｖｂｐを伝達する。この図３２に示すような配置であってもボディ領域にバイアス電圧Ｖｂｐを伝達することができる。この図３２に示す構成においても同様、部分空乏型ＭＩＳトランジスタが実現される。

ＰチャネルＭＩＳトランジスタは、図３１（Ａ）および図３２において、Ｐ型とＮ型とを入れ替えることにより、その平面レイアウトが得られる。

本実施の形態７においては、このＳＯＩ構造の部分空乏型ＭＩＳトランジスタを利用する。

図３３（Ａ）は、この発明の実施の形態７に従う半導体装置の構成の一例を示す図である。図３３（Ａ）においては、ＳＯＩトランジスタを構成要素とするＣＭＯＳ回路が使用される。このＣＭＯＳ回路は、４段のＣＭＯＳインバータＩＶ１−ＩＶ４を含む。これらのＣＭＯＳインバータＩＶ１−ＩＶ４は、ＳＯＩ構造のＰチャネルＭＩＳトランジスタＳＰＱ１−ＳＰＱ４と、ＳＯＩ構造のＮチャネルＭＩＳトランジスタＳＮＱ１−ＳＮＱ４を含む。これらのＭＩＳトランジスタＳＰＱ１−ＳＰＱ４およびＳＮＱ１−ＳＮＱ４は、そのゲート絶縁膜の膜厚が、膜厚３ｎｍのシリコン酸化膜と同程度のゲートトンネル障壁を与える膜厚Ｔｏｘである。この場合、オン状態のＭＩＳトランジスタを介してゲートトンネル電流が大きく流れる。これを防止するため、これらのＭＩＳトランジスタＳＰＱ１−ＳＰＱ４のＮボディ領域が共通に結合され、そのＮボディ領域７６の電圧がスタンバイサイクルおよびアクティブサイクルに応じて切換えられる。また、ＭＩＳトランジスタＳＮＱ１−ＳＮＱ４においても、このＰボディ領域７５の電圧レベルが同様、スタンバイサイクルおよびアクティブサイクルに応じて切換えられる。すなわち、このＮボディ領域７６へは、スタンバイサイクル時、ＭＩＳトランジスタＳＰＱ１−ＳＰＱ４をオフ状態とするバイアス電圧が印加され、また、アクティブサイクル時においては、これらのＭＩＳトランジスタＳＰＱ１−ＳＰＱ４のＮボディ領域７６のバイアスを浅くして、これらのＭＩＳトランジスタＳＰＱ１−ＳＰＱ４を高速で動作させる。

また、ＭＩＳトランジスタＳＮＱ１−ＳＮＱ４においても、このＰボディ領域７５のバイアス電圧を、スタンバイサイクル時には深くしてＭＩＳトランジスタＳＮＱ１−ＳＮＱ４をオフ状態に設定して、オフリーク電流およびゲートトンネル電流を低減する。一方、アクティブサイクル時においては、このＰボディ領域７５のバイアスを浅くして、ＭＩＳトランジスタＳＮＱ１−ＳＮＱ４を高速で動作させる。

この図３３（Ａ）に示す構成においては、入力信号ＩＮのスタンバイサイクル時の論理レベルは不確定であってもよい。Ｎボディ領域７６およびＰボディ領域７５のバイアス電圧により、これらのＭＩＳトランジスタＳＰＱ１−ＳＰＱ４およびＳＮＱ１−ＳＮＱ４をすべてオフ状態として、ゲートトンネル電流およびオフリーク電流をともに低減する。

図３３（Ｂ）は、この図３３（Ａ）に示す半導体装置の動作を示す信号波形図である。まず図３３（Ｂ）に示すように、スタンバイサイクル時においては、Ｎボディ領域７６へは、高電圧Ｖｐｐが印加され、これらのＭＩＳトランジスタＳＰＱ１−ＳＰＱ４のしきい値電圧の絶対値を大きくしてこれらをすべて、ゲートに与えられる電圧レベルにかかわらずオフ状態に設定する。Ｎボディ領域７６において、絶縁膜界面では、この高電圧Ｖｐｐにより、ゲートにＬレベルの信号を受けるＭＩＳトランジスタＳＰＱ１−ＳＰＱ４であっても、反転層は形成されず、ゲートトンネル電流は生じない。せいぜいゲート−ドレイン間のトンネル電流が生じるだけであるが、これは極めて微小であり、ほぼ無視することができる。また、ＮチャネルＭＩＳトランジスタＳＮＱ１−ＳＮＱ４においても、スタンバイサイクル時Ｐボディ領域７５には、負電圧ＶＢＢが印加され、これらのＭＩＳトランジスタＳＮＱ１−ＳＮＱ４はオフ状態となり、ゲートトンネル電流は十分に抑制される。

一方、アクティブサイクル時においては、Ｎボディ領域７６へは、電源電圧Ｖｃｃが印加され、またＰボディ領域７５には、接地電圧ＧＮＤ（＝Ｖｓｓ）が印加される。ＭＩＳトランジスタＳＰＱ１−ＳＰＱ４およびＳＮＱ１−ＳＮＱ４においては、バックゲートとソースが同一電位であり、しきい値電圧の絶対値は十分小さくなり、またＳＯＩ構造のトランジスタの特性により、基板リーク電流も生じずまた接合容量も小さいため、このアクティブサイクル時、高速で動作する。

［変更例］
図３４（Ａ）は、この発明の実施の形態７の変更例の構成を示す図である。この図３４（Ａ）に示す構成において、入力信号ＩＮはスタンバイサイクル時Ｌレベルに固定される。この入力信号ＩＮのスタンバイサイクル時の論理レベルに応じて、スタンバイサイクル時オン状態となるＭＩＳトランジスタＳＰＱ１およびＳＰＱ３は、そのボディ領域が共通にＮボディ領域７６に結合される。一方、スタンバイサイクル時オフ状態となるＭＩＳトランジスタＳＰＱ２およびＳＰＱ４は、そのボディ領域が電源ノードに結合され、そのソースと同一電圧レベルに保持される。同様、ＮチャネルＭＩＳトランジスタＳＮＱ１−ＳＮＱ４においても、スタンバイサイクル時オン状態となるＭＩＳトランジスタＳＮＱ２およびＳＮＱ４は、そのボディ領域がＰボディ領域７５に共通に結合され、またスタンバイサイクル時オフ状態となるＭＩＳトランジスタＳＮＱ１およびＳＮＱ３はそのボディ領域が接地ノードに結合され、ソースおよびボディ領域が同一電圧に保持される。

これらのＭＩＳトランジスタＳＰＱ１−ＳＰＱ４およびＳＮＱ１−ＳＮＱ４は、すべてＳＯＩ構造のトランジスタであり、またそのゲート絶縁膜膜厚は薄く（Ｔｏｘ）されている。そのスタンバイサイクル時においては図３４（Ｂ）に示すように、Ｎボディ領域７６へ高電圧Ｖｐｐを印加しＰボディ領域７５へ負電圧ＶＢＢを印加する。入力信号ＩＮがＬレベルであるものの、このＮボディ領域７６の高電圧Ｖｐｐにより、ＭＩＳトランジスタＳＰＱ１およびＳＰＱ３がオフ状態となり、ゲートトンネル電流が抑制される。また、ＭＩＳトランジスタＳＮＱ２およびＳＮＱ４においても、Ｐボディ領域７５が負電圧であり、ＭＩＳトランジスタＳＮＱ２およびＳＮＱ４はオフ状態であり、ゲートトンネル電流は抑制される。

したがって、入力信号ＩＮのスタンバイサイクル時の論理レベルがわかっている場合、スタンバイサイクル時オン状態となるＭＩＳトランジスタのボディ領域のバイアスを深くすることにより、ゲート絶縁膜膜厚が薄い場合でもゲートトンネル電流を抑制することができる。

アクティブサイクル時においては、Ｎボディ領域７６は電源電圧Ｖｃｃを受け、またＰボディ領域７５が、接地電圧ＧＮＤ（＝Ｖｓｓ）を受ける。したがって、これらのＭＩＳトランジスタＳＰＱ１−ＳＰＱ４およびＳＮＱ１−ＳＮＱ４は、高速で入力信号ＩＮに従って動作して出力信号ＯＵＴを生成する。

なお、この実施の形態７において、Ｎボディ領域７６およびＰボディ領域７５の電圧を切換える構成は、先の図７において示したウェルバイアス回路の構成を利用することができる。また、これらのＳＯＩ構造のＭＩＳトランジスタを利用する半導体装置においては、階層構造の電源配置を利用することにより、オフリーク電流を低減でき、また、ウェルバイアスを深くされたトランジスタは、ソースが主電源線または主接地線に接続されるため、内部ノードの電圧レベルを確定状態にスタンバイサイクル時保持することができ（ウェルバイアスが深くされたトランジスタを介してリーク電流が流れるため）、アクティブサイクル移行時、出力信号ＯＵＴが論理不確定状態となるのを防止することができ、高速かつ正確な動作を保証することができる。

以上のように、この発明の実施の形態７に従えば、ＳＯＩ構造のトランジスタのボディ領域を動作サイクルに応じてそのバイアスを変更しており、薄いゲート絶縁膜のＳＯＩ構造のトランジスタを用いても、ゲートトンネル電流を抑制し、高速かつ低消費電流で動作する半導体装置を得ることができる。

［実施の形態８］
図３５は、この発明の実施の形態８において用いられる埋込チャネルＭＩＳトランジスタの断面構造を概略的に示す図である。図３５において、埋込チャネルＭＩＳトランジスタは、基板領域８０表面に間をおいて形成される不純物領域８１および８２と、これらの不純物領域８１および８２の間のチャネル領域上に形成される薄いゲート絶縁膜８３と、薄いゲート絶縁膜８３上に形成されるゲート電極８４を含む。

埋込チャネルＭＩＳトランジスタにおいては、導通時、チャネル（反転層）８５は、この基板表面から少し離れた基板領域内において形成される。チャネル領域表面においては空乏層８６がソースからドレイン領域に向かって広がる。またチャネル（反転層）８５下には、空乏層８７が形成される。この表面に形成される空乏層容量が等価的にゲート絶縁膜８３により形成される容量に付加される。したがって、ゲートトンネル電流に対するゲート絶縁膜膜厚が等価的に厚くなり、反転層８５とゲート電極８４の間のトンネル電流を抑制することができる。この埋込チャネルＭＩＳトランジスタを、したがって、ゲートトンネル障壁の大きなＭＩＳトランジスタとして使用することができる。すなわちゲート絶縁膜膜厚の厚いＭＩＳトランジスタに代えて埋込みチャネルＭＩＳトランジスタを利用することができる。

図３６（Ａ）および（Ｂ）は、ＮチャネルＭＩＳトランジスタのチャネル領域の不純物濃度プロファイルを概略的に示す図である。図３６（Ａ）においては、ゲート電極としてＰ＋型ポリシリコンゲートを利用した場合のチャネル不純物濃度プロファイルを示す。Ｐ＋ポリシリコンをゲート電極として用いた場合、ゲートとＰ型基板の仕事関数の差が少なく、空乏層ができにくい。しきい値電圧を調節するために表面には、Ｎ型不純物濃度が注入され、次いで深い部分に、反転層形成のためのＰ型不純物濃度が高濃度にドープされる。したがって、この場合、Ｐ型基板領域のチャネル領域表面はＮ型領域であり、導通時、このＮ型不純物領域には空乏層が形成され、またＰ型不純物領域に反転層が形成される。この反転層領域がチャネルであり、埋込チャネル型ＮチャネルＭＩＳトランジスタとしてこのＮ−ＭＩＳトランジスタを使用することができる。

図３６（Ｂ）は、ＮチャネルＭＩＳトランジスタに対しＮ＋ポリシリコンゲートを用いた際の不純物濃度プロファイルを示す図である。Ｎ＋ポリシリコンゲートを用いた場合、ゲートとＰ型半導体基板領域の仕事関数の差が大きく、空乏層が容易に形成される。したがって、この場合、チャネル領域に高濃度にＰ型不純物領域を形成して、反転層を形成する。表面のＰ型不純物の濃度によりしきい値電圧の調整が行なわれる。チャネル領域は、Ｐ型半導体基板領域表面に形成され、表面チャネル型ＮチャネルＭＩＳトランジスタが形成される。

図３７（Ａ）は、Ｎ型半導体基板領域を使用するＰチャネルＭＩＳトランジスタのチャネル領域の不純物濃度プロファイルを示す図である。Ｎ＋ポリシリコンゲートがゲート電極として使用される。Ｎ＋ポリシリコンをゲート電極として用いた場合、ゲートとＮ型半導体基板領域の間の仕事関数の差が小さく、空乏層が形成されにくい。したがって、空乏層をできやすくかつしきい値電圧の調節を行なうため、このチャネル領域表面にはＰ型不純物濃度が注入され、それより深い領域にＮ型不純物のピーク濃度領域が形成される。したがって、このＮ＋ポリシリコンゲートを用いたＭＩＳトランジスタにおいては、導通時、Ｐ型不純物領域が空乏層として機能し、Ｎ型不純物注入領域が反転層として機能する。したがって、この図３７（Ａ）においては、埋込チャネル型ＰチャネルＭＩＳトランジスタが形成される。

また、図３７（Ｂ）に示すように、Ｎ型半導体基板領域表面上にＰ＋ポリシリコンゲートを形成した場合、このゲート電極と基板領域との仕事関数の差は大きく空乏層が容易に形成される。チャネル領域表面に、しきい値電圧調整のためのＮ型不純物を注入し、内部に、反転層形成のためのピーク濃度を有するＮ型不純物領域を形成する。この図３７（Ｂ）に示す構成の場合、導通時、表面のＮ型不純物領域全体にわたって反転層が形成される。Ｐ＋ポリシリコンゲートを用いた場合、表面チャネル型ＰチャネルＭＩＳトランジスタが形成される。

ここで、表面チャネル型ＭＩＳトランジスタにおけるピーク濃度領域は、ほぼソース／ドレイン拡散層の接合深さと同程度の深さの領域であり、短チャネル効果および基板バイアス効果増大を抑制する。

したがって、図３６（Ａ）および図３７（Ａ）に示す不純物濃度プロファイルを有するＭＩＳトランジスタを使用することにより、埋込チャネル型ＭＩＳトランジスタを実現でき、応じてゲートトンネル電流を抑制することができる。

図３８（Ａ）は、この発明の実施の形態８に従う半導体装置の一例を示す図である。この図３８（Ａ）に示す構成は、図３に示す構成に対応し、図３に示す構成においてゲート絶縁膜膜厚がＴｏｘ２のＭＩＳトランジスタに代えて、埋込チャネル型のＭＩＳトランジスタＢＱ１−ＢＱ４が用いられる。入力信号ＩＮは、図３８（Ｂ）に示すように、スタンバイサイクル時においてはＬレベルであり、このスタンバイサイクル時にオン状態となるＭＩＳトランジスタに、埋込チャネル型のＭＩＳトランジスタＢＱ１−ＢＱ４を用いる。ゲート絶縁膜の膜厚が薄い膜厚Ｔｏｘ１であっても、これらのＭＩＳトランジスタＢＱ１−ＢＱ４は、埋込チャネル型ＭＩＳトランジスタであり、オン状態時においては、表面に空乏層が形成されており、その空乏層とゲート絶縁膜とによる等価的なゲート容量が大きく、ゲートトンネル障壁は十分大きくでき、ゲートトンネル電流は生じない。

［変更例］
図３９（Ａ）は、この発明の実施の形態８の変更例の構成を示す図である。この図３９（Ａ）に示す構成は、図１９に示す半導体装置に対応する。図３９（Ａ）においては、入力信号ＩＮは、図３９（Ｂ）に示すように、スタンバイサイクル時Ｌレベルである。この場合、スタンバイサイクル時においてオン状態となるＭＩＳトランジスタに、埋込チャネル型ＭＩＳトランジスタＢＱａ、ＢＱｂ、ＢＱｃおよびＢＱｄが用いられる。これらのＭＩＳトランジスタＢＱａ−ＢＱｄは、それぞれ、図１９に示すＭＩＳトランジスタＰＱａ、ＮＱｂ、ＰＱｃ、およびＮＱｄに対応する。埋込チャネル型ＭＩＳトランジスタＢＱａ−ＢＱｄは、ゲート絶縁膜膜厚はＴｏｘ１である。

制御クロック信号φおよび／φは、スタンバイ期間中、図３９（Ｂ）に示すように、それぞれ、ＨレベルおよびＬレベルである。したがって、スイッチングトランジスタＳＷａおよびＳＷｂは、スタンバイサイクル時においてはオフ状態であり、ゲート絶縁膜膜厚Ｔｏｘ１のＭＩＳトランジスタＰＱｂおよびＰＱｄ、ＮＱａおよびＮＱｃにおいては、ゲートトンネル電流はほとんど生じず、またオフリーク電流が抑制される。

一方、ゲート絶縁膜膜厚Ｔｏｘ１の埋込チャネル型ＭＩＳトランジスタＢＱａ−ＢＱｄは、スタンバイサイクル時オン状態となるものの、そのチャネル領域表面に形成される空乏層によりゲート絶縁膜が等価的に厚くされ、応じてゲートトンネル電流が抑制される。したがって、スタンバイサイクル時においてオン状態となるＭＩＳトランジスタに、埋込チャネル型ＭＩＳトランジスタＢＱａ−ＢＱｄを利用することにより、そのゲート絶縁膜厚が薄い場合でも、十分にゲートトンネル電流を抑制することができる。

また、電源スイッチングトランジスタＳＷａおよびＳＷｂも、ゲート絶縁膜の薄い埋込チャネル型ＭＩＳトランジスタであってもよい。

また、埋込チャネル型ＭＩＳトランジスタは、実施の形態１から７におけるゲートトンネル電流を生じる可能性のあるＭＩＳトランジスタに適用できる。

以上のように、この発明の実施の形態８に従えば、ゲートトンネル電流を生じさせる可能性のあるＭＩＳトランジスタに、埋込チャネル型ＭＩＳトランジスタを使用しており、確実に、このゲートトンネル電流を抑制することができスタンバイ期間中の、半導体装置の消費電力を低減することができる。

［実施の形態９］
図４０（Ａ）は、この発明の実施の形態９において用いられるＮチャネルＭＩＳトランジスタの断面構造を概略的に示す図である。図４０（Ａ）において、ＮチャネルＭＩＳトランジスタは、Ｐ型半導体基板９０表面に、間をおいて形成されるＮ型不純物領域９１ａおよび９１ｂと、これらの不純物領域９１ａおよび９１ｂの間のチャネル領域上にゲート絶縁膜９４を介して形成されるゲート電極９２を含む。このゲート電極９２にはＮ型不純物がドープされるが、そのドープ量は通常の表面チャネル型ＭＩＳトランジスタのＮ＋ドープポリシリコンゲートの場合よりも少し少なくされる。このＮドープポリシリコンをゲート電極９２として用いた場合、Ｐ型基板９０のチャネル領域には、このＭＩＳトランジスタの導通時、反転層９３が形成される。このとき、ゲート電極９２においては、ゲート絶縁膜９４と接触する部分において、空乏層９２ａがより広く形成される。これは、Ｎドープポリシリコンをゲート電極９２として用いた場合、Ｎ＋ドープポリシリコンをゲート電極として用いた場合に比べて、導通時のエネルギバンドベンディングが大きくなり、空乏層ができやすくなるためである。この空乏層９２ａは、電荷の存在しない領域であり、絶縁膜として作用するため、ゲート絶縁膜９４および広い空乏層９２ａが、このゲート電極９２と反転層９３の間に介挿され、応じてゲートトンネル電流に対する絶縁膜膜厚が等価的に厚くなり、ゲートトンネル障壁が大きくなる。したがって、ゲート絶縁膜９４に、膜厚の薄いゲート絶縁膜（膜厚Ｔｏｘ１）を用いても、この空乏層９２ａにより、ゲートトンネル電流を抑制することができる。

図４０（Ｂ）は、この発明の実施の形態９において用いられるＰチャネルＭＩＳトランジスタの断面構造を概略的に示す図である。図４０（Ｂ）において、ＰチャネルＭＩＳトランジスタは、Ｎ型基板９５の表面に間をおいて形成されるＰ型不純物領域９６ａおよび９６ｂと、これらの不純物領域９６ａおよび９６ｂの間のチャネル領域上にゲート絶縁膜９９を介して形成されるゲート電極９７を含む。ゲート電極９７はＰドープポリシリコンで形成され、このＭＩＳトランジスタは、表面チャネル型ＭＩＳトランジスタである。しかしながら、このゲート電極９７へのＰ型不純物のドープ量は少なくされる。したがって、このＭＩＳトランジスタの導通時、チャネル領域に反転層９８が形成された場合、ゲート電極９７において絶縁膜界面でのバンドベンディングにより、より広い空乏層９７ａが形成される。

したがって、この図４０（Ｂ）に示す構成においても、ゲート絶縁膜９９と広い空乏層９７ａがゲート電極９７と反転層９８の間に介挿されるため、ゲート絶縁膜９９の膜厚を等価的に厚くすることができ、ゲートトンネル電流を抑制することができる。

本実施の形態９においては、この図４０（Ａ）および（Ｂ）に示すゲート空乏型ＭＩＳトランジスタをゲートトンネル障壁の大きなＭＩＳトランジスタとして使用する。

図４１は、この発明の実施の形態９に従う半導体装置の構成の一例を示す図である。図４１に示す半導体装置の構成は、図３に示す半導体装置の構成に対応する。この図４１に示す構成においては、図３に示すゲート絶縁膜膜厚の厚いＭＩＳトランジスタＰＱ１、ＰＱ３、ＮＱ２およびＮＱ４に代えて、ゲート絶縁膜膜厚Ｔｏｘ１を有するゲート空乏型ＭＩＳトランジスタＧＱ１−ＧＱ４が用いられる。入力信号ＩＮはスタンバイ時Ｌレベルである。したがって、スタンバイ状態時においてオン状態となり、ゲートトンネル電流の流れる可能性のあるＭＩＳトランジスタに、ゲート空乏型ＭＩＳトランジスタＧＱ１−ＧＱ４を用いる。残りの、スタンバイ状態時オフ状態となるＭＩＳトランジスタＮＱ１、ＰＱ２、ＮＱ３およびＰＱ４には、ゲート絶縁膜膜厚Ｔｏｘ１の表面チャネル型ＭＩＳトランジスタを用いる。ゲート空乏型ＭＩＳトランジスタＧＱ１−ＧＱ４は、オン状態時においてゲート電極の絶縁膜界面から電極内に広い空乏層が形成され、ゲートトンネル電流を抑制する。したがって、ゲート絶縁膜膜厚が薄い（膜厚Ｔｏｘ１）場合であっても十分に、ゲートトンネル電流を抑制することができる。

［変更例］
図４２は、この発明の実施の形態９の変更例の半導体装置の構成を示す図である。この図４２に示す半導体装置は、図１９に示す階層電源構成の半導体装置に対応する。この図４２に示す半導体装置においては、図１９に示す半導体装置の構成において、スタンバイサイクル時にオン状態となるＭＩＳトランジスタＰＱａ、ＰＱｃ、ＮＱｂおよびＮＱｄに代えて、ゲート空乏型ＭＩＳトランジスタＧＱａ、ＧＱｂ、ＧＱｃおよびＧＱｄが用いられる。他の構成は、図１９に示す構成と同じである。

この図４２に示すような階層電源構成においては、スタンバイ状態時においてゲートトンネル電流が流れる可能性のあるオン状態のＭＩＳトランジスタにゲート空乏型ＭＩＳトランジスタＧＱａ−ＧＱｄを用いる。したがって、この図４２に示す構成の場合、スタンバイ期間中におけるゲートトンネル電流を抑制することができ、またオフ状態のＭＩＳトランジスタを流れるオフリーク電流も低減することができる。

なお、スイッチングトランジスタＳＷａおよびＳＷｂに、ゲート空乏型のＭＩＳトランジスタ（ゲート絶縁膜膜厚Ｔｏｘ１）が用いられてもよい。また他のゲートトンネル障壁の大きなＭＩＳトランジスタが用いられてもよい。

このゲート空乏型ＭＩＳトランジスタは、先の実施の形態１から７において、ゲートトンネル電流の生じる可能性のあるＭＩＳトランジスタへ適用することができる。

以上のように、この発明の実施の形態９に従えば、ゲート空乏型ＭＩＳトランジスタを、スタンバイ状態時にオン状態となるＭＩＳトランジスタに対して用いているため、スタンバイ期間中におけるゲートトンネル電流を低減でき、応じてスタンバイ期間中の消費電流を低減することができる。

［実施の形態１０］
図４３は、この発明の実施の形態１０に従う半導体装置の構成を示す図である。図４３において、半導体装置は、４段のＣＭＯＳインバータ回路ＩＶａ−ＩＶｄを含む。ＣＭＯＳインバータ回路ＩＶｃの出力は、またＣＭＯＳインバータ回路ＩＶｂの入力へフィードバックされる。したがって、これらのＣＭＯＳインバータ回路ＩＶｂおよびＩＶｃが、インバータラッチを構成する。

ＣＭＯＳインバータ回路ＩＶａは、ＰチャネルＭＩＳトランジスタＰＴ１およびＮチャネルＭＩＳトランジスタＮＴ１を含み、ＣＭＯＳインバータ回路ＩＶｄは、ＰチャネルＭＩＳトランジスタＰＴ２およびＮチャネルＭＩＳトランジスタＮＴ２を含む。これらのＭＩＳトランジスタＰＴ１，ＰＴ２，ＮＴ１およびＮＴ２のゲート絶縁膜は膜厚Ｔｏｘ１を有する。

ＣＭＯＳインバータ回路ＩＶｂは、ＰチャネルＭＩＳトランジスタＰＴＲ１およびＮチャネルＭＩＳトランジスタＮＴＲ１を含み、ＣＭＯＳインバータ回路ＩＶｃは、ＰチャネルＭＩＳトランジスタＰＴＲ２およびＮチャネルＭＩＳトランジスタＮＴＲ２を含む。これらのＣＭＯＳインバータ回路ＩＶａ−ＩＶｄは電源ノード１の電圧および接地ノード２の電圧を動作電源電圧として使用する。

ＣＭＯＳインバータ回路ＩＶｂおよびＩＶｃに含まれるＭＩＳトランジスタＰＴＲ１、ＰＴＲ２、ＮＴＲ１およびＮＴＲ２は、ゲートトンネル障壁が、ＣＭＯＳインバータ回路ＩＶａおよびＩＶｄのトランジスタのゲートトンネル障壁よりも大きくされる。これらのＭＩＳトランジスタＰＴＲ１、ＰＴＲ２、ＮＴＲ１およびＮＴＲ２は、ゲート絶縁膜膜厚の厚いＭＩＳトランジスタであってもよく、ウェルバイアスが深くされたＭＩＳトランジスタであってもよく、埋込チャネル型ＭＩＳトランジスタであってもよく、またゲート空乏型ＭＩＳトランジスタであってもよい。以下の説明において、このゲートトンネル電流を抑制する、ゲートトンネル障壁の大きなＭＩＳトランジスタを、「トンネル電流低減ＭＩＳトランジスタ（ＩＴＲトランジスタ）」と称す。論理回路などの他回路には、ゲート絶縁膜の薄いＭＩＳトランジスタを用いる。

図４３に示すように、ラッチ回路に、ＩＴＲトランジスタＰＴＲ１、ＰＴＲ２、ＮＴＲ１およびＮＴＲ２を利用することにより、入力信号ＩＮの論理レベルがその動作状況に応じて変更され、スタンバイ状態時において、このラッチ回路を構成するインバータＩＶｂおよびＩＶｃのラッチ信号の論理レベルが予め予測することのできない場合においても、電源ノード１と接地ノード２の間には、ＩＴＲトランジスタが用いられており、ゲートトンネル電流が抑制される。

［変更例１］
図４４は、この発明の実施の形態１０の変更例１の構成を示す図である。図４４において、半導体装置は、ノード１００ａおよび１００ｂの信号をラッチするクロックドＣＭＯＳインバータ回路を含む。このクロックドＣＭＯＳインバータ回路は、電源ノード１と接地ノード２の間に直列に接続されるＩＴＲトランジスタＰＴＲ３、ＮＴＲ３およびＮＴＲ４を含む。ＩＴＲトランジスタＰＴＲ３およびＮＴＲ３のゲートがノード１００ｂに接続される。ＩＴＲトランジスタＮＴＲ４のゲートへはセット信号ＳＥＴが与えられる。

他方のＣＭＯＳインバータ回路は、同様、電源ノード１と接地ノード２の間に直列に接続されるＩＴＲトランジスタＰＴＲ４、ＮＴＲ５、およびＮＴＲ６を含む。ＩＴＲトランジスタＰＴＲ４およびＮＴＲ５のゲートがノード１００ａに接続され、ＩＴＲトランジスタＮＴＲ６のゲートへリセット信号ＲＳＴが与えられる。ノード１００ｂから出力信号ＯＵＴが生成される。

この半導体装置は、さらに、ノード１００ａおよび１００ｂの信号状態を設定するための、セット信号ＳＥＴに応答して導通してノード１００ａへ電源ノード１の電圧を伝達するＰチャネルＩＴＲトランジスタＰＴＲ５と、リセット信号ＲＳＴがＬレベルのときに導通し、ノード１００ｂへ電源ノード１上の電圧を伝達するＰチャネルＩＴＲトランジスタＰＴＲ６を含む。これらのＩＴＲトランジスタＰＴＲ３−ＰＴＲ６およびＮＴＲ３−ＮＴＲ６は、上述のようにゲートトンネル障壁は十分大きく、ゲートトンネル電流は抑制される。次にこの図４４に示す半導体装置の動作を図４５に示す信号波形図を参照して説明する。

スタンバイ状態（ラッチ状態）においては、セット信号ＳＥＴおよびリセット信号ＲＳＴはともにＨレベルであり、ＩＴＲトランジスタＰＴＲ５およびＰＴＲ６はともにオフ状態であり、一方、ＩＴＲトランジスタＮＴＲ４およびＮＴＲ６がオン状態である。したがって、ノード１００ａおよび１００ｂは、セット状態またはリセット状態に保持される。ＭＩＳトランジスタＮＴＲ４およびＮＴＲ６は、ＩＴＲトランジスタであり、オン状態であってもそのゲートトンネル電流は十分小さい。また、ＭＩＳトランジスタＰＴＲ３、ＰＴＲ４、ＮＴＲ３およびＮＴＲ５も同様、ＩＴＲトランジスタであり、ゲートトンネル電流は十分小さい。したがって、ノード１００ａおよび１００ｂの信号電圧レベルにかかわらず、すなわち、このＣＭＯＳインバータラッチの信号レベルにかかわらず、ゲートトンネル電流は十分抑制される。

セット信号ＳＥＴがＬレベルに立下げられると、ＩＴＲトランジスタＰＴＲ５がオン状態、ＩＴＲトランジスタＮＴＲ４がオフ状態となり、ノード１００ａが電源電圧レベルに駆動される。ＩＴＲトランジスタＰＴＲ６はオフ状態であり、ノード１００ａの電圧レベルがＨレベルとなると、ＩＴＲトランジスタＰＴＲ４、ＮＴＲ５およびＮＴＲ６によるＣＭＯＳインバータ回路により、ノード１００ｂの電圧レベルがＬレベルとなる。セット信号ＳＥＴがＨレベルとなると、このノード１００ａおよび１００ｂがそれぞれＨレベルおよびＬレベルに保持される。したがって、出力信号ＯＵＴが、このセット信号ＳＥＴの立下がりに応答してＨレベルからＬレベルに立下がる（リセット状態からセット状態に移行時）。

次いで、この半導体装置がセット状態ときにリセット信号ＲＳＴがＬレベルに立下げられると、ＩＴＲトランジスタＰＴＲ６がオン状態となり、一方、ＩＴＲトランジスタＮＴＲ６がオフ状態となる。ノード１００ｂがＨレベルに駆動され、応じて、ＩＴＲトランジスタＰＴＲ３、ＮＴＲ３およびＮＴＲ４により、ノード１００ａが、Ｌレベルに駆動される。リセット信号ＲＳＴがＨレベルに立上がると、ノード１００ａおよび１００ｂは、それぞれＬレベルおよびＨレベルに保持される。したがって、リセット信号ＲＳＴがＬレベルに立下がると、出力信号ＯＵＴがＨレベルに立上がる。

この図４４に示す半導体装置において、動作時においてはセット信号ＳＥＴおよびリセット信号ＲＳＴがＬレベルに駆動されてセットおよびリセット状態に設定される。しかしながら、セット信号ＳＥＴおよびリセット信号ＲＳＴがともにＨレベルに保持されるスタンバイ状態においては、ノード１００ａおよび１００ｂはＨレベルおよびＬレベルまたはＬレベルおよびＨレベルに保持される。この状態においても、ラッチ回路にＩＴＲトランジスタを使用しており、ゲートトンネル電流は十分に抑制される。

なお、セット用のＩＴＲトランジスタＰＴＲ５およびリセット用のＩＴＲトランジスタＰＴＲ６は、スタンバイ状態時においては、オフ状態であり、この半導体装置をセット／リセットするときのみ選択的にオン状態とされる。したがって、このＩＴＲトランジスタＰＴＲ５およびＰＴＲ６は、ゲート絶縁膜膜厚の薄いＭＩＳトランジスタで構成されてもよい。

［変更例２］
図４６は、この発明の実施の形態１０の変更例２の構成を示す図である。図４６において、電源ノード１と接地ノード２の間に接続されるＰチャネルＭＩＳトランジスタＰＴＲ７とＮチャネルＭＩＳトランジスタＮＴＲ７が１つのＣＭＯＳインバータ回路を構成する。同様、電源ノード１と接地ノード２の間に接続されるＰチャネルＭＩＳトランジスタＰＴＲ８とＮチャネルＭＩＳトランジスタＮＴＲ８がもう１つのＣＭＯＳインバータ回路を構成する。これらのＣＭＯＳインバータ回路は、ラッチ回路を構成する。すなわち、ＭＩＳトランジスタＰＴＲ８およびＮＴＲ８のドレインが、ＭＩＳトランジスタＰＴＲ７およびＮＴＲ７のゲートに接続される。ＭＩＳトランジスタＰＴＲ７およびＮＴＲ７のドレインが、ＭＩＳトランジスタＰＴＲ８およびＮＴＲ８のゲートに接続される。これらのＭＩＳトランジスタＰＴＲ７、ＰＴＲ８、ＮＴＲ７およびＮＴＲ８は、すべてＩＴＲトランジスタで構成される。ＭＩＳトランジスタＰＴＲ７およびＮＴＲ７のゲートに、制御クロック信号φＸおよび／φＸに応答して導通するトランスファーゲートＸＦ１が接続される。このトランスファーゲートＸＦ１を介しての信号の流れは、ＭＩＳトランジスタＰＴＲ７、ＰＴＲ８、ＮＴＲ７およびＮＴＲ８の電流駆動力により決定される。このＭＩＳトランジスタＰＴＲ８およびＮＴＲ８で構成されるＣＭＯＳインバータ回路の電流駆動力が大きい場合には、トランスファーゲートＸＦ１を介して信号がラッチ回路から外部へ出力される。一方、ＭＩＳトランジスタＰＴＲ７およびＮＴＲ７の電流駆動力が大きい場合には、トランスファーゲートＸＦ１を介して信号が外部からこのラッチ回路へ与えられる。

スタンバイ状態においては制御クロック信号φＸおよび／φＸが、それぞれＬレベルおよびＨレベルであり、トランスファーゲート（トランスミッションゲート）ＸＦ１はオフ状態であり、ＭＩＳトランジスタＰＴＲ７、ＰＴＲ８、ＮＴＲ７およびＮＴＲ８はラッチ状態にある。この状態において、ラッチ信号の論理レベルは、先のアクティブサイクルに与えられた信号の論理レベルに決定される。しかしながら、このラッチ信号の論理レベルがいずれであっても、これらのＭＩＳトランジスタＰＴＲ７、ＰＴＲ８、ＮＴＲ７およびＮＴＲ８は、すべてＩＴＲトランジスタであり、ゲートトンネル電流は十分に抑制される。

スタンバイ状態時においてはトランスファーゲートＸＦ１はオフ状態であり、ゲートトンネル電流はほとんど生じず、このトランスファーゲートＸＦ１の構成要素をゲート絶縁膜の薄いＭＩＳトランジスタで構成しても、何らゲートトンネル電流増加の問題は生じない。

以上のように、この発明の実施の形態１０に従えば、ラッチ回路の構成要素を、ＩＴＲトランジスタで構成しており、ラッチ状態の期間のゲートトンネル電流を抑制することができる。

［実施の形態１１］
図４７は、この発明の実施の形態１１に従う半導体装置の構成を示す図である。図４７において、この半導体装置は、アクティブ期間中活性化されて与えられる信号をラッチするアクティブラッチ回路ＡＬと、スタンバイ期間中、このアクティブラッチ回路ＡＬのラッチ信号を保持するスタンバイラッチ回路ＳＬを含む。アクティブラッチ回路ＡＬは、制御クロック信号φＸおよび／φＸに応答して導通するトランスファーゲートＸＦ２を介して論理回路に結合される。

アクティブラッチ回路ＡＬは、ＭＩＳトランジスタＰＱ１０およびＮＱ１０で構成されるＣＭＯＳインバータと、ＭＩＳトランジスタＰＱ１１およびＮＱ１１で構成されるＣＭＯＳインバータ回路を含む。これらのＣＭＯＳインバータ回路は電源ノード１０１および接地ノード１０２に結合される。ＭＩＳトランジスタＰＱ１１およびＮＱ１１のドレインノード１０６ａが、ＭＩＳトランジスタＰＱ１０およびＮＱ１０のゲートに結合される。トランスファーゲートＸＦ２が、これらのＭＩＳトランジスタＰＱ１０およびＮＱ１０のゲートに結合される。またこれらのＭＩＳトランジスタＰＱ１０、ＰＱ１１、ＮＱ１０およびＮＱ１１は、ゲート絶縁膜膜厚が薄い（膜厚Ｔｏｘ１）ＭＩＳトランジスタである。

スタンバイラッチ回路ＳＬは、電源ノード１と接地ノード２の間に結合されるＰチャネルＭＩＳトランジスタＰＴＲ１０およびＮチャネルＭＩＳトランジスタＮＴＲ１０で構成されるＣＭＯＳインバータ回路と、電源ノード１と接地ノード２の間に直列接続されるＰチャネルＭＩＳトランジスタＰＴＲ１１およびＮチャネルＭＩＳトランジスタＮＴＲ１１を含む。これらのＭＩＳトランジスタＰＴＲ１０、ＰＴＲ１１、ＮＴＲ１０およびＮＴＲ１１は、ゲートトンネル電流が低減されたＩＴＲトランジスタである。ＭＩＳトランジスタＰＴＲ１１およびＮＴＲ１１のドレインノード１０６ｂが、ＭＩＳトランジスタＰＴＲ１０およびＮＴＲ１０のゲートに接続される。これらのラッチ回路ＡＬおよびＳＬ各々は、いわゆるインバータラッチ回路を構成する。

この半導体装置は、さらに、ノード１０６ａおよび１０６ｂの間で、転送制御信号φＡおよびφＢに従って双方向に信号を転送する双方向転送回路１０５を含む。この双方向転送回路１０５は、転送指示信号φＡに応答してノード１０６ａ上の信号を反転してノード１０６ｂに伝達するクロックトインバータ回路１０５ａと、転送指示信号φＢに従ってノード１０６ｂの信号をノード１０６ａに転送するクロックトインバータ回路１０５ｂを含む。

アクティブ期間からスタンバイ期間への移行時においては転送指示信号φＡが活性化され、ノード１０６ａ上の信号がノード１０６ｂに伝達される。一方、スタンバイ期間からアクティブ期間への移行時においては、転送指示信号φＢが活性化され、スタンバイラッチ回路ＳＬにラッチされたノード１０６ｂ上の信号が、アクティブラッチ回路ＡＬへ転送される。次に、この図４７に示す半導体装置の動作を図４８に示す信号波形図を参照して説明する。

アクティブ期間中は、制御クロック信号φＸがＨレベルであり、トランスファーゲートＸＦ２はオン状態であり、アクティブラッチ回路ＡＬは論理回路に結合される。このアクティブラッチ回路ＡＬは、論理回路から与えられる信号をラッチするまたは論理回路へアクティブラッチ回路ＡＬがラッチする信号を与える。

アクティブ期間が終了しスタンバイ期間が始まると、まず、転送指示信号φＡが活性化され、ノード１０６ａ上の信号がノード１０６ｂに伝達され、スタンバイラッチ回路ＳＬによりこのノード１０６ｂ上の信号がラッチされる。このスタンバイラッチ回路ＳＬへの信号の転送完了後、アクティブラッチ回路は、電源ノード１０１への電源電圧供給が停止されるかまたは、ノード１０１および１０２に対して設けられたゲートトンネル電流低減回路が活性化され、このアクティブラッチ回路ＡＬにおけるゲートトンネル電流の低減が図られる。したがって、このアクティブラッチ回路ＡＬにおいてはスタンバイラッチ回路ＳＬへの信号転送完了後、このノード１０６ａの保持信号の論理レベルは不定状態となる。一方、スタンバイラッチ回路ＳＬは、電源ノード１から常時動作電源電圧を供給され、ノード１０６ｂの信号をラッチする。

スタンバイ期間が終了し、アクティブ期間への移行時には、まず、転送指示信号φＢが活性化され、ノード１０６ｂの信号がクロックトインバータ回路１０５ｂを介してノード１０６ａに伝達される。これにより、アクティブ回路ＡＬは、先のアクティブサイクル時においてラッチした信号を保持する状態に復帰する。ここでこの転送指示信号φＢの活性化前においては、アクティブラッチ回路ＡＬの電源ノード１０１および接地ノード１０２へは、電源電圧Ｖｃｃおよび接地電圧ＧＮＤ（＝Ｖｓｓ）が供給されている。

次いでこのアクティブラッチ回路ＡＬに対する信号転送が完了すると、制御クロック信号φＸがＨとなり、アクティブラッチ回路ＡＬが論理回路に結合される。

したがって、スタンバイ期間中は、ＩＴＲトランジスタを構成要素とするスタンバイラッチ回路ＳＬにより信号がラッチされており、一方、アクティブラッチ回路は、ゲートトンネル電流が抑制された状態に設定されている。したがって、スタンバイ期間中の消費電流を低減することができる。またアクティブ期間への移行時においては、スタンバイラッチ回路ＳＬに格納された信号が、アクティブラッチ回路ＡＬへ転送されており、正確に、アクティブラッチ回路を、元の状態に復元させることができる。

図４９（Ａ）は、図４７に示す転送指示信号φＡおよびφＢを発生する部分の構成を概略的に示す図である。図４９（Ａ）において、転送指示信号発生部は、動作モード指示信号ＣＭＤに従ってスタンバイ指示信号φＳＴＢを発生するモード検出回路１１０と、モード検出回路１１０からのスタンバイ指示信号φＳＴＢの活性化に応答してワンショットのパルス信号を生成するワンショットパルス発生回路１１１と、スタンバイ指示信号φＳＴＢを反転するインバータ１１２と、インバータ１１２の出力信号の立上がりに応答してワンショットのパルス信号を発生するワンショットパルス発生回路１１３と、ワンショットパルス発生回路１１３の出力信号とモード検出回路１１０からのスタンバイ指示信号φＳＴＢを受けるＮＯＲ回路１１５を含む。ワンショットパルス発生回路１１１から転送指示信号φＡが出力され、ワンショットパルス発生回路１１３から転送指示信号φＢが生成され、ＮＯＲ回路１１５から制御クロック信号φＸが出力される。次に、この図４９（Ａ）に示す転送指示信号発生部の動作を図４９（Ｂ）に示す信号波形図を参照して説明する。

アクティブ期間中は、モード検出回路１１０は、スタンバイ指示信号φＳＴＢをＬレベルに維持する。したがって、ワンショットパルス信号φＡおよびφＢは、発生されない。したがって、このアクティブ期間中は、ＮＯＲ回路１１５からの制御クロック信号φＸはＨレベルであり、図４７に示すトランスファーゲートＸＦ２がオン状態となる。

モード検出回路１１０へ与えられる動作モード指示信号ＣＭＤがアクティブ期間終了指示信号（たとえばスリープモード指示信号）のとき、モード検出回路１１０は、スタンバイ指示信号φＳＴＢをＨレベルに立上げる。このスタンバイ指示信号φＳＴＢの立上がりに応答してワンショットパルス発生回路１１１がワンショットのパルス信号を発生し、転送指示信号φＡが活性化される。このときまた、スタンバイ指示信号φＳＴＢの立上がりに応答して、ＮＯＲ回路１１５からのクロック制御信号φＸがＬレベルに立下がる。したがって、図４７のトランスファーゲートＸＦ２がオフ状態となると、双方向転送回路１０５により、アクティブラッチ回路ＡＬから、スタンバイラッチ回路ＳＬへの信号の転送が行なわれる。この転送指示信号φＡが非活性化されると、アクティブラッチ回路ＡＬのゲートトンネル電流を低減するための機構が活性化される（ゲートトンネル電流低減回路の活性化または電源電圧供給停止）。

次に、動作モード指示信号ＣＭＤがスタンバイ期間終了指示を与えると（たとえばスリープモード終了指示信号が与えられると）、モード検出回路１１０は、スタンバイ指示信号φＳＴＢをＬレベルに立下げる。このスタンバイ指示信号φＳＴＢの立下がりに応答して、インバータ１１２の出力信号が立上がり、ワンショットパルス発生回路１１３がワンショットのパルス信号を生成し、応じて、転送指示信号φＢが活性化される。このスタンバイ指示信号φＳＴＢがＬレベルとなっても、転送指示信号φＢがＨレベルであり、制御クロック信号φＸはＬレベルを維持する。このスタンバイ指示信号φＳＴＢに従ってゲートトンネル電流低減機構は非活性化されており、アクティブラッチ回路ＡＬにおいては動作電源電圧は供給される。したがって、この転送指示信号φＢの活性化により、スタンバイラッチ回路ＳＬからアクティブラッチ回路ＡＬへ信号を転送すると、確実にアクティブラッチ回路ＡＬにより転送信号がラッチされる。

なお、この図４９（Ａ）に示す構成において、ＮＯＲ回路１１５に代えて、転送指示信号φＢの立上がりに応答してセットされかつ、スタンバイ指示信号φＳＴＢの立下がりに応答してリセットされるセット／リセットフリップフロップが用いられてもよい。確実に、転送指示信号φＢが非活性化され、スタンバイラッチ回路ＳＬからアクティブラッチ回路ＡＬへの信号の転送が完了した後に、制御クロック信号φＸをＨレベルに設定することができる。

なお、このアクティブラッチ回路ＡＬに対するゲートトンネル電流低減機構としては、スタンバイ指示信号φＳＴＢの非活性化に応答して非活性化され、また転送指示信号φＡの立下がりに応答して活性化される構成が用いられればよい。たとえばスタンバイ指示信号φＳＴＢの立上がり遅延信号をこのアクティブラッチ回路ＡＬのゲートトンネル電流低減機構を制御するための信号として利用することができる。

また、制御クロック信号φＸは、スタンバイ指示信号φＳＴＢの立下がり遅延信号の反転により形成されてもよい。

［変更例１］
図５０は、この発明の実施の形態１１の変更例１の動作を示す信号波形図である。この変更例１においては、図４７に示す半導体装置が用いられる。すなわちアクティブラッチ回路ＡＬとスタンバイラッチ回路ＳＬとが用いられ、このアクティブラッチ回路ＡＬとスタンバイラッチ回路ＳＬの間で、双方向転送回路１０５により信号の転送を行なう。

この変更例１の構成においては、まず制御クロック信号φＸに同期して、転送指示信号φＡが変化する。したがって、アクティブ期間中は、アクティブラッチ回路ＡＬのラッチ信号が、双方向転送回路１０５を介してスタンバイラッチ回路ＳＬに伝達される。したがって、このアクティブ期間中にアクティブラッチ回路ＡＬに対し操作が行なわれ、そのラッチ信号の論理レベルが変化した場合即座に、アクティブラッチ回路ＡＬの信号変化が、双方向転送回路１０５を介して、スタンバイラッチ回路ＳＬに伝達される。

スタンバイサイクルになると、制御クロック信号φＸがＬレベルとなり、トランスファーゲートＸＦ２がオフ状態となる。また、同時に、転送指示信号φＡがＬレベルとなり、クロックトインバータ回路１０５ａが出力ハイインピーダンス状態となる。この制御クロック信号φＸの非活性化に応答して、アクティブラッチ回路ＡＬとスタンバイラッチ回路ＳＬとが切離され、アクティブラッチ回路ＡＬは、そのゲートトンネル電流低減機構が活性化され、アクティブラッチ回路ＡＬのラッチ信号は不確定状態となる。しかしながら、スタンバイラッチ回路ＳＬは、このスタンバイ期間中与えられた信号をラッチし続ける（電源電圧は供給されているため）。

スタンバイ期間が終了し、アクティブ期間への移行時には、まず、転送指示信号φＢが活性化され、スタンバイラッチ回路ＳＬにラッチされた信号がアクティブラッチ回路ＡＬに双方向転送回路１０５を介して転送される。このときには、アクティブラッチ回路ＡＬのゲートトンネル電流低減機構は非活性状態となり、アクティブラッチ回路ＡＬは確実に、スタンバイラッチ回路ＳＬから双方向転送回路１０５を介して与えられた信号をラッチする。

転送指示信号φＢが非活性化されると、制御クロック信号φＸおよび転送指示信号φＡがＨレベルの活性状態となる。したがって、再び、アクティブラッチ回路ＡＬのラッチ信号の変化が即座にスタンバイラッチ回路ＳＬに伝達される。

このスタンバイラッチ回路ＳＬは、ゲートトンネル障壁の大きなＩＴＲトランジスタで構成されており、ゲート絶縁膜の薄いＭＩＳトランジスタに比べて動作速度が遅い。したがって、スタンバイラッチ回路ＳＬへアクティブ期間中にアクティブラッチ回路ＡＬからラッチ信号を転送することにより、ラッチ／転送のタイミングを考慮する必要がなく、また、スタンバイ期間移行時における転送期間を短くすることができ、また正確に、信号をアクティブラッチ回路ＡＬからスタンバイラッチ回路ＳＬへ転送してスタンバイラッチ回路ＳＬにラッチさせることができる。

また、スタンバイラッチ回路ＳＬは、アクティブラッチ回路ＡＬより動作速度が遅いものの、スタンバイ状態時において信号をラッチしており、そのラッチ信号は確定状態にあり、スタンバイ期間からアクティブ期間への移行時において、スタンバイラッチ回路ＳＬのラッチ信号に従って、双方向転送回路１０５を介してアクティブラッチ回路ＡＬへ信号を転送する場合、アクティブラッチ回路ＡＬは正確に、転送された信号を高速でラッチすることができる。

図５１（Ａ）は、図５０に示す制御クロック信号φＸ、ならびに転送指示信号φＡおよびφＢを発生する制御信号発生部の構成を概略的に示す図である。図５１（Ａ）において、制御信号発生部は、動作モード指示信号ＣＭＤに従って、スタンバイモードが指定されたとき、スタンバイ指示信号φＳＴＢを活性化するモード検出回路１１５と、このスタンバイ指示信号φＳＴＢの立上がりに応答してセットされるセット／リセットフリップフロップ１１７と、スタンバイ指示信号φＳＴＢを所定期間遅延しかつこのスタンバイ指示信号φＳＴＢを反転した信号を出力する反転遅延回路１１６と、反転遅延回路１１６の出力信号の立上がりに応答してワンショットのパルス信号を発生するワンショットパルス発生回路１１８を含む。セット／リセットフリップフロップ１１７は、このワンショットパルス発生回路１１８からのワンショットパルスの立下がりに応答してリセットされる。セット／リセットフリップフロップ１１７の出力／Ｑから、転送指示信号φＡおよび制御クロック信号φＸが出力される。次に、この図５１（Ａ）に示す制御信号発生部の動作を、図５１（Ｂ）に示す信号波形図を参照して説明する。

アクティブ期間中は、スタンバイ指示信号φＳＴＢはＬレベルであり、セット／リセットフリップフロップ１１７はリセット状態にあり、制御クロック信号φＸおよび転送指示信号φＡはともにＨレベルにある。動作モード指示信号ＣＭＤが、スタンバイモードを指定した場合、スタンバイ指示信号φＳＴＢがＨレベルに立上がる。このスタンバイ指示信号φＳＴＢの立上がりに応答してセット／リセットフリップフロップ１１７がセットされ、制御クロック信号φＸおよび転送指示信号φＡがＨレベルからＬレベルに立下がる。このときまた、スタンバイ指示信号φＳＴＢの立上がりに応答して、アクティブラッチ回路ＡＬの電源電圧の制御が行なわれる（電源電圧供給の停止などのゲートトンネル電流低減機構の活性化）。

動作モード指示信号ＣＭＤがスタンバイ期間の終了を指示するとき、モード検出回路１１５からのスタンバイ指示信号φＳＴＢが非活性化される。反転遅延回路１１６はこのスタンバイ指示信号φＳＴＢを所定時間遅延している。この反転遅延回路１１６の有する遅延時間の間に、このスタンバイ指示信号φＳＴＢの非活性化に応答してアクティブラッチ回路ＡＬに対する電源回復が行なわれる（ゲートトンネル電流低減機構の非活性化）。所定期間が経過すると反転遅延回路１１６の出力信号が立上がり、ワンショットパルス発生回路１１８からの転送指示信号φＢが所定期間活性化される。この転送指示信号φＢがＬレベルに達した後、セット／リセットフリップフロップ１１７がリセットされ、転送指示信号φＡおよび制御クロック信号φＸがＨレベルに立上がる。したがって、スタンバイラッチ回路ＳＬからアクティブラッチ回路ＡＬに信号が転送された後に、アクティブラッチ回路ＡＬが対応のトランスファーゲートＸＦ２を介して論理ゲートに結合される。

アクティブラッチ回路ＡＬに対する電源電圧を回復した後に、スタンバイラッチ回路ＳＬからアクティブラッチ回路ＡＬにラッチ信号を転送しており、アクティブラッチ回路ＡＬは、正確に、転送された信号をラッチすることができる。

なお、双方向転送回路のクロックトインバータ回路１０５ａおよび１０５ｂは、クロック制御の部分のＭＩＳトランジスタを、ＩＴＲトランジスタで構成することにより、ゲートトンネル電流およびサブスレッショルドリーク電流（オフリーク電流）両者を低減することができる。

［変更例２］
図５２は、この発明の実施の形態１１の変更例２の動作を示す信号波形図である。この図５２においては、用いられる半導体装置は、先の図４７に示すアクティブラッチ回路ＡＬおよびスタンバイラッチ回路ＳＬおよび双方向転送回路１０５を含む。この変更例２においては、アクティブラッチ回路ＡＬに対して動作を行なうサイクルを規定するアクティブサイクル規定信号φＡＣＴＡに従って、アクティブラッチ回路ＡＬとスタンバイラッチ回路ＳＬの間でのデータ転送が実行される。

アクティブサイクル指示信号φＡＣＴＡが活性化されると、まず転送指示信号φＢが活性化され、双方向転送回路１０５において、スタンバイラッチ回路ＳＬから、アクティブラッチ回路ＡＬへのデータ転送が実行される。このときには、アクティブラッチ回路ＡＬにおいて、電源電圧が安定化されている。転送指示信号φＢが非活性化され、スタンバイラッチ回路ＳＬからアクティブラッチＡＬへの信号転送が完了すると、次いで制御クロック信号φＸが活性状態となり、トランスファーゲートＸＦ２がオン状態となる。これにより、アクティブラッチ回路ＡＬが対応の論理回路に結合され、ラッチ信号の転送または論理回路からの信号のラッチなどの処理が実行される。

このアクティブラッチ回路ＡＬに対する処理が完了すると、制御クロック信号φＸの立上がりから所定時間遅れて、転送指示信号φＡが活性化される。この転送指示信号φＡの活性化に従ってクロックトインバータ回路１０５ａが活性化され、アクティブラッチ回路ＡＬからスタンバイラッチ回路ＳＬへの信号の転送が行なわれる。このアクティブラッチ回路ＡＬからスタンバイラッチ回路ＳＬへの信号転送が完了し、所定時間経過すると、アクティブサイクル指示信号φＡＣＴＡが非活性化され、このアクティブラッチ回路ＡＬに対する動作サイクルが完了する。このアクティブサイクル指示信号φＡＣＴＡの非活性化に応答してアクティブラッチ回路ＡＬに対する電源電圧が、ゲートトンネル電流を低減するように制御される（たとえば電源電圧の供給遮断等）。スタンバイラッチ回路ＳＬは、アクティブサイクル指示信号φＡＣＴＡの活性化の期間内に転送指示信号φＡの活性化に応答して、アクティブラッチ回路ＡＬにおいて処理された信号を受けてラッチしている。したがって、アクティブ期間における論理処理速度に悪影響を及ぼすことなく高速動作性を保証し、かつスタンバイ期間中における消費電流を低減することができる。以後、この動作が、アクティブラッチ回路ＡＬに対する動作が行なわれるごとに繰返し実行される。

図５３は、図５２に示す各信号を発生する制御信号発生部の構成を概略的に示す図である。図５３において、制御信号発生部は、動作モード指示信号ＣＭＤに従って、このアクティブラッチ回路ＡＬに対する動作が行なわれる期間を示すアクティブサイクル指示信号φＡＣＴＡを発生するモード検出回路１２０と、モード検出回路１２０からのアクティブサイクル指示信号φＡＣＴＡの活性化に応答してワンショットのパルス信号を発生するワンショットパルス発生回路１２１と、ワンショットパルス発生回路１２１からのパルス信号を反転するインバータ回路１２２と、インバータ回路１２２の出力信号とアクティブサイクル指示信号φＡＣＴＡとを受けるＡＮＤ回路１２３と、ＡＮＤ回路１２３の出力信号の立上がり（活性化）に応答してワンショットのパルス信号を発生するワンショットパルス発生回路１２４と、ワンショットパルス発生回路１２４の出力するパルス信号を所定時間遅延する遅延回路１２５と、遅延回路１２５の出力信号の立上がりに応答してワンショットのパルス信号を発生するワンショットパルス発生回路１２６を含む。

ワンショットパルス発生回路１２１および１２６から転送指示信号φＢおよびφＡがそれぞれ出力される。またワンショットパルス回路１２４から、制御クロック信号φＸが発生される。遅延回路１２５は、このアクティブラッチ回路ＡＬに対する信号の処理が行なわれ、アクティブラッチ回路ＡＬのラッチ信号が確定状態となるのに必要とされる期間に等しい遅延時間を有する。

この図５３に示す制御信号発生部においては、動作モード指示信号（またはコマンド）ＣＭＤが与えられると、モード検出回路１２０は、このアクティブラッチ回路ＡＬに対する動作が行なわれる期間アクティブサイクル指示信号φＡＣＴＡを活性化する。これは、たとえばアクティブラッチ回路を含む全体装置が、クロック信号ＣＬＫに同期して動作しており、この動作モード指示信号ＣＭＤがある動作モードを指定したとき、このクロック信号ＣＬＫに同期してアクティブサイクル指示信号φＡＣＴＡが、このクロック信号の所定サイクル経過後にアクティブラッチ回路の活性化のタイミングに合わせて所定期間活性化される構成にたとえば対応する。

このアクティブサイクル指示信号φＡＣＴＡが活性化されると、ワンショットパルス発生回路１２１からの転送指示信号φＢが活性化され、スタンバイラッチ回路ＳＬからアクティブラッチ回路ＡＬへの信号の転送が行なわれる。アクティブサイクル指示信号φＡＣＴＡが活性化され、かつ転送指示信号φＢが非活性状態となると、ワンショットパルス発生回路１２４が制御クロック信号φＸを活性化する。すなわち、アクティブラッチ回路ＡＬにおいて、電源制御がアクティブサイクル指示信号φＡＣＴＡによって行なわれて電源電圧が回復し、かつスタンバイラッチ回路ＳＬからのデータ転送が完了した後に制御クロック信号φＸが活性化され、アクティブラッチ回路ＡＬが対応の論理回路に結合される。

この制御クロック信号φＸが活性化されると、遅延回路１２５が有する遅延時間が経過した後に転送指示信号φＡが、ワンショットパルス発生回路１２６により発生される。したがって、アクティブラッチ回路ＡＬに対し論理回路による信号処理が完了し、アクティブラッチ回路ＡＬのラッチ信号が確定した後に、転送指示信号φＡが活性化されてアクティブラッチ回路ＡＬからスタンバイラッチ回路ＳＬへの信号の転送が実行される。アクティブラッチ回路ＡＬに対する処理が実行されるサイクル内においてスタンバイラッチ回路ＳＬの信号の転送が行なわれており、この転送のために特別のサイクルを設ける必要がなく、また、アクティブラッチ回路ＡＬからスタンバイラッチ回路ＳＬの信号転送が、論理回路の処理動作に悪影響を及ぼすことがなく、全体装置の動作速度の低減が防止される。

なお、制御クロック信号φＸは、転送指示信号φＡが活性化されると、適当なタイミングで非活性化され、トランスファゲートＸＦ２がオフ状態となる。

［変更例３］
図５４は、この発明の実施の形態１１の変更例３の動作を示す信号波形図である。この変更例３においては、クロック信号ＣＬＫが動作サイクルを規定する。半導体装置の構成は、図４７に示す構成と同じであり、アクティブラッチ回路ＡＬおよびスタンバイラッチ回路ＳＬと、これらのラッチ回路ＡＬおよびＳＬ間の信号転送を行なう双方向転送回路１０５と、アクティブラッチ回路ＡＬを論理回路に結合するトランスファーゲートＸＦ２を含む。次に、この変更例３の動作を図５４に示す信号波形図を参照して説明する。

クロック信号ＣＬＫのサイクル♯１において動作モード指示信号に従ってアクティブサイクル指示信号φＡＣＴＡが活性化される。このアクティブサイクル指示信号φＡＣＴＡの活性化に従って、アクティブラッチ回路ＡＬに対する電源回復処理が行なわれる。このアクティブラッチ回路ＡＬに対する電源回復処置が完了すると、転送指示信号φＢが活性化され、スタンバイラッチ回路ＳＬのノード１０６ｂにラッチされている信号が、双方向転送回路１０５を介して、アクティブラッチ回路ＡＬのノード１０６ａに転送される。応じて、アクティブラッチ回路ＡＬのノード１０６ａの信号電位は、スタンバイラッチ回路ＳＬのラッチ信号が規定する信号電位レベルとなる。

クロック信号ＣＬＫのサイクル♯２において、このアクティブラッチ回路ＡＬに対する活性化信号である制御クロック信号φＸが活性化され、アクティブラッチ回路ＡＬがトランスファーゲートＸＦ２を介して論理回路に結合される。この論理回路により、アクティブラッチ回路ＡＬにラッチされた信号に対する処理が行なわれる。

このクロック信号ＣＬＫのサイクル♯２において、必要な処理が行なわれ、アクティブラッチ回路ＡＬに対する信号の処理が実行される。この信号処理に応じて、アクティブラッチ回路ＡＬのノード１０６ａの信号電位が変化する。この変化タイミングは、論理回路の信号処理タイミングにより決定される。したがって、図５４においては、このノード１０６ａの信号電位変化タイミングを、ある時間幅をもって示している。

このクロックサイクル♯２においてアクティブラッチ回路ＡＬに対する処理が完了すると、次のサイクル♯３において、制御クロック信号φＸが非活性化される。制御クロック信号φＸが非活性化されると、次いで転送指示信号φＡが活性化され、アクティブラッチ回路ＡＬにラッチされた信号がスタンバイラッチ回路ＳＬへ転送される。そのスタンバイラッチ回路ＳＬへの信号転送が完了すると、アクティブラッチ回路ＡＬに対する電源制御が行なわれ、ゲートトンネル電流の低減が行なわれる。

アクティブサイクル指示信号φＡＣＴＡは、このクロックサイクル♯３において非活性化されてもよく、また他の論理回路が動作している期間活性状態に維持されてもよい。

この図５４に示すように、アクティブラッチ回路ＡＬに対する信号処理が行なわれたサイクルの次のサイクルで、アクティブラッチ回路からスタンバイラッチ回路ＳＬへの信号を転送することにより、アクティブラッチ回路ＡＬからスタンバイラッチ回路ＳＬへの転送時間を考慮してクロック信号のサイクル期間を決定する必要がなく、高速動作性に対する悪影響は生じず、またこのアクティブラッチ回路ＡＬのスタンバイ状態時（スタンバイ期間時）における消費電流を低減することもできる。

図５５は、図５４に示す各信号を発生する制御信号発生部の構成を概略的に示す図である。図５５において、制御信号発生部は、動作モード指示信号ＣＭＤとクロック信号ＣＬＫとを受け、このクロック信号ＣＬＫの立上がりで、動作モード指示信号ＣＭＤの状態に従って、アクティブサイクル指示信号φＡＣＴＡを活性化するモード検出回路１３０と、アクティブサイクル指示信号φＡＣＴＡをクロック信号ＣＬＫに従って転送するシフタ１３１と、シフタ１３１の出力信号φＳＨの立上がりに応答してセットされて制御クロック信号φＸをＨレベルにセットするセット／リセットフリップフロップ１３２と、制御クロック信号φＸをクロック信号ＣＬＫに従って転送するシフタ１３３と、シフタ１３３の出力信号の立上がりに応答してワンショットのパルス信号を生成するワンショットパルス発生回路１３４と、アクティブサイクル指示信号φＡＣＴＡを所定時間遅延する遅延回路１３５と、遅延回路１３５の出力信号の立上がりに応答してワンショットのパルス信号を発生するワンショットパルス発生回路１３６を含む。

セット／リセットフリップフロップ１３２から、制御クロック信号φＸが出力され、ワンショットパルス発生回路１３４および１３６から、転送指示信号φＡおよびφＢがそれぞれ出力される。遅延回路１３５は、アクティブサイクル指示信号φＡＣＴＡが活性化されたとき、アクティブラッチ回路ＡＬの動作電源電圧回復に必要とされる時間に等しい遅延時間を有する。この遅延回路１３５を設けることにより、アクティブサイクル移行時において、十分にアクティブラッチ回路ＡＬの電源電圧が回復した後に、スタンバイラッチ回路ＳＬからアクティブラッチ回路ＡＬへの信号転送を行ない、アクティブラッチ回路における正確な信号のラッチを保証する。

シフタ１３１および１３３は、それぞれ所定のクロックサイクル期間にわたって与えられた信号を転送して遅延する。したがって、シフタ１３１および１３３は、それぞれ、クロック信号ＣＬＫの半サイクル単位でその遅延時間を設定することができる。このシフタ１３１の転送サイクル数を調整することにより、制御クロック信号φＸが活性状態となるクロックサイクル期間を、図５４に示すサイクル♯１および♯３いずれにも設定することができる。シフタ１３３を用いることにより、制御クロック信号φＸが非活性状態となった後に、転送指示信号φＡを生成することができる。またシフタ１３３により、制御クロック信号φＸの活性化期間をクロックサイクルの半サイクル単位で調節することもできる。

この制御信号発生部は、さらに、アクティブサイクル指示信号φＡＣＴＡの立上がりに応答してセットされかつ転送指示信号φＡの立下がりに応答してリセットされるセット／リセットフリップフロップ１３７を含む。このセット／リセットフリップフロップ１３７の出力Ｑからの信号が、アクティブラッチＡＬの電源制御のために使用される（階層電源構成の場合、電源スイッチトランジスタに対する制御クロック信号φとしてこのセット／リセットフリップフロップ１３７の出力Ｑからの信号が使用される）。

なお、この図５４に示す信号波形において、シフタ１３１のクロック転送サイクルを０に設定した場合、クロックサイクル♯１および♯２を１つのクロックサイクルとして、アクティブラッチ回路とスタンバイラッチ回路ＳＬとの間での信号転送が行なわれる。

［変更例４］
図５６（Ａ）は、この発明の実施の形態１１の変更例４の構成を概略的に示す図である。図５６（Ａ）に示す構成においては、複数段の論理回路ＬＧ♯１−ＬＧ♯ｎが同期設計されており、活性化信号φＬ１−φＬｎに従って順次処理を実行する。これらの論理回路ＬＧ♯１−ＬＧ♯ｎそれぞれに対応してラッチ回路ＬＴ♯１−ＬＴ♯ｎが設けられる。ラッチ回路ＬＴ♯１−ＬＴ♯ｎは同一構成を有するため、図５６（Ａ）において、ラッチ回路ＬＴ♯ｉの構成を代表的に示す。ラッチ回路ＬＴ♯ｉは、アクティブラッチ回路ＡＬ、スタンバイラッチ回路ＳＬ、制御クロック信号φＸｉに従ってアクティブラッチ回路ＡＬと論理回路ＬＧ♯ｉと結合するトランスファーゲートＸＦ２、および転送指示信号φＡｉおよびφＢに従ってアクティブラッチ回路ＡＬとスタンバイラッチ回路ＳＬの間で信号転送を行なう双方向転送回路１０５を含む。アクティブラッチ回路ＡＬからスタンバイラッチ回路ＳＬへの信号転送を制御する転送指示信号φＡｉが、ラッチ回路ＬＴ♯１−ＬＴ♯ｎに対し個々に生成される。一方、スタンバイ状態終了時スタンバイラッチ回路ＳＬからアクティブラッチ回路ＡＬへの信号転送を指示する転送指示信号φＢが、ラッチ回路ＬＴ♯１−ＬＴ♯ｎに共通に生成される。次に、この図５６（Ａ）に示す半導体装置の動作を図５６（Ｂ）に示す信号波形図を参照して説明する。

スタンバイ期間が完了して、アクティブサイクルが始まると、まず転送指示信号φＢが活性化され、ラッチ回路ＬＴ♯１−ＬＴ♯ｎにおいて、スタンバイラッチ回路ＳＬからアクティブラッチ回路ＡＬへの信号転送が行なわれる。このときには、スタンバイ状態時において電源制御が行なわれていたアクティブラッチ回路ＡＬに対する電源は回復している。アクティブサイクル指示信号φＡＣＴＡが活性化されると、次いで論理回路ＬＧ♯１−ＬＧ♯ｎは活性制御信号φＬ１−φＬｎに従って順次活性化され、それぞれ前段の論理回路から与えられた信号に対する処理を実行する。このとき、またラッチ回路ＬＴ♯１−ＬＴ♯ｎにおいては、対応の論理回路に対する活性制御信号φＬｉが活性状態となると、制御クロック信号φＸｉが所定のタイミングで活性化され、トランスファーゲートＸＦ２が導通し、アクティブラッチ回路ＡＬと論理回路ＬＧ♯ｉが結合される。

論理回路ＬＧ♯１−ＬＧ♯ｎにおいて、それぞれ活性制御信号φＬ１−φＬｎに従って動作を実行し、その実行結果がラッチ回路ＬＴ♯１−ＬＴ♯ｎのアクティブラッチ回路ＡＬにラッチされる。次のサイクルにおいて、このアクティブラッチ回路ＡＬにラッチされた信号が、双方向転送回路１０５を介して対応のスタンバイラッチ回路ＳＬへ転送される。すなわち、論理回路ＬＧ♯１−ＬＧ♯ｎにおいて活性制御信号φＬ１−φＬｎが活性化されると、次のサイクルで、転送指示信号φＡ１−φＡｎが活性化される。したがって、論理回路ＬＧ♯ｉが動作し、信号処理を行なったサイクルの次のサイクルにおいて、アクティブラッチ回路からスタンバイラッチ回路ＳＬへの信号転送が行なわれている。したがって、各動作サイクルにおいて、論理回路の信号処理タイミングによるアクティブラッチ回路ＡＬの信号確定タイミングと、このスタンバイラッチ回路ＳＬへの信号転送タイミングを考慮する必要がなく、十分余裕を持って、アクティブラッチ回路からスタンバイラッチ回路ＳＬへ信号を転送することができ、タイミング調整のための回路が不要となり、回路要素数の低減および応じて消費電力の低減を実現することができる。

図５７（Ａ）は、図５６（Ａ）に示す転送指示信号φＡｉを発生する部分の構成を概略的に示す図である。図５７（Ａ）において、転送指示信号発生部は、活性制御信号φＬｉをクロック信号ＣＬＫに同期して１クロックサイクル期間転送するシフタ１４０と、シフタ１４０の出力信号の立上がりに応答してワンショットのパルス信号を発生するワンショットパルス発生回路１４１を含む。このワンショットパルス発生回路１４１から、転送指示信号φＡｉが出力される。クロック信号ＣＬＫは、図５６（Ａ）に示す論理回路ＬＧ♯１−ＬＧ♯ｎの動作サイクルを規定する信号である。この図５７（Ａ）に示す転送指示信号発生部の動作を図５７（Ｂ）に示すタイミングチャートを参照して説明する。

活性制御信号φＬｉがクロック信号ＣＬＫの立上がりに同期して活性化されると、シフタ１４０は、この活性制御信号φＬｉを取込み次のクロック信号ＣＬＫの立上がりで、この取込んだ信号を出力する。したがって、クロックサイクル♯ｉにおいて活性制御信号φＬｉが活性化され、次のクロックサイクル♯ｉ＋１において次段の論理回路ＬＧ♯（ｉ＋１）に対する活性制御信号φＬｉ＋１が活性化されるとき、このクロックサイクル♯ｉ＋１において、ワンショットパルス発生回路１４１からワンショットが発生され、転送指示信号φＡｉが活性化される。したがって、アクティブラッチ回路ＡＬにおいてクロックサイクル♯ｉによりラッチされた信号が次のクロックサイクル♯ｉ＋１で、アクティブラッチ回路ＡＬからスタンバイラッチ回路ＳＬへ転送される。

なお、制御クロック信号φＸｉは、活性制御信号φＬｉに応答して適当なタイミングで活性化されればよい。

なお、活性制御信号φＬ１−φＬｎは、アクティブサイクル指示信号φＡＣＴＡが活性化されると、クロック信号ＣＬＫに同期してシフト動作を行なうシフトレジスタから生成される。

なお、論理回路ＬＧ♯１〜ＬＧ♯ｎがクロック信号に同期して、パイプライン的に逐次処理をする場合、パイプラインステージの入出力部にはクロック信号に従って動作するレジスタが設けられる。このレジスタによりパイプラインステージ間の信号転送が行なわれる。このレジスタによるパイプラインステージ間信号転送と同期してアクティブラッチ回路ＡＬからスタンバイラッチ回路ＳＬへ信号の転送を行なう。パイプライン処理においても、次サイクルでの信号転送が実現される。

［変更例５］
図５８は、この発明の実施の形態１１の変更例５の動作を示す信号波形図である。この図５８においては、半導体装置は、通常モードと低消費電力モードを有する。低消費電力モードは、ロジック回路の場合、ロジック回路が動作を停止するスリープモードであり、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の場合には、セルフリフレッシュモードである。通常モードにおいてはこの半導体装置が所定の処理を実行する。図５８に示すように、転送指示信号φＡが、通常モードから低消費電力モードに移行するときに活性化され、アクティブラッチ回路ＡＬから、スタンバイラッチ回路ＳＬにラッチ信号が転送される。この期間は、低消費電力エントリモードである。この低消費電力エントリモードが完了すると、アクティブラッチ回路において、電源制御が実行され、ゲートトンネル電流の低減が行なわれる。

低消費電力モードが完了すると、まずアクティブラッチ回路に対する電源制御が行なわれ、電源が回復した後、アクティブラッチ回路に対する転送指示信号φＢが活性化され、スタンバイラッチ回路ＳＬからアクティブラッチ回路ＡＬへラッチ信号の転送が行なわれる。この転送指示信号φＢの活性化期間が終了し、低消費電力イグジットモードが完了すると、半導体装置に所定の処理を実行させることができる。

したがって通常モード時においては、ゲート絶縁膜の薄いＭＩＳトランジスタを用いて高速動作させ、低消費電力モードにおいては、アクティブラッチ回路ＡＬの電源電圧制御等によりゲートトンネル電流を低減し、応じて消費電力を低減する。この図５８に示す信号波形は、先の図４８の波形図においてスタンバイ期間を低消費電力モードの期間に置き換えることにより与えられ、対応の制御信号発生部により図５８に示す波形を実現する制御信号発生部は実現される。

以上のように、この発明の実施の形態１１に従えば、待機期間中の信号の論理が予め定められないラッチ回路の場合、待機期間中アクティブラッチ回路からスタンバイラッチ回路へ信号を転送し、アクティブラッチ回路をゲートトンネル電流低減状態に設定しており、待機期間中のゲートトンネル電流による消費電力を抑制することができる。また、待機期間からアクティブ期間への移行時においては、スタンバイラッチ回路にラッチされた信号をアクティブラッチ回路へ転送しており、正確に、ラッチされた信号を復元することが、またアクティブ期間中、このアクティブラッチ回路により、高速動作を実現することができる。

［実施の形態１２］
図５９（Ａ）は、この発明の実施の形態１２に従う半導体装置の構成の一例を示す図である。図５９（Ａ）において、電源ノードとプリチャージノード１５０の間に、プリチャージ指示信号／φＰＲの活性化時（Ｌレベルのとき）導通するＭＩＳトランジスタＰＴＲ１５が設けられる。プリチャージノード１５０と接地ノードの間に、並列にＮチャネルＭＩＳトランジスタＮＱ１５、ＮＱ１６、およびＮＱ１７が設けられる。これらのＭＩＳトランジスタＮＱ１５、ＮＱ１６およびＮＱ１７のゲートへは、それぞれ入力信号ＩＮ１、ＩＮ２およびＩＮ３が与えられる。

プリチャージ指示信号／φＰＲは、スタンバイ期間中活性状態のＬレベルへ設定され、プリチャージノード１５０を、電源電圧Ｖｃｃレベルにプリチャージする。このプリチャージ用のＭＩＳトランジスタＰＴＲ１５には、ＩＴＲトランジスタを用い、そのゲートトンネル電流リークを抑制する。入力信号ＩＮ１−ＩＮ３に応答して動作するＭＩＳトランジスタＮＱ１５−ＮＱ１７には、ゲート絶縁膜の膜厚が薄いＭＩＳトランジスタが用いられる。スタンバイ期間中、入力信号ＩＮ１−ＩＮ３はすべてＬレベルであり、ＭＩＳトランジスタＮＱ１５−ＮＱ１７はオフ状態を維持する。次に、この図５９（Ａ）に示す半導体装置の動作を図５９（Ｂ）に示す動作波形図を参照して説明する。

スタンバイ期間中、プリチャージ指示信号／φＰＲはＬレベルであり、プリチャージノード１５０は、プリチャージ用のＭＩＳトランジスタＰＴＲ１５により電源電圧レベルにプリチャージされる。入力信号ＩＮ１−ＩＮ３は、すべてＬレベルであり、ＭＩＳトランジスタＮＱ１５−ＮＱ１７はすべてオフ状態を維持する。

プリチャージ状態において、ＭＩＳトランジスタＰＴＲ１５はオン状態となるものの、プリチャージ用ＭＩＳトランジスタＰＴＲ１５は、ＩＴＲトランジスタであり、そのゲートトンネル電流は十分に抑制される。また、ＭＩＳトランジスタＮＱ１５−ＮＱ１７は、オフ状態であり、ゲートトンネル電流はほとんど生じない。また、このプリチャージ用ＭＩＳトランジスタＰＴＲ１５は、ＩＴＲトランジスタであり、たとえばゲート絶縁膜の膜厚が厚い場合、しきい値電圧の絶対値が大きくなり、応じてオフリーク電流も低減できる。

アクティブサイクルが始まると、プリチャージ指示信号／φＰＲがＨレベルとなり、プリチャージ用のＭＩＳトランジスタＰＴＲ１５がオフ状態となる。ＭＩＳトランジスタＮＱ１５−ＮＱ１７が、入力信号ＩＮ１−ＩＮ３の論理レベルに従ってオン／オフ状態となり、ＭＩＳトランジスタＮＱ１５−ＮＱ１７が選択的にオン／オフ状態となる。このＭＩＳトランジスタＮＱ１５−ＮＱ１７のオン／オフ状態により、プリチャージノード１５０のアクティブ期間中の電圧レベルが決定される。このプリチャージノード１５０を接地電圧レベルに放電する場合、ＭＩＳトランジスタＮＱ１５−ＮＱ１７は、ゲート絶縁膜の薄いＭＩＳトランジスタであり、高速で動作し、プリチャージノード１５０を接地電圧レベルへ放電する。

したがって、この図５９（Ａ）に示すように、プリチャージノード１５０をスタンバイ期間中所定電圧レベルにプリチャージし、アクティブ期間中に、入力信号に応じてプリチャージノードの電圧レベルが決定されるダイナミック動作を行なう場合、プリチャージ用ＭＩＳトランジスタとしてＩＴＲトランジスタを利用することによって、ゲートトンネル電流を抑制することができる。

このスタンバイ期間およびアクティブ期間は、活性化指示信号ＡＣＴにより決定される。図５９（Ｃ）は、この発明の実施の形態１２の半導体装置の一般的な形態を示す図である。図５９（Ｃ）において、半導体装置は、電源ノードとプリチャージノード１５０の間に接続されるプリチャージ用ＭＩＳトランジスタＰＴＲ１５と、プリチャージノード１５０を入力信号（群）に従って駆動する論理回路１５５を含む。この論理回路１５５は、ゲート絶縁膜膜厚の薄い薄膜トランジスタ（Ｔｒ）で構成される。この論理回路１５５の構成は、各用途に応じて適当に定められる。プリチャージノード１５０を、アクティブサイクル時、入力信号ＩＮに従って駆動する構成であればよい。

［変更例１］
図６０（Ａ）は、この発明の実施の形態１２の変更例１の構成を示す図である。図６０（Ａ）に示す構成は、図５９（Ａ）に示す構成に加えて、プリチャージノード１５０と電源ノードの間に、プリチャージ指示信号／φＰＲ２の活性化時導通するプリチャージ用ＭＩＳトランジスタＰＱ１５が設けられる。このＭＩＳトランジスタＰＱ１５は、ゲート絶縁膜の膜厚は薄くされており、高速動作が可能である。プリチャージ指示信号／φＰＲ２は、アクティブ期間からスタンバイ期間への移行時ワンショットパルスの形で活性化される。次に、この図６０（Ａ）に示す半導体装置の動作を、図６０（Ｂ）に示す信号波形図を参照して説明する。

スタンバイ状態時においては、活性化指示信号ＡＣＴはＬレベルであり、応じてプリチャージ指示信号／φＰＲ１がＬレベルの活性状態となり、プリチャージ用ＭＩＳトランジスタＰＴＲ１５がオン状態となり、ノード１５０が、電源電圧Ｖｃｃレベルにプリチャージされている。プリチャージ指示信号／φＰＲ２は、Ｈレベルの非活性状態であり、プリチャージ用ＭＩＳトランジスタＰＱ１５はオフ状態を維持する。したがって、このプリチャージ用ＭＩＳトランジスタＰＱ１５は、オフ状態であるため、このゲート絶縁膜の薄いＭＩＳトランジスタをプリチャージ用ＭＩＳトランジスタＰＱ１５として利用しても、このＭＩＳトランジスタＰＱ１５にはゲートトンネル電流は生じない。入力信号ＩＮ１−ＩＮ３は、スタンバイ期間中Ｌレベルである。

アクティブ期間が始まると、活性化指示信号ＡＣＴに従ってプリチャージ用ＭＩＳトランジスタＰＴＲ１５がオフ状態となる。プリチャージ指示信号／φＰＲ２はＨレベルを維持している。入力信号ＩＮ１−ＩＮ３が、このアクティブ期間中に変化し、ＭＩＳトランジスタＮＱ１５−ＮＱ１７が、入力信号ＩＮ１−ＩＮ３に従って選択的にオン／オフ状態に設定され、プリチャージノード１５０の電圧レベルが応じて設定される。

アクティブ期間が完了すると、活性化指示信号ＡＣＴの非活性化に応答してプリチャージ指示信号／φＰＲ１がＨレベルからＬレベルに立下がり、ＭＩＳトランジスタＰＴＲ１５がオン状態となり、プリチャージノード１５０を電源電圧Ｖｃｃレベルにプリチャージする。このとき、また、プリチャージ指示信号／φＰＲ２がＬレベルとなり、プリチャージ用ＭＩＳトランジスタＰＱ１５がオン状態となる。

ＩＴＲトランジスタは、ゲートトンネル電流抑制のためにゲートトンネル障壁が大きく、また、そのしきい値電圧の絶対値が大きくなっている。したがって、このＩＴＲトランジスタであるＭＩＳトランジスタＰＴＲ１５を用いてプリチャージノード１５０をプリチャージする場合、プリチャージノード１５０の電圧レベルが電源電圧Ｖｃｃレベルに復帰するまでに時間を有し、スタンバイ期間およびアクティブ期間が繰返し実行される場合、このスタンバイの期間を短くすることができなくなる可能性が生じる。そこで、ゲート絶縁膜の薄い高速動作するＭＩＳトランジスタをプリチャージ用ＭＩＳトランジスタＰＱ１５として用い、このプリチャージノード１５０を高速で電源電圧Ｖｃｃレベルまで復帰させる。これにより、スタンバイ期間が短い場合においても、確実にプリチャージノード１５０を電源電圧Ｖｃｃレベルにプリチャージすることができ、スタンバイ期間中の消費電流の低減およびアクティブ期間中の高速動作両者を実現することができる。

図６１は、図６０（Ａ）に示すプリチャージ指示信号発生部の構成を概略的に示す図である。図６１において、プリチャージ指示信号の発生部は、活性化指示信号ＡＣＴを受ける２段の縦続接続されるインバータ回路１５５ａおよび１５５ｂと、インバータ回路１５５ａの出力信号の立上がりに応答して所定期間Ｌレベルとなるワンショットのパルス信号を生成するワンショットパルス発生回路１５６を含む。インバータ回路１５５ｂからプリチャージ指示信号／φＰＲ１が出力され、ワンショットパルス発生回路１５６からプリチャージ指示信号／φＰＲ２が出力される。

インバータ回路１５５ａおよび１５５ｂはバッファ回路を構成しており、活性化指示信号ＡＣＴに従ってプリチャージ指示信号／φＰＲ１が生成される。一方、アクティブ期間完了時、インバータ回路１５５ａの出力信号がＨレベルに立上がり、応じてワンショットパルス発生回路１５６が、ワンショットのパルス信号を生成し、プリチャージ指示信号／φＰＲ２をこのスタンバイ期間移行時所定期間活性状態へ駆動する。これにより、各動作サイクル／期間に応じて、プリチャージ指示信号／φＰＲ１および／φＰＲ２を活性／非活性化することができる。

［変更例２］
図６２は、この発明の実施の形態１２の変更例２の動作を示す信号波形図である。用いられる半導体装置の構成は図６０（Ａ）の構成であり、プリチャージノード１５０のプリチャージには、プリチャージ指示信号／φＰＲ１および／φＰＲ２に従ってオン状態となるプリチャージ用のトランジスタＰＴＲ１５およびＰＱ１５を用いる。この図６２に示す信号波形図においては、ゲート絶縁膜の薄いプリチャージ用ＭＩＳトランジスタＰＱ１５をオン状態にさせるためのプリチャージ指示信号／φＰＲ２は、アクティブ期間開始時にワンショットパルスの形で活性化される。すなわち、スタンバイ期間からアクティブ期間への移行時に、プリチャージ指示信号／φＰＲ２が所定期間活性状態とされ、ＭＩＳトランジスタＰＱ１５で確実に、プリチャージノード１５０を所定電圧レベルにプリチャージする。

スタンバイ期間中、ＭＩＳトランジスタＰＴＲ１５でプリチャージノード１５０をプリチャージする場合、このスタンバイ期間の長さが短く、不十分であり、プリチャージノード１５０を指定電圧にプリチャージできない場合であっても、アクティブ期間開始時においてプリチャージ指示信号／φＰＲ２により、確実に、プリチャージノード１５０を所定電圧レベルにプリチャージすることができる。このプリチャージ完了後、入力信号ＩＮ１−ＩＮ３に従ってＭＩＳトランジスタＮＱ１５−ＮＱ１７が選択的にオン／オフ状態となる。

図６３は、図６２に示すプリチャージ指示信号を発生する部分の構成を概略的に示す図である。図６３に示すプリチャージ指示信号発生部は、図６１に示すプリチャージ指示信号発生部と、以下の点において異なっている。すなわち、プリチャージ指示信号／φＰＲ２は、活性化指示信号ＡＣＴの立上がりに応答して所定期間Ｌレベルとなるワンショットのパルス信号を発生するワンショットパルス発生回路１５７から発生される。アクティブ期間開始時において、プリチャージ指示信号／φＰＲ２を所定期間活性状態へ駆動する。

図６４は、この発明の実施の形態１２の変更例１および２の半導体装置の一般的構成を示す図である。この図６４においては、プリチャージノード１５０を、入力信号（群）ＩＮに従って駆動する論理回路１５５が設けられる。この論理回路１５５は、ゲート絶縁膜の薄いＭＩＳトランジスタ（薄膜Ｔｒ）を構成要素として有する。プリチャージノード１５０は、プリチャージ指示信号／φＰＲ１および／φＰＲ２をそれぞれゲートに受けるＭＩＳトランジスタＰＴＲ１５およびＰＱ１５により、電源電圧Ｖｃｃレベルにプリチャージされる。この論理回路１５５は、先の図５９（Ｃ）に示す構成と同様、所定の論理処理を実行して、プリチャージノード１５０を選択的に駆動する。

［変更例３］
図６５は、この発明の実施の形態１２の変更例３の動作を示す信号波形図である。この変更例３において、半導体装置は、通常動作モード時におけるスタンバイサイクルおよびアクティブサイクルに加えて、動作が停止されるスリープモードを有する。半導体装置の構成は、図６０（Ａ）に示す構成と同じであり、プリチャージ指示信号／φＰＲ１に応答してオン状態となるＩＴＲトランジスタで構成されるＭＩＳトランジスタＰＴＲ１５およびプリチャージ指示信号／φＰＲ２に応答してオン／オフ状態となるＭＩＳトランジスタＰＱ１５がプリチャージ用ＭＩＳトランジスタとして設けられる。次に、この図６５に示す信号波形図を参照して、この発明の実施の形態１２の変更例３の動作について説明する。

スリープモード指示信号ＳＬＥＥＰが非活性状態のＬレベルの場合には、活性化指示信号ＡＣＴに従ってスタンバイサイクルおよびアクティブサイクルが繰返し実行される。このスリープモード指示信号ＳＬＥＥＰがＬレベルのときには、プリチャージ指示信号／φＰＲ１はＨレベルを維持し、したがって、ＭＩＳトランジスタＰＴＲ１５はオフ状態を維持する。通常動作モード時（スリープモード指示信号の非活性化時）において、プリチャージ指示信号／φＰＲ２が活性化指示信号ＡＣＴに従ってＬレベルおよびＨレベルに駆動される。スタンバイサイクルにおいては、プリチャージ指示信号／φＰＲ２がＬレベルとなり、プリチャージ用ＭＩＳトランジスタＰＱ１５がオン状態となり、プリチャージノード１５０が高速で充電される。一方、アクティブサイクル時においては、プリチャージ指示信号／φＰＲ２がＨレベルとなり、プリチャージ用ＭＩＳトランジスタＰＱ１５がオフ状態となる。このアクティブサイクル時において入力信号ＩＮ１、ＩＮ２およびＩＮ３に従って論理回路またはＭＩＳトランジスタＮＱ１５−ＮＱ１７が選択的にプリチャージノード１５０を接地電圧レベルに駆動する。

スリープモード指示信号ＳＬＥＥＰがＨレベルとなり、スタンバイ状態が所定時間以上継続するスリープモードが指定されると、プリチャージ指示信号／φＰＲ２がＨレベルとなり、プリチャージ用ＭＩＳトランジスタＰＱ１５は、このスリープモード期間中オフ状態を維持する。一方、このスリープモード指示信号ＳＬＥＥＰの活性化に応答してプリチャージ指示信号／φＰＲ１がＬレベルとなり、プリチャージ用のＭＩＳトランジスタＰＴＲ１５がオン状態となり、プリチャージノード１５０を電源電圧Ｖｃｃレベルにプリチャージする。スリープモード時においては、消費電流はできるだけ小さくされる。ＭＩＳトランジスタＰＱ１５をスリープモード時オフ状態とすることにより、このプリチャージ用ＭＩＳトランジスタＰＱ１５におけるゲートトンネル電流を抑制する。

ＭＩＳトランジスタＰＴＲ１５は、ＩＴＲトランジスタであり、オン状態時におけるゲートトンネル電流は十分小さい。したがって、このスリープモード時におけるプリチャージ用ＭＩＳトランジスタＰＴＲ１５およびＰＱ１５におけるゲートトンネル電流を抑制することができる。通常動作モード時においては、高速動作するＭＩＳトランジスタＰＱ１５を用いてプリチャージノード１５０をプリチャージしている。したがって、アクティブ状態からスタンバイ状態への遷移時に、プリチャージノードを高速でプリチャージすることができ、高速動作が可能となる。またスリープモード移行時においては、このスリープモードへの移行は高速動作が要求されないため、ＩＴＲトランジスタを用いてプリチャージノード１５０を所定電圧レベルにプリチャージしても、何ら問題は生じず、スリープモード時の消費電流が低減される。

図６６は、図６５に示すプリチャージ指示信号／φＰＲ１および／φＰＲ２を発生する部分の構成の一例を示す図である。図６６において、プリチャージ指示信号発生部は、活性化指示信号ＡＣＴを受ける２段の縦続接続されるインバータ回路１６０ａおよび１６０ｂと、インバータ回路１６０ｂの出力信号とスリープモード指示信号ＳＬＥＥＰを受けるＯＲ回路１６０ｃと、スリープモード指示信号ＳＬＥＥＰを受けるインバータ回路１６０ｄを含む。ＯＲ回路１６０ｃから、プリチャージ指示信号／φＰＲ２が出力され、インバータ回路１６０ｄから、プリチャージ指示信号／φＰＲ１が出力される。

活性化指示信号ＡＣＴは、動作サイクルに応じて外部からの信号に応じて生成される。したがって、この図６６に示す構成を利用することにより、スリープモード指示信号ＳＬＥＥＰがＬレベルのときには、ＯＲ回路１６０ｃがバッファ回路として動作し、またインバータ回路１６０ａおよび１６０ｂがバッファ回路として動作するため、活性化指示信号ＡＣＴに従ってプリチャージ指示信号／φＰＲ２が変化する。スリープモード指示信号ＳＬＥＥＰがＬレベルであるため、プリチャージ指示信号／φＰＲ１がＨレベルを維持する。

スリープモード指示信号ＳＬＥＥＰがＨレベルとなると、ＯＲ回路１６０ｃからのプリチャージ指示信号／φＰＲ２がＨレベルとなり、一方、インバータ回路１６０ｄからのプリチャージ指示信号／φＰＲ１がＬレベルとなる。

この図６６に示す構成を利用することにより、通常動作モード時およびスリープモード時で、プリチャージ用のＭＩＳトランジスタを使い分けることができる。

［変更例４］
図６７（Ａ）は、この発明の実施の形態１２の変更例４の構成を示す図である。この図６７（Ａ）に示す構成においては、電源ノードとプリチャージノード１５０の間に、プリチャージ指示信号／φＰＲに従ってオン状態となるＭＩＳトランジスタＰＱ１６が設けられる。このＭＩＳトランジスタＰＱ１６は、ゲート絶縁膜の膜厚が薄いＭＩＳトランジスタである。プリチャージノード１５０には、それぞれゲートに入力信号ＩＮ１−ＩＮ３を受けるＭＩＳトランジスタＮＱ１５−ＮＱ１７が結合される。

この図６７（Ａ）に示す半導体装置においては、プリチャージ指示信号／φＰＲはアクティブサイクル開始時にワンショットの形で活性化される。すなわち、図６７（Ｂ）に示すように、活性化指示信号ＡＣＴがＨレベルに立上がると、応じてプリチャージ指示信号／φＰＲが所定期間Ｌレベルとなり、プリチャージ用ＭＩＳトランジスタＰＱ１６がオン状態となり、プリチャージノード１５０が所定電圧レベルにプリチャージされる。ＭＩＳトランジスタＰＱ１６は、ゲート絶縁膜の薄いＭＩＳトランジスタであり、このワンショットパルスの形のプリチャージ指示信号／φＰＲに従ってプリチャージノード１５０が高速で所定電圧レベルにプリチャージされる。このプリチャージ完了後、入力信号ＩＮ１−ＩＮ３に従ってプリチャージノード１５０が選択的に接地電圧レベルに放電される。

ＭＩＳトランジスタＰＱ１６のゲートトンネル電流が大きい場合においても、ワンショットパルスの形でプリチャージ指示信号／φＰＲを活性化することにより、このゲートトンネル電流が流れる期間を短くすることができ、応じて、プリチャージ用ＭＩＳトランジスタにおけるゲートトンネル電流を抑制することができる。

図６８は、図６７（Ａ）に示すプリチャージ指示信号／φＰＲを発生する部分の構成を概略的に示す図である。図６８において、動作モード指示信号ＣＭＤに従って指定された動作モードを検出し、活性化指示信号ＡＣＴを生成するモード検出回路１６２と、モード検出回路１６２からの活性化指示信号ＡＣＴの立上がりに応答して所定期間Ｌレベルとなるワンショットのパルス信号を発生するワンショットパルス発生回路１６４が設けられる。ワンショットパルス発生回路１６４から、プリチャージ指示信号／φＰＲが出力される。

外部からの動作モード指示信号ＣＭＤに従ってアクティブサイクルが指定されたとき、モード検出回路１６２は、活性化指示信号ＡＣＴを活性状態（Ｈレベル）へ駆動する。ワンショットパルス発生回路１６４が、この活性化指示信号ＡＣＴの活性化（立上がり）に応答して、プリチャージ指示信号／φＰＲを所定期間Ｌレベルに駆動する。これにより、アクティブサイクル開始時ワンショットでプリチャージノード１５０をプリチャージすることができる。

スタンバイ状態時においては、ＭＩＳトランジスタがすべてオフ状態となり、ゲートトンネル電流を抑制することができる。

［変更例５］
図６９は、この発明の実施の形態１２の変更例５の構成を示す図である。この図６９に示す構成においては、図６７（Ａ）に示す構成に加えて、プリチャージノード１５０と接地ノードの間に、活性化指示信号ＡＣＴの反転信号に応答して選択的に導通するＭＩＳトランジスタＮＴＲ１５が設けられる。このＭＩＳトランジスタＮＴＲ１５は、ゲートトンネル障壁が大きいＩＴＲトランジスタで構成される。このＭＩＳトランジスタＮＴＲ１５は、活性化指示信号ＡＣＴをインバータを介してゲートに受ける。したがってアクティブ期間（サイクル）が完了してスタンバイ期間（サイクル）になると、このＭＩＳトランジスタＮＴＲ１５がオン状態となる。アクティブ期間が始まると、プリチャージ指示信号／φＰＲがワンショットの形で活性化され、プリチャージノード１５０が所定電圧レベルにプリチャージされる。

したがって、スタンバイ期間中は、ゲートトンネル障壁の大きなＩＴＲトランジスタであるＭＩＳトランジスタＮＴＲ１５により接地ノードにプリチャージノード１５０が保持される。これにより、プリチャージノード１５０が、スタンバイ期間中フローティング状態となるのを防止することができ、このプリチャージノード１５０の不安定な電圧により誤動作が生じるのを防止することができる。

スタンバイ期間中は、プリチャージノード１５０の信号を受ける他回路もスタンバイ状態にあり、動作していない。したがって、このスタンバイ期間中プリチャージノード１５０を接地電圧レベルに保持しても、何ら他回路に対する悪影響は生じない。アクティブ動作においては、アクティブ期間移行時に、プリチャージノード１５０が所定の電圧レベルにプリチャージされた時点から、その動作が開始する。ワンショットパルスの形で、プリチャージ指示信号／φＰＲを活性化することにより、確実に他回路は、このプリチャージノード１５０の電圧レベルに応じて正確な動作を行なうことができる。

このフローティング防止用のＭＩＳトランジスタは、ゲートトンネル障壁が大きいため、オン状態時におけるゲートトンネル電流は十分抑制され、スタンバイ期間中における消費電流は十分低減される。

図７０は、この発明の実施の形態１２の変更例４および５の一般的構成を概略的に示す図である。この図７０に示す構成は、ＮＯＲ型の論理回路に代えて、一般の論理回路１６５が用いられる。この論理回路１６５は、構成要素としてゲート絶縁膜の薄いＭＩＳトランジスタを含む。この論理回路１６５は、入力信号（群）ＩＮに従って、プリチャージノード１５０を選択的に駆動する。このプリチャージノード１５０の電圧レベルにより、他回路が所定の処理を実行する。

［変更例６］
図７１は、この発明の実施の形態１２の変更例６の構成を示す図である。図７１においては、プリチャージノード１５０と電源ノードの間にプリチャージ指示信号／φＰＲに応答して導通するＭＩＳトランジスタＰＱ１６が設けられる。このプリチャージノード１５０と接地ノードの間に、スリープモード指示信号ＳＬＥＥＰの活性化時導通するＭＩＳトランジスタＮＴＲ１６が設けられる。また、プリチャージノード１５０と接地ノードの間には、論理回路の一例として、入力信号ＩＮ１−ＩＮ３に従ってそれぞれ選択的にオン状態となるＭＩＳトランジスタＮＱ１５、ＮＱ１６、およびＮＱ１７が並列に接続される。

ＭＩＳトランジスタＮＴＲ１６は、ゲートトンネル障壁の大きなＩＴＲトランジスタであり、ゲートトンネル電流は十分に抑制される。一方ＭＩＳトランジスタＮＱ１５−ＮＱ１７はゲート絶縁膜膜厚の薄いＭＩＳトランジスタであり、入力信号ＩＮ１−ＩＮ３に従って高速に動作する。次に、この図７１に示す半導体装置の動作を図７２に示す信号波形図を参照して説明する。

信号／データに対する処理が行なわれるノーマルモード時において、スリープモード指示信号ＳＬＥＥＰは、Ｌレベルであり、ＭＩＳトランジスタＮＴＲ１６はオフ状態を維持する。このＭＩＳトランジスタＮＴＲ１６は、ＩＴＲトランジスタであり、ゲートトンネル電流およびオフリーク電流ともに小さい。このノーマルモード時において、アクティブサイクルおよびスタンバイサイクルが繰返し実行される。アクティブサイクル時において活性化指示信号ＡＣＴに従ってプリチャージ指示信号／φＰＲが非活性／活性を繰返す。このアクティブ期間中、プリチャージ指示信号／φＰＲが非活性状態にある。この通常動作モード時においては、ゲート絶縁膜の薄いＭＩＳトランジスタＰＱ１６を用いてプリチャージノード１５０をプリチャージしている。したがって通常動作モード時（ノーマルモード時）においては、高速で、活性化指示信号ＡＣＴに従ってプリチャージノード１５０の充電／放電を行なうことができる。

一方、スリープモードに入ると、スリープモード指示信号ＳＬＥＥＰがＨレベルとなり、ＭＩＳトランジスタＮＴＲ１６がオン状態となり、プリチャージノード１５０が接地電圧レベルに固定される。一方、プリチャージ指示信号／φＰＲがＨレベルを維持し、ＭＩＳトランジスタＰＱ１６がオフ状態となる。

このスリープモード時においては、入力信号ＩＮ１−ＩＮ３はすべてＬレベルに設定され、ＭＩＳトランジスタＮＱ１５−ＮＱ１７はすべてオフ状態である。したがって、低消費電流が要求されるスリープモード時においては、ゲート絶縁膜の薄いＭＩＳトランジスタＰＱ１６、およびＮＱ１５−ＮＱ１７はすべてオフ状態であり、これらのＭＩＳトランジスタＰＱ１６、ＮＱ１５−ＮＱ１７におけるゲートトンネル電流を抑制することができる。

スリープモードが終了すると、スリープモード指示信号ＳＬＥＥＰがＬレベルに復帰し、ＭＩＳトランジスタＮＴＲ１６がオフ状態となる。このスリープモード指示信号ＳＬＥＥＰがＬレベルになると、プリチャージ指示信号／φＰＲがＬレベルとなり、ＭＩＳトランジスタＰＱ１６がオン状態となり、プリチャージノード１５０を高速で電源電圧Ｖｃｃレベルにプリチャージする。このスリープモードからノーマルモード時のスタンバイ状態への移行時においては、アクティブサイクル開始までに所定の期間が仕様で定められており、十分な時間が保証される。したがって、このスリープモードからスタンバイ状態移行時において、プリチャージ用のＭＩＳトランジスタＰＱ１６を用いて確実に、プリチャージノード１５０を所定電圧のレベルにプリチャージすることができる。

図７３は、図７１に示すプリチャージ指示信号およびスリープモード指示信号の発生部の構成を概略的に示す図である。図７３において、制御信号発生部は、外部からの動作モード指示信号ＣＭＤを受けて、活性化指示信号ＡＣＴおよびスリープモード指示信号ＳＬＥＥＰを、指定された動作モードに従って選択的に活性化するモード検出回路１７０と、モード検出回路１７０からの活性化指示信号ＡＣＴを受ける２段の縦続接続されるインバータ回路１７１および１７２と、インバータ回路１７２の出力信号とスリープモード指示信号ＳＬＥＥＰを受けて、プリチャージ指示信号／φＰＲを生成するＯＲ回路１７３を含む。

動作モード指示信号ＣＭＤが、アクティブ状態を指定するときは、活性化指示信号ＡＣＴがＨレベルとなる。応じて、プリチャージ指示信号／φＰＲが、スリープモード指示信号ＳＬＥＥＰがＬレベルのときに活性状態となる。したがってスリープモード指示信号ＳＬＥＥＰがＬレベルのときには、プリチャージ指示信号／φＰＲが、活性化指示信号ＡＣＴに従って生成される。

一方、スリープモード指示信号ＳＬＥＥＰが活性状態のＨレベルとなると、ＯＲ回路１７３からのプリチャージ指示信号／φＰＲはＨレベルに固定される。これにより、動作モードに応じて、プリチャージ指示信号／φＰＲの活性化態様を切換えることができる。なお、この変更例６において、プリチャージ指示信号／φＰＲはワンショットパルスの形で発生されてもよい。

なお、図７１に示すこの発明の実施の形態１２の変更例６の半導体装置の一般の形は、図７０に示すものと実質的に同じとなる。

以上のように、この発明の実施の形態１２に従えば、プリチャージ用のＭＩＳトランジスタに、ゲートトンネル障壁の大きいＭＩＳトランジスタを用いる場合には、ゲート絶縁膜の薄いＭＩＳトランジスタを用いてプリチャージ動作を補償し、またゲート絶縁膜の薄いＭＩＳトランジスタをプリチャージ用ＭＩＳトランジスタとして利用する場合には、消費電流を低減することが要求される動作モード時には、このプリチャージ用ＭＩＳトランジスタをオフ状態とするかまたは、ごく短時間のみオン状態とする。これにより、低消費電流が要求されるスタンバイ状態時におけるゲートトンネル電流を動作速度に影響を及ぼすことなく抑制することができる。

［実施の形態１３］
図７４（Ａ）は、この発明の実施の形態１３に従う半導体装置の要部の構成を概略的に示す図である。この図７４（Ａ）に示す半導体装置は、ダイナミック型半導体記憶装置（ＤＲＡＭ）であり、行列状に配列される複数のメモリセルを有するメモリセルアレイ２００を含む。このメモリセルアレイ２００において行列状に配列されるメモリセルは、ダイナミック型メモリセルであり、所定の周期で、記憶データをリフレッシュする必要がある。

この半導体装置は、さらに、メモリセルアレイ２００の行を指定するロウアドレスを生成するためのロウアドレス系回路２０３と、ロウアドレス系回路２０３からのロウアドレスに従ってメモリセルアレイ２００のアドレス指定された行に対応するワード線を選択状態へ駆動するためのワード線駆動回路および選択行に接続されるメモリセルのデータの検知、増幅を行なうためのセンス系回路を含む行系回路ブロック２０４と、列選択およびデータの入出力を行なうためのその他の周辺回路を含む列系回路ブロック２０５を含む。

ロウアドレス系回路２０３は、与えられたロウアドレスを受けて内部ロウアドレスを発生するロウアドレスバッファ、このロウアドレスバッファからのロウアドレスをデコードするロウデコード回路およびこれらのロウアドレスバッファおよびロウデコード回路の動作を制御するロウアドレス系制御回路を含む。

ワード線駆動回路およびセンス系回路を含む行系回路ブロック２０４は、ワード線駆動回路およびセンス系回路の動作を制御する行系制御回路を含む。行系回路ブロック２０４は、また、メモリセルアレイ２００の各列に対応して配置され、各列を、所定の中間電圧レベルにプリチャージするプリチャージ／イコライズ回路を制御するための回路およびシェアードセンスアンプ構成の場合のビット線分離ゲートの導通を制御するビット線分離ゲート制御回路等を含む。その他の周辺回路を含む列系回路ブロック２０５は、列選択指示が与えられたときに動作する。

この半導体装置は、さらに、（セルフ）リフレッシュモード時にリフレッシュされる行を指定するリフレッシュアドレスを生成するリフレッシュアドレスカウンタ２０１と、セルフリフレッシュモード時に、リフレッシュ要求を所定の間隔で発生するリフレッシュタイマ２０２を含む。このリフレッシュアドレスカウンタ２０１からのリフレッシュアドレスはロウアドレス系回路２０３へ与えられ、またリフレッシュタイマ２０２からのリフレッシュ要求信号が、ロウアドレス系回路２０３および行系回路ブロック２０４へ与えられ、それぞれのリフレッシュモード時における動作を制御する。

セルフリフレッシュモードは、実際にリフレッシュが行なわれるリフレッシュアクティブ期間およびリフレッシュ要求の発行を待つリフレッシュスタンバイ期間を含む。通常動作モード時においても、アクティブサイクルおよびスタンバイサイクルが存在する。セルフリフレッシュモードは、通常、低消費電力モードであり、このセルフリフレッシュモード時における消費電流はできるだけ小さくするのが好ましい。このためリフレッシュモード時に動作するリフレッシュアドレスカウンタ２０１およびリフレッシュタイマ２０２は、ゲートトンネル障壁の大きなＩＴＲトランジスタで構成する。たとえば、ゲート絶縁膜の厚い厚膜トランジスタを用いて、これらのリフレッシュアドレスカウンタ２０１およびリフレッシュタイマ２０２を構成する。一方、ロウアドレス系回路２０３、行系回路ブロック２０４および列系回路ブロック２０５は、通常動作モード時においても動作をする必要があり、これらは高速動作性を要求されるため、ゲート絶縁膜の薄いＭＩＳトランジスタで構成する。

これらのリフレッシュアドレスカウンタ２０１およびリフレッシュタイマ２０２は、ゲートトンネル障壁の大きなＩＴＲトランジスタで構成しても、セルフリフレッシュモード時には高速動作性が要求されないため、特に問題は生じない。ロウアドレス系回路２０３、行系回路ブロック２０４および列系回路ブロック２０５は、セルフリフレッシュモード時のリフレッシュスタンバイ状態時においては、先の実施の形態１および３で示した構成に基づき、ゲートトンネル電流の抑制が図られる。これらは、また、電源電圧供給が停止されてもよい。したがって、通常動作モード時の高速動作性を損なうことなく、セルフリフレッシュモード時の消費電流を低減することができる。

図７４（Ａ）において、その他の周辺回路を含む列系回路ブロック２０５は、このセルフリフレッシュモード時においては、電源電圧供給が停止されるなどのゲートトンネル電流抑制動作が実行される。行選択に関連するロウアドレス系回路２０３および行系回路ブロック２０４は、セルフリフレッシュモード時、リフレッシュスタンバイ状態時およびリフレッシュアクティブ状態に応じて、そのゲートトンネル電流抑制機構が選択的に活性化される。

図７４（Ｂ）は、図７４（Ａ）に示すリフレッシュアドレスカウンタ２０１の一段の構成を示す図である。リフレッシュアドレスビットの数に応じて必要な数だけ、この図７４（Ｂ）に示す構成が設けられる。図７４（Ｂ）において、リフレッシュアドレスカウンタ２０１は、リフレッシュアドレスビット／Ｑｉ−１に応答して選択的に活性化され、活性化時与えられた信号を反転するクロックトインバータ２０１ａおよび２０１ｂと、クロックトインバータ２０１ｂの出力信号を反転してクロックトインバータ２０１ａの入力へ与えるインバータ２０１ｃと、クロックトインバータ２０１ａの出力をラッチするインバータラッチ２０１ｄと、クロックトインバータ２０１ｂの出力信号をラッチするインバータラッチ２０１ｅとを含む。クロックトインバータ２０１ｂからリフレッシュアドレスビットＱｉが出力される。これらのインバータが、全てＩＴＲトランジスタ、たとえば厚膜トランジスタで構成される。次に、この図７４（Ｂ）に示すリフレッシュアドレスカウンタの動作について、簡単に説明する。

ビット／Ｑｉ−１がＨレベルのとき、クロックトインバータ２０１ａは出力ハイインピーダンス状態であり、一方、クロックトインバータ２０１ｂが活性化され、インバータラッチ２０１ｄにラッチされている信号を反転して、ビットＱｉを生成する。インバータラッチ２０１ｄには、ビットＱｉがラッチされているため、このビット／Ｑｉ−１がＨレベルとなると、ビットＱｉが変化する。すなわち、下位のビットＱｉがＨレベルからＬレベルに変化すると上位ビットＱｉの論理レベルが変化する。ビット／Ｑ−ｉがＬレベルの間、クロックトインバータ２０１ｂは出力ハイインピーダンス状態であり、ビットＱｉは変化しない。この下位ビットのＨレベルからＬレベルへの変化時に、すなわち下位からのキャリ発生時に上位ビットの論理レベルを変化させることにより、カウント回路を構成することができる。

リフレッシュタイマの回路構成としては、キャパシタの充放電時間を利用する従来と同様の構成を利用することができる。

［変更例１］
図７５は、この発明の実施の形態１３の変更例１の構成を概略的に示す図である。図７５においては、ロウアドレス系回路２０３および行系回路ブロック２０４に対し、それぞれ、リフレッシュモード時に活性化されるロウアドレス系回路２０６および行系回路ブロック２０７が対応して配置される。これらの行系回路ブロック２０７およびロウアドレス系回路２０６は、リフレッシュモード時に動作するだけであり、たとえばゲート絶縁膜の厚い厚膜トランジスタであるＩＴＲトランジスタを構成要素として含む。通常動作モード時においては、ゲート絶縁膜の薄いＭＩＳトランジスタを構成要素として含むロウアドレス系回路２０３および行系回路ブロック２０４により、メモリセルアレイ２００に対する行選択動作が実行される。一方、リフレッシュモード時（セルフリフレッシュモード時）においては、ロウアドレス系回路２０６および行系回路ブロック２０７により、メモリセルアレイ２００の行選択動作が実行される。ロウアドレス系回路２０３および行系回路ブロック２０４は、このリフレッシュモード時ゲートトンネル電流を抑制するように、その電源電圧等の制御が行なわれる。その他の周辺回路を含む列系回路ブロック２０５においても同様、ゲートトンネル電流低減機構が活性化される。ロウアドレス系回路２０６のたとえばデコード回路は厚膜トランジスタであり、正確な動作のために必要に応じて電源電圧を高くするなどの処置を行ない、厚膜トランジスタのしきい値電圧の影響が十分に抑制されるように制御する。

以上のように、通常動作モード時に動作する行選択系回路およびセルフリフレッシュモード時に動作する行選択系回路を別々に設けることにより、通常動作モード時における動作特性を損なうことなく、セルフリフレッシュモード時におけるゲートトンネル電流による消費電流を低減することができる。

なお、この行系回路ブロック２０４および２０７に含まれるセンス系回路は、メモリアレイ２００において配置されるセンスアンプの動作を制御する回路ブロックである。センスアンプは、通常動作モード用のセンスアンプ回路およびリフレッシュモード用のセンスアンプ回路を別々に設ける必要はない。これは、センスアンプ回路を構成する交差結合されるＭＩＳトランジスタは、スタンバイ状態時においてすべてオフ状態となるためである。しかしながら、このセンスアンプ回路を活性化するためのセンスアンプ活性化トランジスタは、通常動作モード用とセルフリフレッシュモード用とを２つ別々に設けてもよい。このリフレッシュモード用のセンスアンプ活性化トランジスタのゲートトンネル障壁を大きいＭＩＳトランジスタで構成し、電流駆動能力を小さくして、センスアンプ回路動作時における平均直流電流を低減し、セルフリフレッシュモード時の直流消費電流を低減する。

図７６は、図７５に示す構成に対する制御部の構成を概略的に示す図である。図７６において、動作モード指示信号ＣＭＤに従ってセルフリフレッシュモードが指定されたことを検出するリフレッシュモード検出回路２１０と、このリフレッシュモード検出回路２１０からのリフレッシュモード指示信号ＳＲＦに従って行系回路ブロック２０７および２０４の出力の一方を選択するマルチプレクサ（ＭＵＸ）２１４と、リフレッシュモード指示信号ＳＲＦに従ってロウアドレス系回路２０３および行系回路ブロック２０４の電源制御等を行なうゲートトンネル電流低減機構２１２が設けられる。このリフレッシュモード検出回路２１０は、ゲートトンネル障壁の大きなＭＩＳトランジスタを構成要素として含む。

リフレッシュモードが指定され、リフレッシュモード指示信号ＳＲＦが活性化されると、ゲートトンネル電流低減機構２１２がロウアドレス系回路２０３および行系回路ブロック２０４の電源制御等を行ないゲートトンネル電流を低減させる。このゲートトンネル電流低減機構２１２は、単に、ロウアドレス系回路２０３および行系回路ブロック２０４への電源電圧供給を遮断する構成であってもよい。

リフレッシュモード時にはマルチプレクサ２１４が、ワード線駆動回路およびセンス系回路を含む行系回路ブロック２０７の出力信号を選択してメモリセルアレイ２００へ与える。このリフレッシュモード検出回路２１０からのセルフリフレッシュモード指示信号ＳＲＦは、また、リフレッシュタイマ２０２および列系回路ブロック２０５へ与えられる。列系回路ブロックに対してもゲートトンネル電流低減機構が設けられており、そのリフレッシュモード指示信号ＳＲＦに従って、この列系回路ブロック２０５の電源またはバイアス制御によるトンネル電流低減が行なわれる。リフレッシュタイマ２０２は、リフレッシュモード指示信号ＳＲＦが活性状態の間、所定の時間間隔でリフレッシュ要求を発行する。

なお、このリフレッシュモード検出回路２１０からのリフレッシュモード検出信号ＳＲＦに従ってロウアドレス系回路２０６および行系回路ブロック２０７が選択的に能動状態とされる構成が用いられてもよい。リフレッシュモード指示信号ＳＲＦが非活性状態の通常動作モード時には、ロウアドレス系回路２０６および行系回路ブロック２０７に対する電源電圧供給停止の処置が行なわれてもよい。

［変更例２］
図７７は、この発明の実施の形態１３の変更例２の構成を概略的に示す図である。この図７７に示す構成は、図７４に示す構成と以下の点が異なっている。すなわち、ロウアドレス系回路２０３および行系回路ブロック２０４に対し、プリチャージ指示信号／φＰＷＲ１をゲートに受けるＭＩＳトランジスタＰＴＲ２０が設けられ、また列系回路２０５に対し、プリチャージ指示信号／φＰＷＲ２に応答して選択的に導通するＭＩＳトランジスタＰＴＲ２２が電源制御トランジスタとして設けられる。

これらのＭＩＳトランジスタＰＴＲ２０およびＰＴＲ２２は、ゲートトンネル障壁の大きなＩＴＲトランジスタである。ロウアドレス系回路２０３およびワード線駆動回路／センス系回路２０４は、その構成要素は、できるだけゲート絶縁膜膜厚が薄くされたＭＩＳトランジスタである。またその他の周辺回路を含む列系回路２０５は、ゲート絶縁膜の薄いＭＩＳトランジスタで構成される。他の構成は図７４に示す構成と同じである。次に、この図７７に示す半導体装置の動作を図７８に示す信号波形図を参照して説明する。

通常動作モード時（ノーマルモード）においては、リフレッシュモード指示信号ＳＲＦはＬレベルである。この状態においては、電源制御信号／φＰＷＲ１および／φＰＷＲ２はともにＬレベルであり、電源トランジスタＰＴＲ２０およびＰＴＲ２２はオン状態である。したがって、ロウアドレス系回路２０３、行系回路２０４および列系回路２０５は、与えられた信号に従って高速で動作する。

リフレッシュモードが指定されると、リフレッシュモード指示信号ＳＲＦがＨレベルに立上がる。応じて、電源制御信号／φＰＷＲ２がＨレベルとなり、電源トランジスタＰＴＲ２２がオフ状態となる。これにより、列系回路２０５への電源電圧供給が停止され、列系回路（その他の周辺回路）２０５の消費電流を低減する。一方、このリフレッシュモード指示信号ＳＲＦがＨレベルのときには、リフレッシュタイマ２０２からのリフレッシュ要求に従って生成されるリフレッシュ活性化信号ＲＦＡＣＴが活性化されるときに、電源制御信号／φＰＷＲ１がＬレベルとなる。一方、このリフレッシュモードにおいてリフレッシュ活性化信号ＲＦＡＣＴがＬレベルの非活性状態にあり、リフレッシュモード時のスタンバイ状態のときには、電源制御信号／φＰＷＲ１はＨレベルとなる。したがって、リフレッシュモード時においては、このリフレッシュ動作（行選択動作）が行なわれる期間電源トランジスタＰＴＲ２０がオン状態となる。スタンバイ状態時においてはこれらのロウアドレス系回路２０３および行系回路（ワード線駆動回路／センス系回路）２０４への電源電圧供給は停止される。したがって、リフレッシュモード時における消費電流を低減することができる。

なお、この図７７に示す構成においては、電源トランジスタＰＴＲ２０およびＰＴＲ２２により、電源電圧供給を制御している。しかしながら、この電源電圧トランジスタＰＴＲ２０およびＰＴＲ２２に代えて、先の実施の形態１または３などにおいて示したように、ウェルバイアスを深くする、電源電圧の極性を切換える、階層電源構成においては副電源線を切り離すなどのゲートトンネル電流抑制機構が用いられ、この電源制御信号／φＰＷＲ１および／φＰＷＲ２が非活性状態のときにゲートトンネル電流低減機構が活性化される構成が用いられてもよい。

図７９は、この図７８に示す制御信号を発生する部分の構成を示す図である。リフレッシュモード指示信号ＳＲＦは、図７６に示す構成と同様、動作モード指示信号ＣＭＤに従ってリフレッシュモードが指定されたことを検出するモード検出回路２１０から生成される。このリフレッシュモード指示信号ＳＲＦをバッファ回路２２０でバッファ処理して、電源制御信号／φＰＷＲ２が生成される。図７９において、バッファ回路２２０は、一例として、２段の縦続接続されるインバータを含む。

リフレッシュタイマ２０２は、リフレッシュモード指示信号ＳＲＦがＨレベルの活性状態のときに、所定の周期でリフレッシュ要求信号ＲＥＦＱを発行する。ワンショットパルス発生回路２２２がこのリフレッシュ要求信号ＲＥＦＱに従って所定の時間幅を有するワンショットのパルスを生成する。このワンショットパルス発生回路２２２からのワンショットパルスがリフレッシュ活性化信号ＲＦＡＣＴとして、回路ブロック２０３および２０４へ与えられ、このリフレッシュ活性化信号ＲＦＡＣＴの活性化期間中、行選択およびメモリセルデータの検知、増幅および再書込が行なわれる。

この制御信号発生部は、さらに、リフレッシュモード指示信号ＳＲＦとリフレッシュ活性化信号ＲＦＡＣＴを受けるＮＡＮＤ回路２２４と、ＮＡＮＤ回路２２４の出力信号とリフレッシュモード指示信号ＳＲＦを受けるＡＮＤ回路２２６を含む。ＡＮＤ回路２２６から、電源制御信号／φＰＷＲ１が出力される。通常動作モード時（ノーマルモード）においては、リフレッシュモード指示信号ＳＲＦはＬレベルであり、電源制御信号／φＰＷＲ１はＬレベルを維持する。一方、リフレッシュモード指示信号ＳＲＦがＨレベルとなると、ＡＮＤ回路２２６がバッファ回路として動作し、またＮＡＮＤ回路２２４がインバータ回路として動作する。したがって、リフレッシュモード時においては、リフレッシュ活性化信号ＲＦＡＣＴの反転信号として、電源制御信号／φＰＷＲ１が生成される。

なお、このリフレッシュ活性化信号ＲＦＡＣＴは、ワンショットパルス発生回路２２２ではなく、リフレッシュ要求信号ＲＥＦＱに従ってセットされかつセンスアンプ活性化信号が発生されてから所定時間経過後にリセットされるセット／リセットフリップフロップから生成されてもよい。

なお、この制御信号発生回路の構成要素は、すべて、ゲートトンネル障壁の大きなＭＩＳトランジスタで構成される。セルフリフレッシュモード時においては、高速動作性は要求されず、また、ノーマルモード時においては、これらの電源制御信号／φＰＷＲ１および／φＰＷＲ２はともにＬレベルに固定されるため、ノーマルモード時においても高速動作性は何ら要求されないため、問題は生じない。

なお、制御信号／ＰＷＲ１および／ＰＷＲ２は、ノーマルモード時にともにＬレベルであり、かつリフレッシュモード時に制御信号／ＰＷＲ１がリフレッシュアクティブ時に活性化されかつリフレッシュスタンバイ時に非活性化され、また制御信号／ＰＷＲ２が非活性化される状態が実現されれば、制御信号／ＰＷＲ１およびＰＷＲ２を生成するためにどのような構成が用いられてもよい。

［変更例３］
図８０は、この発明の実施の形態１３の変更例３の構成を概略的に示す図である。図８０においては、この半導体装置２５０は、ＤＲＡＭ部とロジック部を含む。この半導体装置は、同一半導体チップ上に、ロジックとＤＲＡＭが混載されるシステムＬＳＩである。このＤＲＡＭ部においては、メモリセルアレイ２００、ロウアドレス系回路２０３、ワード線駆動回路／センス系回路（行系回路）２０４、その他の周辺回路（列系回路）２０５、リフレッシュアドレスカウンタ２０１およびリフレッシュタイマ２０２の部分に分割される。

このＤＲＡＭ部においては、リフレッシュアドレスカウンタ２０１およびリフレッシュタイマ２０２を除いて回路構成要素としては、ロジック部に用いられるＭＩＳトランジスタと同一のゲート絶縁膜の薄いロジックトランジスタ（ＭＩＳトランジスタ）が用いられる。リフレッシュアドレスカウンタ２０１およびリフレッシュタイマ２０２は、ゲートトンネル障壁の大きなＭＩＳトランジスタ（ＩＴＲトランジスタ）で構成する。

このシステムＬＳＩの動作モードとしては、通常アクセスサイクルにおいて行なわれるアクティブ／スタンバイサイクルおよびスリープモードと呼ばれる低消費電流スタンバイ状態とがある。このスリープモードでは、ロジック部の動作が停止している。通常アクセスサイクルにおいてはロジック部のロジック回路を含めて、内部スタンバイサイクル時であっても数十ｍＡの電流消費は許容される。

一方、スリープモード時においては、以下の動作が要求される。ロジック部は、その電源を外部から遮断してロジック部の低消費電力を実現する。ＤＲＡＭ部においては、メモリセルアレイ２００における記憶データを最小限の電流で保持する。したがって、スリープモード時におけるセルフリフレッシュ動作を必要最小限の電力を用いて行なうことになる。

そこで、ロウアドレス系回路２０３および行系回路２０４に対し電源トランジスタＰＴＲ２０を設け、またその他の周辺回路（列系回路）２０５に対しても電源トランジスタＰＴＲ２２を設ける。これらの電源トランジスタＰＴＲ２０およびＰＴＲ２２は、ＩＴＲトランジスタであり、メモリ電源電圧Ｖｃｄを受ける。またロジック部には、ＩＴＲトランジスタで構成される電源トランジスタＰＴＲ２４を電源トランジスタとして配設する。この電源トランジスタＰＴＲ２４を電源制御信号／φＰＷＲ２で制御する。

通常動作モード時においては、電源トランジスタＰＴＲ２０、ＰＴＲ２２およびＰＴＲ２４はすべてオン状態である。ここで、電源制御信号／φＰＷＲ１および／φＰＷＲ２の動作波形は、図７８に示すものと同じである。一方、スリープモードに入り、ＤＲＡＭ部がセルフリフレッシュモードに入ると、電源制御信号／φＰＷＲ１に従ってリフレッシュが行なわれる期間のみロウアドレス系回路２０３およびワード線駆動回路／センス系回路（行系回路）２０４へ電源電圧を供給するまたは、トンネルリーク電流低減機構を非活性化する。スリープモード時のスタンバイ状態時においては、この電源制御信号／φＰＷＲ１により、トンネル電流低減機構を活性化する。その他の周辺回路を含む列系回路２０５は、電源制御信号／φＰＷＲ２により電源トランジスタＰＴＲ２２がオフ状態となり、その他の周辺回路（列系回路）２０５への電源電圧供給を停止する。

ロジック部は、スリープモードに入ると、電源制御信号／φＰＷＲ２に従って電源トランジスタＰＴＲ２４がオフ状態となる。したがって、スリープモード時におけるシステムＬＳＩの消費電力を低減することができる。

なお、ロジック部に対しては電源トランジスタＰＴＲ２４はロジック電源電圧Ｖｃｌを受けており、このロジック部へは、電源トランジスタＰＴＲ２４を設ける代わりに、単に外部から、このロジック電源電圧Ｖｃｌの供給を停止し、ロジック電源電圧Ｖｃｌが接地電圧レベルに放電されてもよい。いずれにしても、このロジック部およびＤＲＡＭ部において、電源制御信号／φＰＷＲ１および／φＰＷＲ２の非活性化時には、ゲートトンネル電流低減機構が活性化されればよい。

なお、この図８０に示すシステムＬＳＩの構成においても、ＤＲＡＭ部の電源制御信号／φＰＷＲ１および／φＰＷＲ２に応答する回路は、ゲートトンネル電流低減機構であればよく、これまで述べた実施の形態のいずれの構成が用いられてもよい。

図８１は、この図８０に示す電源制御信号の発生部の構成を概略的に示す図である。図８１において、電源制御信号発生部は、ロジック部に設けられ、たとえばシステムコントローラから与えられる命令ＯＰＣをデコードし、スリープモードの設定および解除を検出するスリープモード検出回路２６０と、スリープモード検出回路２６０からのセルフリフレッシュエントリコマンドＳＲＦｉｎおよびセルフリフレッシュモードイグジットコマンドＳＲＦｏｕｔを受け、セルフリフレッシュモード指示信号ＳＲＦを生成するモード検出回路２６２を含む。このモード検出回路２６２は、メモリ電源電圧Ｖｃｄを受け、好ましくは、ＩＴＲトランジスタを構成要素として含む。このセルフリフレッシュ指示信号ＳＲＦは図７９に示す回路へ与えられ、電源制御信号／φＰＷＲ１および／φＰＷＲ２が生成される。

スリープモード検出回路２６０はロジック部に設けられ、ロジック電源電圧Ｖｃｌを動作電源電圧として受ける。このロジック部においてはスリープモードに入ると、スリープモードイグジットコマンドＳＲＦｉｎ発行後、所定時間が経過すると、ロジック電源電圧Ｖｃｌの供給が遮断される。スリープモード解除時においては、ロジック電源電圧Ｖｃｌが供給された後に、システムコントローラから命令ＯＰＣとして、スリープモード解除命令が与えられる。したがって、スリープモード時、ロジック部の電源電圧Ｖｃｌの供給を遮断しても、正確にスリープモード検出回路２６０が動作して、セルフリフレッシュエントリコマンドＳＲＦｉｎおよびセルフリフレッシュイグジットコマンドＳＲＦｏｕｔを生成してモード検出回路２６２へ与えることができる。

なお、このスリープモード検出回路２６０は、メモリ電源電圧Ｖｃｄを受けるように構成されてもよい。この場合には、スリープモード検出回路２６０は、常時システムコントローラから与えられる命令ＯＰＣをモニタすることになる。

なお、メモリ電源電圧Ｖｃｄは、また、リフレッシュアドレスカウンタ２０１およびリフレッシュタイマ２０２へ常時供給される。

［変更例４］
図８２は、この発明の実施の形態１３の変更例４の構成を概略的に示す図である。この図８２においても、半導体装置２５０は、システムＬＳＩであり、ＤＲＡＭ部とロジック部とが同一チップ上に集積化される。このＤＲＡＭ部においては、ロウアドレス系回路およびワード線駆動回路／センス系回路（行系回路）２０４それぞれに対し電源制御信号／φＰＷＲ１に応答して選択的に活性化されるゲートトンネル電流低減機構２７０および２７２が設けられる。また、その他の周辺回路（列系回路）２０５に対しても、電源制御信号／φＰＷＲ２に応答して選択的に活性化されるゲートトンネル電流低減機構２７４が設けられる。これらのゲートトンネル電流低減機構２７０、２７２および２７４は、電源供給停止の他に先の実施の形態において説明したいずれの構成が用いられてもよい（ウェルバイアス変更、階層電源構成、ソース電圧変更などの構成）。

一方、ロジック部に対しては、ロジック電源電圧Ｖｃｌが供給される。このロジック部に対するロジック電源電圧Ｖｃｌは、スリープモード時供給が停止される。ＤＲＡＭ部に対してはメモリ電源電圧Ｖｃｄが常時供給される。これらの電源制御信号／φＰＷＲ１および／φＰＷＲ２は、図８１に示す制御信号発生部から生成される。この図８２に示す構成を利用しても、ＤＲＡＭ部に常時メモリ電源電圧Ｖｃｄが供給される場合においても、低消費電力が要求されるスリープモード時におけるＤＲＡＭ部の消費電力およびロジック部の消費電力をともに低減することができる。

以上のように、この発明の実施の形態１３に従えば、リフレッシュ動作のみに関連する部分を、ＩＴＲトランジスタで構成し、他の回路部は、低消費電流が要求されるスタンバイ状態時においては、ゲートトンネル電流低減機構を活性化しているため、高速動作性を損なうことなく低消費電力が要求されるスタンバイ状態時における消費電流を低減することができる。

［実施の形態１４］
図８３は、この発明の実施の形態１４に従う半導体装置の全体の構成を概略的に示す図である。図８３において、半導体装置３００は、複数の内部回路ＬＫ♯１−ＬＫ♯３と、この内部ノードにそれぞれ対応して設けられる複数のスキャンレジスタ（フリップフロップ）Ｆ１−Ｆ７を含むスキャンパス３０２と、これらの内部回路ＬＫ♯１−ＬＫ♯３およびスキャンパス３０２の電源の制御を行ないかつテストを制御するテスト／電源制御回路３０４を含む。

スキャンパス３０２は、スキャンデータ入力端子３０９ａとスキャンデータ出力端子３０９ｂの間にスキャンレジスタＦ１−Ｆ７が直列に接続される。テスト動作時には、テスト／電源制御回路３０４の制御の下に、このスキャンパス３０２を介してスキャンデータＳＣｉｎが順次転送されてラッチされる。この後、内部回路ＬＫ♯１−ＬＫ♯３を動作させ、再びこの内部回路の動作結果をスキャンレジスタＦ１−Ｆ７にラッチする。この後スキャンパス３０２を介してこのスキャンレジスタＦ１−Ｆ７にラッチされたデータを順次スキャンデータＳＣｏｕｔとしてスキャンデータ出力端子３０９ｂから出力する。

スキャンレジスタＦ１−Ｆ７は、通常動作時においては、スルー回路として動作し、対応の内部ノードの信号を、次段の内部回路に転送する。したがって、通常動作時には、通常入力端子群３０６を介して信号／データが入力されて、内部回路ＬＫ♯１−ＬＫ♯３が所定の動作をそれぞれ実行する。このときには、スキャンパス３０２は、各内部ノードの信号を、次段の内部回路の対応のノードに転送する。したがって、内部回路ＬＫ♯３からの処理結果が、通常信号出力端子群３０８を介して出力される。

このようなスキャンパス３０２を半導体装置３００内に設けることにより、半導体装置のテストの容易化を図る。すなわち、スキャンパス３０２を設けることにより、スキャンレジスタＦ１−Ｆ７で囲まれた内部回路ＬＫ♯１−ＬＫ♯３を個々独立に試験をすることができる。試験動作時には、この半導体装置３００内の内部回路ＬＫ♯１−ＬＫ♯３に対し、外部の端子群３０６から直接またはこのスキャンパス３０２を介してアクセスすることができ、半導体装置３００の内部ノードの可制御性および可観測性を向上することができる。

たとえば、内部回路ＬＫ♯２のテスト時においては、この内部回路ＬＫ♯２の入力ノードに設けられたスキャンレジスタＦ１−Ｆ３に、スキャンデータ入力端子３０９ａを介してテストパターンをセットする。内部回路ＬＫ♯２を動作させ、その動作結果を、内部回路ＬＫ♯２の出力ノードに設けられたスキャンレジスタＦ７およびＦ６に取込む。次いでこのスキャンパス３０２を介してスキャンデータ出力端子３０９ｂを介してスキャンアウトデータＳＣｏｕｔとして取出す。このスキャンアウトデータＳＣｏｕｔを観測することにより、内部回路ＬＫ♯２の動作状況を観測することができる。

このスキャンパス３０２における信号のシフトおよびラッチ動作は、テスト／電源制御回路３０４により行なわれる。このテスト／電源制御回路３０４は、また、これらの内部回路ＬＫ♯１−ＬＫ♯３およびスキャンパス３０２に対する電源の制御を行なう。内部回路ＬＫ♯１−ＬＫ♯３には電源電圧ＶＣＬが与えられ、スキャンパス３０２のスキャンレジスタＦ１−Ｆ７には、電源電圧ＶＣＳが供給される。スリープモード時などのスタンバイ状態時においては、内部回路ＬＫ♯１−ＬＫ♯３の電源電圧ＶＣＬの供給を停止する。スキャンパス３０２のスキャンレジスタＦ１−Ｆ７には、この電源供給停止前の内部回路ＬＫ♯１およびＬＫ♯２の出力ノードをラッチさせる。スキャンパス３０２のスキャンレジスタＦ１−Ｆ７には、テスト動作および通常動作の切換えを行なうための、転送ゲート（論理ゲート）が設けられており、この論理ゲートを利用して、信号の転送／ラッチを行なう。これにより、スリープモードなどのスタンバイ状態時における半導体装置３００の消費電流を低減する。

図８４は、図８３に示すテスト／電源制御回路３０４の構成を概略的に示す図である。図８４において、テスト／電源制御回路３０４は、動作モード指示ＯＰＣに従ってスキャンパス３０２のシフト動作を制御するシフトクロック信号ＳＦＴおよび動作モード指示信号ＭＯＤＥとを生成するテスト制御回路３１２と、動作モード指示ＯＰＣに応答して、スタンバイモードが指定されたことを検出するモード検出回路３１３と、モード検出回路３１３からのスタンバイ指示信号φＳＴに応答して非導通状態となり、主電源線３１１と内部回路電源線３１５とを分離する電源トランジスタ３１４を含む。テスト制御回路３１２およびモード検出回路３１３へは、それぞれ電源ノード３１０ａおよび３１０ｂを介して外部からの電源電圧ＶＥＸが与えられる。この主電源線３１１は、スキャンパス電源線３１６に結合され、スキャンパス３０２へは、常にスキャンパス電源電圧ＶＣＳが外部電源電圧ＶＥＸに従って供給される。

このテスト制御回路３１２およびモード検出回路３１３および電源トランジスタ３１４は、ゲートトンネル障壁の大きなＭＩＳトランジスタで構成される。スキャンパスを利用するテスト時においては、そのスキャンパス３０２を介しての信号の転送には高速動作性はさほど要求されないため、これらのテスト制御回路３１２に対しては、ゲートトンネル障壁の大きなＭＩＳトランジスタを用いても、特に問題は生じない。

図８５は、図８３に示すスキャンパス３０２に含まれるスキャンレジスタＦ１−Ｆ７の構成を概略的に示す図である。スキャンレジスタＦ１−Ｆ７は、同一構成を有し、図８５においては、１つのスキャンレジスタＦ♯を代表的に示す。

図８５において、スキャンレジスタＦ♯は、シフトモード指示信号ＳＦＭＤに従ってシフトイン信号ＳＩおよび内部信号ＤＩの一方を選択するマルチプレクサ（ＭＵＸ）３２０と、シフトクロック信号ＳＦＴに従ってマルチプレクサ３２０から与えられる信号を取込みかつ転送するフリップフロップ（シフトレジスタ）３２１と、このフリップフロップ３２１の出力信号を更新指示信号ＵＰＤＡＴＥに従って取込むスルーラッチ３２２と、モード指示信号ＭＯＤＥに従って内部信号ＤＩおよびスルーラッチ３２２の出力信号の一方を選択して出力するマルチプレクサ（ＭＵＸ）３２３を含む。

シフトモード指示信号ＳＦＭＤ、モード指示信号ＭＯＤＥ、シフトクロック信号ＳＦＴおよび更新指示信号ＵＰＤＡＴＥは、図８４に示すテスト制御回路３１２から発生される。

シフトモード指示信号ＳＦＭＤは、スキャンテストモード時において、内部からの信号ＤＩおよびスキャンパスにおける前段のスキャンレジスタからシフトアウトされた信号（スキャンイン信号）ＳＩのいずれを選択するかを示す。フリップフロップ３２１は、スキャンパス３０２においてシフトレジスタを構成し、シフトクロック信号ＳＦＴに従ってマルチプレクサ３２０から与えられた信号をシフトする。このフリップフロップ３２１から、スキャンパス３０２における次段のスキャンレジスタに対するシフトアウト信号ＳＯが生成される。

スルーラッチ３２２は、更新指示信号ＵＰＤＡＴＥが活性状態となると、フリップフロップ３２１の出力信号を通過させるスルー状態となる。更新指示信号ＵＰＤＡＴＥが非活性状態の場合には、スルーラッチ３２２は、ラッチ状態となり、フリップフロップ３２１の出力信号の通過は禁止させず、単にフリップフロップ３２１の出力信号ＳＯをラッチする。

マルチプレクサ３２３は、モード指示信号ＭＯＤＥが通常動作モードを指定するときには、内部信号ＤＩを選択し、テスト動作モード時においては、スルーラッチ３２２からの信号を選択する。

このスキャンレジスタＦ♯を利用して、スタンバイ状態移行時において、マルチプレクサ３２０およびフリップフロップ３２１を動作させ、内部信号ＤＩをフリップフロップ３２１にラッチする。このスタンバイ状態時において内部回路ＬＫ♯１−ＬＫ♯３に対する電源供給を停止してもこのスタンバイ状態時においては、フリップフロップ３２１に、この半導体装置３００の内部ノードの信号が保持されている。

スタンバイ状態完了後、フリップフロップ３２１に保持された信号を、スルーラッチ３２２をスルー状態に設定しかつマルチプレクサ３２３にスルーラッチ３２２の信号を選択させることにより内部回路へ与える。これにより、内部回路ＬＫ♯１−ＬＫ♯３を元の状態に高速で復帰させることができる。なお、図８３に示すスキャンパスの構成においては、内部回路ＬＫ♯１の入力ノードには、フリップフロップは設けられていない。しかしながら、内部回路ＬＫ♯１の入力ノードは、通常信号入力端子群３０６に結合されており、即座に、スタンバイ状態完了後、通常入力端子群３０６を、元の状態に復帰させることにより（これは外部装置により行なわれる）、内部回路ＬＫ♯１の状態を、元の状態に復帰させることができる。

次に、図８３から図８５に示す回路の動作を、図８６に示すタイミングチャート図を参照して説明する。

動作モード指示ＯＰＣがスタンバイ状態を指定すると、テスト制御回路３１２は、まずシフトクロック信号ＳＦＴを活性化する。シフトモード指示信号ＳＦＭＤは、通常動作モード時には、たとえばＬレベルに設定されており、マルチプレクサ（ＭＵＸ）３２０は、前段の内部回路から与えられる内部信号ＤＩを選択している。したがって、フリップフロップ３２１が、このシフトクロック信号ＳＦＴに従ってマルチプレクサ３２０を介して与えられた内部信号を取込む。このシフトクロック信号ＳＦＴが非活性化され、フリップフロップ３２１において内部信号ＤＩがラッチされると、モード検出回路３１３が、スタンバイ指示信号φＳＴをＨレベルに駆動し、電源トランジスタ３１４をオフ状態に設定する。これにより、スタンバイエントリモードが完了し、内部回路ＬＫ♯１−ＬＫ♯３の電源供給が停止され、これらの内部回路ＬＫ♯１−ＬＫ♯３でのゲートトンネル電流によるリーク電流を低減する。

スタンバイ状態が完了すると、通常動作モード（ノーマルモード）が始まるとき、動作モード指示ＯＰＣがたとえばＬレベルに立下がる。この動作モード指示のスタンバイ完了指示（立下がり）に応答して、モード検出回路３１３からのスタンバイ指示信号φＳＴがＬレベルとなり、内部回路電源線３１５が、主電源線３１１に結合され、内部回路ＬＫ♯１−ＬＫ♯３に電源電圧ＶＣＬが供給される。次いで、テスト制御回路３１２が、この動作モード指示ＯＰＣのスタンバイ完了指示（立下がり）に応答して、内部回路ＬＫ♯１−ＬＫ♯３への電源電圧供給完了後、モード指示信号ＭＯＤＥをたとえばＨレベルに設定し、マルチプレクサ３２３に、スルーラッチ３２２の出力信号を選択させる。このとき、また、テスト制御回路３１２からの更新指示信号ＵＰＤＡＴＥがＨレベルとなり、スルーラッチ３２２がスルー状態となり、フリップフロップ３２１にラッチされていた内部信号がマルチプレクサ３２３へ与えられる。したがって、次段の内部回路へは、このスタンバイ移行時に与えられていた信号が再び与えられる。これにより、スタンバイイグジットモードが完了し、この半導体装置が次の通常動作モード時の所定の動作を実行する状態に復帰する。

なお、図８４においては、テスト制御回路３１２とモード検出回路３１３の間の信号の応答関係を示していない。これは、個々に、遅延時間を考慮して、これらの制御信号が発生されてもよく、また、各制御信号の応答関係により、所定の動作シーケンスで制御信号が発生するように構成されてもよい。なお、スルーラッチ３２２は、後に説明するＪＴＡＧ（ジョイント・テスト・アクション・グループ）において標準化されたバウンダリスキャンでのモードを考慮しており、このスルーラッチ３２２は特に設けられなくてもよい。

図８７は、図８４に示すテスト制御回路３１２およびモード検出回路３１３の構成の一例を示す図である。この図８７においては、テスト制御回路３１２およびモード検出回路３１３の動作が互いに応答関係を有している場合を示す。これらは、個々に遅延時間を調整して、図８６に示す動作シーケンスが実行されるように構成されてもよい。

図８７において、テスト制御回路３１２は、テストモードコマンドＴＭをデコードし、指定された動作モードを示す信号を発生するテストデコーダ３１２ａと、このテストデコーダ３１２ａからのテスト動作モード指示信号に従って指定された動作に必要な制御信号を発生するテスト制御信号発生回路３１２ｂを含む。図８７においては、本実施の形態１４において必要なシフトクロック信号ＳＨＩＦＴ、モード指示信号ＭＯＤＥＴ、および更新指示信号ＵＰＤＡＴＥＴを代表的に示す。

テスト制御回路３１２は、さらに、動作モード指示ＯＰＣのスタンバイ状態指示（立上がり）に応答してワンショットのパルス信号を発生するワンショットパルス発生回路３１２ｃと、モード検出回路３１３からのスタンバイモード指示信号φＳＴの立下がりに応答してワンショットのパルス信号をそれぞれ発生するワンショットパルス発生回路３１２ｅおよび３１２ｆと、ワンショットパルス発生回路３１２ｃからのパルス信号とテスト制御信号発生回路３１２ｂからのシフトクロック信号ＳＨＩＦＴを受けてシフトクロック信号ＳＦＴを生成するＯＲ回路３１２ｄと、ワンショットパルス発生回路３１２ｅからのパルス信号とテスト制御信号発生回路３１２ｂからのモード指示信号ＭＯＤＥＴとを受けてモード指示信号ＭＯＤＥを生成するＯＲ回路３１２ｇと、ワンショットパルス発生回路３１２ｆからのパルス信号とテスト制御信号発生回路３１２ｂからの更新指示信号ＵＰＤＡＴＥＴを受けて更新指示信号ＵＰＤＡＴＥを生成するＯＲ回路３１２ｈを含む。

モード検出回路３１３は、動作モード指示コマンドＯＰＣのスタンバイ完了指示（立下がり）に応答してリセットされかつＯＲ回路３１２ｄからのパルス信号の立下がりに応答してリセットされて、スタンバイモード指示信号φＳＴを発生するセット／リセットフリップフロップ３１３ａを含む。このモード検出回路３１３は、シフトクロック信号ＳＦＴによりフリップフロップ３２１に信号がラッチされた後、電源トランジスタ３１４をオフ状態に設定する。

スキャンテスト時においては、テストデコーダ３１２ａがテストモードコマンドＴＭに従ってテスト動作モード指示信号を生成し、このテスト動作モード指示信号に従って、各信号ＳＦＴ、ＭＯＤＥおよびＵＰＤＡＴＥが生成される。一方、通常動作モード時におけるスタンバイ状態時においては、ワンショットパルス発生回路３１２ｃ、３１２ｄおよび３１２ｆからのパルス信号に従ってこれらのシフトクロック信号ＳＦＴ、モード指示信号ＭＯＤＥおよび更新指示信号ＵＰＤＡＴＥが生成される。したがって、このテスト用の制御回路の構成を何ら変更することなく、容易に、このスキャンパスに含めるスキャンレジスタを、データ退避用のレジスタ回路として利用することができる。

なお、この図８７に示す構成において、ワンショットパルス発生回路３１２ｆに、スタンバイモード指示信号φＳＴに代えて、破線で示すように動作モード指示コマンドＯＰＣが与えられてもよい。スキャンレジスタ回路において、更新指示信号ＵＰＤＡＴＥに従って、内部回路に対する電源電圧ＶＣＬが安定状態に復帰する前にそのスルー動作およびラッチ動作を実行しても、このスキャンレジスタには電源電圧が与えられており、何ら問題は生じない。モード指示信号ＭＯＤＥが、内部回路に対する電源供給が安定化された後にスルーラッチ３２２の出力信号を選択する状態に設定される。このモード指示信号ＭＯＤＥが所定期間スルーラッチ３２２の出力信号を選択した後、内部回路は、それぞれ回路動作を行ない（ロジック回路の場合）、内部状態が、元のスタンバイ状態移行前の状態に復帰する。この状態において、マルチプレクサ３２３は、再び前段の内部回路の対応の内部ノードの出力信号を選択する。この場合、内部回路がクロック信号に同期して動作しており、その入出力ノードに転送ゲートが設けられている場合、この内部回路のクロック同期用の転送ゲートが、スルー状態となるように、クロック信号の論理レベルを、このスタンバイイグジットモード時に設定しておけばよい。

［変更例１］
図８８は、この発明の実施の形態１４の変更例１の構成を概略的に示す図である。図８８においては、半導体装置３００の内部回路ＬＫ♯１−ＬＫ♯３に対応してゲートトンネル電流低減機構３３２が設けられる。このゲートトンネル電流低減機構３３２は、内部回路ＬＫ♯１−ＬＫ♯３に含まれるＭＩＳトランジスタのソース電圧の変更および／またはウェルバイアスを深くする、および電源電圧供給停止のいずれかの構成を備える。このゲートトンネル電流低減機構３３２に対し、テスト／電流制御機構３３０が設けられる。テスト／電流制御機構３３０は、動作モード指示ＯＰＣに従って、スタンバイ状態時においてはゲートトンネル電流低減機構３３２を活性化し、内部回路ＬＫ♯１−ＬＫ♯３におけるゲートトンネル電流を低減する。テスト時および通常動作モード時においては、内部回路ＬＫ♯１−ＬＫ♯３が動作するときには、このゲートトンネル電流低減機構３３２は非活性化される。他の構成は、図８３に示す構成と同じであり、テスト時にはスキャンパス３０２を介してテスト信号のスキャンが行なわれる。

なお、内部回路ＬＫ♯１−ＬＫ♯３のゲートトンネル電流をスタンバイ時低減するために、内部回路ＬＫ♯１−ＬＫ♯３とスキャンパス３０２とに別々の電源電圧を外部から供給し、この内部回路ＬＫ♯１−ＬＫ♯３へは外部からの電源電圧ＶＣＬの供給を停止するように構成されてもよい。

［変更例２］
図８９は、この発明の実施の形態１４の変更例２の構成を示す図である。図８９においては、内部回路ＬＫ♯とスキャンパス３０２に含まれるスキャンレジスタＦ♯とを代表的に示す。内部回路ＬＫ♯において、論理回路ＬＧが、ＣＭＯＳインバータを含む。このＣＭＯＳインバータは、低しきい値電圧（Ｌ−Ｖｔｈ）のＭＩＳトランジスタＰＱＲａおよびＮＱＲａで構成される。

一方、スキャンレジスタＦ♯の単位回路ＵＧが、ＣＭＯＳインバータを含む。この単位回路ＵＧは、図８５に示すスキャンレジスタのフリップフロップ３１２およびスルーラッチ３２２の構成要素である。マルチプレクサ３２０および３２３が、たとえばトライステートインバータバッファで構成される場合、同様、この単位回路ＵＧが、マルチプレクサ３２０および３２３に用いられてもよい。この単位回路ＵＧにおけるＣＭＯＳインバータは、高しきい値電圧（Ｈ−Ｖｔｈ）のＭＩＳトランジスタＰＱＲｂおよびＮＱＲｂを含む。スキャンレジスタＦ♯の構成要素のＭＩＳトランジスタに、しきい値電圧の高いＭＩＳトランジスタを用いることにより、スタンバイ状態時におけるオフリーク電流Ｉｏｆｆを低減することができ、スタンバイ状態時の半導体装置３００の消費電流をさらに低減することができる。

［変更例３］
図９０は、この発明の実施の形態１４の変更例３の構成を示す図である。図９０においては、内部回路ＬＫ♯においては、その論理回路ＬＧの構成要素のＭＩＳトランジスタＰＱＲａおよびＮＱＲａは、しきい値電圧の絶対値が小さくかつゲート絶縁膜の薄いＬ−Ｖｔｈ薄膜トランジスタである。一方、スキャンレジスタＦ♯において単位回路ＵＧの構成要素のＭＩＳトランジスタＰＱＲｃおよびＮＱＲｃは、高いゲートトンネル障壁を有するＩＴＲトランジスタである。したがって、スタンバイ状態時において、スキャンパス３０２におけるスキャンレジスタＦ♯においては、内部信号を保持しつつ、ゲートトンネル電流が抑制され、スタンバイ状態時の半導体装置３００の消費電流を低減することができる。

なお、この図９０に示す構成において、ＩＴＲトランジスタＰＱＲｃおよびＮＱＲｃにおいては、スタンバイ状態時ウェルバイアスが深くされてもよい。

［変更例４］
図９１は、この発明の実施の形態１４の変更例４の構成を概略的に示す図である。この図９１において、半導体装置３４０は、外部入出力端子それぞれに対応して設けられるバウンダリスキャンレジスタＢＳＲと、このバウンダリスキャンレジスタＢＳＲの信号／データの転送を制御するテストコントローラ３５０と、バウンダリスキャンレジスタＢＳＲを介して外部入出力端子に結合される内部回路３６０を含む。この内部回路３６０は、その内部ノードはそれぞれ観測可能なようにスキャンパスを含んでもよい。

テストコントローラ３５０は、外部からの入力テストデータ、テストモードセレクトコマンドＴＭＳ、テストクロック信号ＴＣＫおよびテストリセット信号ＴＲＳＴを受けて、バウンダリスキャンレジスタＢＳＲ、テスト入力データＴＤＩを順次シフト動作により設定する。このテストコントローラ３５０は、また、バウンダリスキャンレジスタＢＳＲにより構成されるスキャンパスＳＣＰを介してデータをこれらのバウンダリスキャンレジスタにラッチさせた後、シフト動作により出力テストデータＴＤＯを出力する。このテストコントローラ３５０は、また、内部回路３６０のスタンバイ状態時における電源電流を低減するように内部回路３６０に設けられたゲートトンネル電流低減機構を制御し、また、内部回路３６０の内部ノードを、対応のバウンダリスキャンレジスタＢＳＲに格納する。

図９２は、図９１に示すテストコントローラ３５０の構成を概略的に示す図である。図９２において、内部回路３６０は、所定の論理処理を行なう内部論理回路３６０ａと、この内部論理回路３６０ａに結合されるゲートトンネル電流低減機構３６０ｂを含む。この内部論理回路３６０ａは、ＭＩＳトランジスタで構成されており、ゲートトンネル電流低減機構３６０ｂは、この内部論理回路３６０ａのスタンバイ状態時におけるゲートトンネル電流を低減する。また、内部論理回路３６０ａは、バウンダリスキャンレジスタＢＳＲを含むスキャンパスＳＣＰと一方方向に信号／データの授受を行なう。スキャンパスＳＣＰは、内部回路の内部ノードを観測可能とするためのスキャンパスを含んでもよい。

テストコントローラ３５０は、テストモード時に印加されるテストクロック信号ＴＣＫとテストモードを選択しかつ指定するテストモードセレクト信号ＴＭＳとテストモードをリセットするためのテストリセット信号ＴＲＳＴとを受けて、バウンダリスキャンテストのための内部クロック信号とを生成するＴＡＰ（テストアクセスポート）コントローラ３５０ａと、テストデータ入力端子を介してシリアルに１ビット単位で印加されるテストデータＴＤＩを受ける命令レジスタ３５０ｂと、命令レジスタ３５０ｂに格納された命令をデコードして、テストに必要な制御信号を生成する命令デコーダ３５０ｃと、命令デコーダ３５０ｃからのデコード信号に従って、テストに必要な制御信号を生成する制御回路３５０ｄを含む。この制御回路３５０ｄは、スキャンパスＳＣＰにおけるバウンダリスキャンレジスタの信号／データの転送／ラッチを制御し、かつスタンバイ状態時におけるゲートトンネル電流低減機構３６０ｂの活性化を実行する。

この図９２に示すテストコントローラは、ＪＴＡＧテスト対応のコントローラであり、通常、テストデータＴＤＩをバイパスするためのバイパスレジスタと、ユーザがその用途を規定するユーザ定義レジスタ群とを含んでいるが、これらは図９２には示していない。

このテストコントローラ３５０は、さらに、命令デコーダ３５０ｃの出力信号に従って、スキャンパスＳＣＰの出力信号／データおよび図示しないバイパスレジスタの出力信号の一方を選択するマルチプレクサ（ＭＵＸ）３５０ｅと、ＴＡＰコントローラ３５０ａの出力信号に従ってマルチプレクサ３５０ｅおよび命令レジスタ４１の出力信号／データの一方を選択するマルチプレクサ（ＭＵＸ）３５０ｆと、マルチプレクサ３５０ｆの出力信号／データをバッファ処理してテストデータ端子に出力するドライバ／バッファ３５０ｇを含む。通常動作モード時において、このテストデータ出力端子ＴＤＯは、ハイインピーダンス状態に設定される。

この図９２に示すテストコントローラは、ＩＥＥＥ規格において標準化されているが、本実施の形態１４においては、この命令デコーダ３５０ｃおよび／または制御回路３５０に、さらに動作モード指示ＯＰＣを与え、この半導体装置のスタンバイ状態時におけるスキャンパスＳＣＰにおけるデータのラッチおよびゲートトンネル電流低減機構３６０ｂの活性化を制御するための信号を生成する機能を含ませる。この制御回路３５０ｄの構成としては、図８７に示す構成を利用することができる。命令デコーダ３５０ｃが、このスタンバイ状態移行時に、スキャンパスＳＣＰに、対応の内部ノードの信号／データをラッチさせ、スタンバイ状態完了時、このラッチした信号を対応の次段の内部ノードに出力させる。ＩＥＥＥ規格においては、命令「Capture-DR」により、バウンダリスキャンレジスタにデータ／信号を取込ませることができ、また「Update-DR」により、バウンダリスキャンレジスタに格納された信号／データを次段の内部ノードへ印加することができる。動作モード指示ＯＰＣに従って、これらの命令が与えられたのと同じ状態を命令でコーダ内に生成する。この命令デコーダ３５０ｃからのデコード結果を示すに従って制御回路３５０ｄが、データの転送／ラッチ／更新に必要な制御信号を生成する。この命令デコーダ３５０ｃおよび／または制御回路３５０ｄへ、また、動作モード指示ＯＰＣを与え、スタンバイ状態時ゲートトンネル電流低減機構３６０ｂを活性状態とし、内部論理回路３６０ａのゲートトンネル電流を低減する。スキャンパスＳＣＰの動作は、先の図８３において説明したものと同じである。このスキャンパスＳＣＰは、外部入出力端子に対応して設けられるバウンダリスキャンレジスタのみならず、内部回路内の内部ノードを外部で観測可能とするためのスキャンパスレジスタを含んでもよい。

また、このスキャンパスＳＣＰに含まれるＭＩＳトランジスタを、ゲートトンネル電流が小さくなるように、高いゲートトンネル障壁を有するＭＩＳトランジスタで構成し、内部論理回路３６０ａは、薄膜トランジスタで構成する。このような、バウンダリスキャンテストを行なうことのできる半導体装置においても、スタンバイ状態時ゲートトンネル電流によるリーク電流を低減して、その消費電流を低減することができる。

この図９２に示す構成においては、先の実施の形態１４の前述の構成をすべて適用することができる。

なお、スタンバイ状態においては、論理回路が長時間動作を停止するスリープ状態、ＤＲＡＭなどにおけるセルフリフレッシュモードが行なわれるセルフリフレッシュモード、および外部からのリフレッシュ指示に従ってリフレッシュ動作が複数回繰返す実行されるオートリフレッシュモードなどにおけるスタンバイ状態を示し、また、通常動作時におけるアクティブサイクルおよびスタンバイサイクルが繰返されるときのスタンバイサイクルをも示す。

［実施の形態１５］
図９３は、この発明の実施の形態１５に従う半導体装置の全体の構成を概略的に示す図である。図９３においては、半導体装置として、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）が一例として示される。図９３において、このＤＲＡＭは、メモリセルが行列状に配列されるメモリセルアレイ４００を含む。このメモリセルアレイ４００は、複数の行ブロックＲＢ♯１−ＲＢ♯ｍと、複数の列ブロックＣＢ♯１−ＣＢ♯ｎに分割される。

ＤＲＡＭは、さらに、外部からのロウアドレス信号を受けて内部ロウアドレス信号を生成するロウアドレス入力回路４０２と、ロウアドレス入力回路４０２からのロウアドレス信号（ブロックアドレス信号を含む）を受けてデコード動作を行なうロウデコーダ４０４と、ロウデコーダ４０４のデコード信号に従って選択行ブロックの選択行を選択状態へ駆動するワード線駆動回路および選択行のメモリセルのデータの検知増幅を行なうセンスアンプを動作するセンス系制御回路両者を含むワード線駆動・センス系回路４０６と、外部からのコラムアドレス信号を受けて内部コラムアドレス信号（ブロック選択信号を含む）を生成するコラムアドレス入力回路４０８と、コラムアドレス入力回路４０８からの内部コラムアドレス信号に従ってデコード動作を行ない選択列を指定する列選択信号を生成するコラムデコーダ４１０と、コラムアドレス入力回路４０８からのブロック選択アドレスに従ってコラムデコーダ４１０のうちの選択コラムデコード回路を内部データ線に結合してデータの入出力を行なうデータＩＯ制御回路４１２と、内部電圧発生回路および、行ブロックＲＢ♯１−ＲＢ♯ｍに共通なロウ系制御信号および列ブロックＣＢ♯１−ＤＢ♯ｎに共通な列系制御信号を生成する中央制御回路とを含むその他の周辺回路４１６を含む。

ロウデコーダ４０４は、行ブロックＲＢ♯１−ＲＢ♯ｍそれぞれに対応して設けられるブロックロウデコーダを含み、選択行に対応して設けられたブロックロウデコーダのみが動作する。非選択状態のブロックロウデコーダは、スタンバイ状態を維持する。同様、コラムデコーダ４１０も、選択列ブロックに対応して設けられるブロックコラムデコーダがデコード動作を行ない、またデータＩＯ制御回路４１２も、選択列に対応して設けられる入出力回路（ライトドライバおよびプリアンプ）が活性化されて内部データ線とコラムデコーダ４１０により選択された内部ＩＯ線とを結合する。これらは、したがって、ブロック分割動作を行なっており、ロウデコーダ４０４、ワード線駆動・センス系回路４０６、コラムデコーダ４１０およびデータＩＯ制御回路４１２では、ブロック単位でゲートトンネル電流の制御を行なう。

図９４は、図９３に示すロウデコーダ４０４およびワード線駆動・センス系回路４０６の１つの行ブロックＲＢ♯ｉ（ｉ＝１−ｍ）に対応する部分の構成を概略的に示す図である。図９４において、行ブロックＲＢ♯ｉに対しブロック選択信号ＢＳｉの活性化時活性化され、内部ロウアドレス信号Ｘをデコードするブロックロウデコーダ４０４ｉと、ブロックロウデコーダ４０４ｉのデコード信号に従って対応の行ブロックＲＢ♯ｉのアドレス指定されたワード線ＷＬを選択状態へ駆動するワード線ドライバ４０６ｉａが設けられる。この行ブロックＲＢ♯ｉに隣接してセンスアンプ帯ＳＡＢ♯ｉが設けられる。このセンスアンプ帯ＳＡＢ♯ｉにおいては、行ブロックＲＢ♯ｉの各列に対応して設けられるセンスアンプ回路が配置される。センスアンプ帯ＳＡＢ♯ｉは、センス系制御回路４０６ｉｂによりその活性／非活性が制御される。

ブロックロウデコーダ４０４ｉ、ワード線ドライバ４０６ｉａおよびセンス系制御回路４０６ｉｂそれぞれに対応して、ゲートトンネル電流低減機構４０５ｉ、４０７ｉ、および４０９ｉが設けられる。これらのゲートトンネル電流低減機構４０５ｉ、４０７ｉおよび４０９ｉは、ブロック選択信号ＢＳｉが非選択状態のとき活性化され、ブロックロウデコーダ４０４ｉ、ワード線ドライバ４０６ｉａ、およびセンス系制御回路４０６ｉｂのゲートトンネル電流を低減する。これらのゲートトンネル電流低減機構４０５ｉ、４０７ｉおよび４０９ｉを、行ブロックに対応して配置する。選択行ブロックに対してのみ、ブロックデコーダ４０４ｉおよびワード線ドライバ４０６ｉａが活性化され、およびセンス系制御回路４０６ｉｂが活性化される。非選択行ブロックに対しては、ゲートトンネル電流低減機構４０５ｉ、４０７ｉおよび４０９ｉにより、ゲートトンネル電流がさらに低減される（スタンバイサイクル時と同じ）。

なお、センスアンプ帯が隣接行ブロックで共有される場合、ゲートトンネル電流低減機構４０９ｉへは、このセンスアンプ帯ＳＡＢ♯ｉを共有する行ブロックに対するブロック選択信号も与えられる。この隣接行ブロックによりセンスアンプ帯が共有されるシェアードセンスアンプ構成の場合、センス系制御回路４０６ｉｂは、ビット線分離ゲート、ビット線プリチャージ／イコライズ回路およびセンス電源ノードイコライズ回路の動作をも制御する。

図９５は、図９４に示すゲートトンネル電流低減機構４０５ｉおよび４０７ｉの構成の一例を示す図である。図９５において、ブロックロウデコーダ４０４ｉに含まれる単位ロウデコーダは、ブロック選択信号ＢＳの活性化時イネーブルされ内部ロウデコード信号ＸをデコードするＮＡＮＤ型デコード回路４２０ａと、ＮＡＮＤ型デコード回路４２０ａの出力信号を反転するインバータ４２０ｂを含む。これらのＮＡＮＤ型デコード回路４２０ａおよびインバータ回路４２０ｂの電源ノードは、電源トランジスタ４２２を介して電源ノードに結合される。この電源トランジスタ４２２は、好ましくは、ＩＴＲトランジスタで構成され、そのゲートに補のブロック選択信号／ＢＳｉを受ける。

ワード線ドライバは、インバータ回路４２０ｂの出力信号を高電圧ＶＰＰレベルの振幅を有する信号に変換するレベルシフタ４２４ａと、レベルシフタ４２４ａの出力信号に従って対応のワード線ＷＬを駆動するインバータ回路４２４ｂを含む。このゲートトンネル電流低減機構は、補のブロック選択信号／ＢＳｉに応答して導通して、これらのレベルシフタ４２４ａおよびインバータ回路４２４ｂへ高電圧ＶＰＰを供給するＩＴＲトランジスタで構成される電源トランジスタ４２６を含む。

この図９５に示す構成の場合、電源トランジスタ４２２はブロックロウデコーダ４０４ｉに含まれる単位ロウデコード回路に共通に設けられ、電源トランジスタ４２６が、ワード線ドライバ４０６ｉａに含まれるワード線ドライブ回路に共通に設けられる。したがって、スタンバイ状態時においては、これらの電源トランジスタ４２２および４２６がオフ状態となり、ブロックロウデコーダおよびワード線ドライバへの電源電圧の供給が停止される。

なお、図９５に示す構成において、ワード線ＷＬがメインワード線ＺＭＷＬおよびサブワード線ＳＷＬを含む階層ワード線構成の場合、メインワード線ＺＭＷＬは、非選択時高電圧ＶＰＰレベルに保持される。したがって、このような階層ワード線構成の場合、高電圧遮断の構成に代えて、好ましくは、ソースバイアスまたはウェルバイアスを深くする構成または階層電源構成が用いられる。

図９６は、図９３に示すコラムデコーダ４１０およびデータＩＯ制御回路４１２の１つの列ブロックＣＢ♯ｊに対応する部分の構成を概略的に示す図である。列ブロックＣＢ♯ｊに対し、列ブロック選択信号ＣＢｊの活性化時、図９３に示すコラムアドレス入力回路４０８からの内部列アドレス信号をデコードし、列ブロックＣＢ♯ｊの対応の列を選択する列選択信号ＣＳＬを活性状態へ駆動するブロックコラムデコーダ４１０ｊと、この列ブロックＣＢ♯ｊの選択列に対しデータの書込／読出を行なうライトドライバ／プリアンプ４１２ｊを含む。このライトドライバ／プリアンプ４１２ｊも、列ブロック選択信号ＣＢｊの活性化時活性化されて増幅動作を実行する。ライトドライバ／プリアンプ４１２ｊは、列ブロックＣＢ♯ｊのメモリブロック（行ブロックと列ブロックの交差部に対応して配置されるブロック）に共通に配置されるグローバルデータバスＧＩＯに結合される。このライトドライバ／プリアンプ４１２ｊは、内部データバス４３４に結合される。この内部データバス４３４に共通に、複数の列ブロックＣＢ♯１−ＣＢ♯ｎに対応して設けられるライトドライバ／プリアンプが結合される。

ブロックコラムデコーダ４１０ｊおよびライトドライバ／プリアンプ４１２ｊに対しそれぞれ、ゲートトンネル電流低減機構（ＩＴＲＣ）４３０ｊおよび４３２ｊが設けられる。これらのゲートトンネル電流低減機構（ＩＴＲＣ）４３０ｊおよび４３２ｊは、列ブロック選択信号ＣＢｊの非選択状態のときに活性化されて、ブロックコラムデコーダ４１０ｊおよびライトドライバ／プリアンプ４１２ｊのゲートトンネル電流を低減する。

この図９６に示す構成においては、列ブロック選択信号ＣＢｊが指定する列ブロックにおいて列選択動作およびデータの書込／読出が行なわれる。非選択列ブロックにおいては、ブロックコラムデコーダ４１０およびライトドライバ／プリアンプ４１２は、非選択状態（スタンバイ状態）を維持する。したがって、このゲートトンネル電流低減機構４３０ｊおよび４３２ｊを列ブロックごとに配置することにより、選択メモリアレイにおいては、非選択の列ブロックにおいては、ゲートトンネル電流が低減され、アクティブ期間の動作電流を低減することができる。

［変更例１］
図９７は、この発明の実施の形態１５の変更例１の構成を概略的に示す図である。図９７において、半導体装置４４０は、複数のバンクＢ♯１−Ｂ♯４と、これらのバンクＢ♯１−Ｂ♯４それぞれに対応して設けられるゲートトンネル電流低減機構（ＩＴＲＣ）４４４ａ−４４４ｄと、外部からのバンクアドレス信号ＢＡ♯をデコードし、バンク指定信号ＢＡ１−ＢＡ４を生成するバンクデコーダ４４０を含む。バンクＢ♯１−Ｂ♯４の各々は、対応のバンク指定信号ＢＡ１−ＢＡ４の活性化時活性化されて、メモリアクセス（行選択または列選択）を行なう。ゲートトンネル電流低減機構４４４ａ−４４４ｄは、バンクアドレス信号ＢＡ１−ＢＡ４の非活性化時活性化され、対応のバンクＢ♯１−Ｂ♯４のゲートトンネル電流を低減する。バンク指定信号ＢＡ１−ＢＡ４の非選択状態時においては、対応のバンクＢ♯１−Ｂ♯４はスタンバイ状態にある。したがって、半導体装置４４０内において非選択バンクに対応して設けられるゲートトンネル電流低減機構を活性化することにより、半導体装置４４０におけるゲートトンネル電流に起因するリーク電流を低減でき、消費電流を応じて低減することができる。

以上のように、この発明の実施の形態１５に従えば、非選択回路ブロックのゲートトンネル電流を低減するように構成しており、回路が活性化されても非選択回路ブロックにおけるゲートトンネル電流は低減することができずに回路動作時における消費電流を低減することができる（ゲートトンネルリーク電流を抑制することができるため）。

［実施の形態１６］
図９８は、この発明の実施の形態１６に従う半導体記憶装置の要部の構成を概略的に示す図である。この実施の形態１６において、メモリアレイは、図９３に示す構成と同様、複数の行ブロックに分割される。図９８においては、１つの行ブロックＲＢ♯ｉを示す。この行ブロックＲＢ♯ｉは、ノーマルワード線ＮＷＬが配置されるノーマルメモリアレイＮＭＡ♯ｉと、スペアワード線ＳＷＬが配置されるスペアメモリアレイＳＭＡ♯ｉを含む。

ノーマルメモリアレイＮＭＡ♯ｉに対してノーマル行選択回路４５０が設けられ、スペアメモリアレイＳＭＡｉに対しスペア行選択回路４５２が設けられる。ノーマル行選択回路４５０は、ノーマルロウデコーダと、ノーマルロウデコーダの出力信号に従ってノーマルワード線ＮＷＬを駆動するノーマルワード線駆動回路を含む。スペア行選択回路４５２も同様、スペアロウデコーダと、スペアロウデコーダの出力信号に従ってスペアワード線ＳＷＬを選択状態へ駆動するスペアワード線ドライブ回路を含む。

これらのノーマル行選択回路４５０およびスペア行選択回路４５２それぞれに対応して、ゲートトンネル電流低減機構（ＩＴＲＣ）４５４および４５６がそれぞれ設けられる。これらのゲートトンネル電流低減機構４５４および４５６は、活性化時対応の回路のゲートトンネル電流を低減する。

行ブロックＲＢ♯ｉに対し、ノーマルワード線ＮＷＬおよびスペアワード線ＳＷＬのいずれを選択するかを判定するスペア判定回路４５８が設けられる。このスペア判定回路４５８は、ノーマルメモリアレイＮＭＡ♯ｉにおける不良行のアドレスを記憶し、ブロック選択信号ＢＳの選択時活性化され、与えられたアドレス信号Ｘを記憶した不良メモリセルのアドレスと比較し、その判定結果に従って、ノーマルロウイネーブル信号ＮＲＥおよびスペアロウイネーブル信号ＳＲＥの一方を活性化する。ノーマルロウイネーブル信号ＮＲＥは、ノーマル行選択回路４５０の活性／非活性を制御し、スペアロウイネーブル信号ＳＲＥは、スペア行選択回路４５２の活性／非活性を制御する。

このノーマルロウイネーブル信号ＮＲＥは、通常、ノーマルワード線ドライブ回路へ与えられ、このノーマル行選択回路４５０は、ブロック選択信号ＢＬが選択状態のときには、与えられたロウアドレス信号Ｘをデコードする。ノーマルロウイネーブル信号ＮＲＥは、スタンバイ状態時、Ｈレベルである。スペアロウイネーブル信号ＳＲＥは、スタンバイ状態時Ｌレベルであり、スペアワード線は、スペアロウイネーブル信号ＳＲＥが活性状態のとき選択状態へ駆動される。ノーマル行選択回路４５０に設けられたゲートトンネル電流低減機構（ＩＴＲＣ）４５４は、ノーマルロウイネーブル信号ＮＲＥとブロック選択信号ＢＳを受けるゲート回路４６０の出力信号がＨレベルのときには、非活性化され、一方、ブロック選択信号ＢＳおよびノーマルロウイネーブル信号ＮＲＥの少なくとも一方が非選択状態のＬレベルのときには活性化され、ノーマル行選択回路４５０におけるゲートトンネル電流を低減する。ここで、ゲート回路４５０は、ブロック選択信号ＢＳとノーマルロウイネーブル信号ＮＲＥを受けるＮＡＮＤ回路で構成されるように示す。これは、ノーマルロウイネーブル信号ＮＲＥが、スタンバイ状態時、Ｈレベルに設定されるためである。

一方、スペア行選択回路４５２に対して設けられるゲートトンネル電流低減機構（ＩＴＲＣ）４５６は、スペアロウイネーブル信号ＳＲＥが非活性状態のときには活性化されて、スペア行選択回路４５２のゲートトンネル電流を低減する。スペアロウイネーブル信号ＳＲＥは、スタンバイ状態時および非選択時（ノーマルメモリセルへのアクセス時）にはＬレベルに固定される。

この図９８に示す構成の場合、スペア判定回路４５８が行ブロックＲＢ♯ｉそれぞれに対応して設けられており、行ブロック単位でスペア判定が実行される。選択行ブロックにおいてスペアワード線が使用される場合には、ノーマル行選択回路４５０のゲートトンネル電流が低減され、一方、ノーマルワード線ＮＷＬが用いられる（アクセスされる）場合には、スペア行選択回路４５２のゲートトンネル電流が低減される。したがって、選択行ブロックにおいて、非選択の回路のゲートトンネル電流を低減でき、アクティブ期間における消費電流を低減することができる。非選択行ブロックにおいては、ゲートトンネル電流低減機構４５４および４５６両者が活性化される。

［変更例１］
図９９は、この発明の実施の形態１６の変更例１の構成を概略的に示す図である。図９９において、メモリアレイＭＡが、複数の行ブロックＲＢ♯１−ＲＢ♯ｍに分割される。このメモリアレイＭＡは、ノーマルコラムが配設されるノーマルコラムブロックと、スペアコラムが配設されるスペアコラムブロックに分割される。これらのノーマルコラムブロックおよびスペアコラムブロックは、行ブロックに対応して配置されており、ノーマルコラムブロックＮＣ♯１−ＮＣ♯ｍおよびスペアコラムブロックＳＰＣ♯１−ＳＰＣ♯ｍが配設される。行ブロックＲＢ♯ｉは、ノーマルコラムブロックＮＣ♯ｉおよびスペアコラムブロックＳＰＣ♯ｉを含む。

ノーマルコラムブロックＮＣ♯ｉおよびスペアコラムブロックＳＰＣ♯ｉに対しては、共通にワード線が配設される。したがって、１つの行ブロックが選択された場合、図示しないロウデコーダにより、選択行ブロックにおいて、ノーマルコラムブロックおよびスペアコラムブロックの行が選択される。

ノーマルコラムブロックＮＣ♯１−ＮＣ♯ｍに共通に、ノーマルコラムデコーダ４７０が設けられ、スペアコラムブロックＳＰＣ♯１−ＳＰＣ♯ｍに共通にスペアコラムデコーダ４７１が配設される。これらのノーマルコラムデコーダ４７０により選択された列に対しデータアクセスを行なうためにノーマルリード／ライト回路４７２が配設され、スペアコラムデコーダ４７１により選択されたスペアコラムに対しデータアクセスを行なうために、スペアリード／ライト回路４７３が配設される。

これらのノーマルコラムおよびスペアコラムのいずれをアクセスするかを判定するために、コラムスペア判定回路４７４が設けられる。このコラムスペア判定回路４７４は、与えられたコラムアドレス信号Ｙと記憶している不良列アドレスとの一致／不一致に従ってノーマルコラムイネーブル信号ＮＥＣおよびスペアコラムイネーブル信号ＳＣＥの一方を活性化する。ここで、通常、ノーマルコラムイネーブル信号ＮＥＣは、ノーマルロウイネーブル信号ＮＲＥと同様、ノーマルコラムアクセス時およびスタンバイ状態時、Ｈレベルに設定される。スペアコラムイネーブル信号ＳＣＥは、スペアコラムアクセス時においてのみＨレベルの活性状態に設定される。

ノーマルコラムデコーダ４７０およびノーマルリード／ライト回路４７２に対しそれぞれ、ゲートトンネル電流低減機構（ＩＴＲＣ）４７５および４７６が設けられ、スペアコラムデコーダ４７１およびスペアリード／ライト回路４７３に対し、ゲートトンネル電流低減機構（ＩＴＲＣ）４７７および４７８が配設される。これらのゲートトンネル電流低減機構４７５および４７６は、コラムアクセス活性化信号ＣＡＳとノーマルコラムイネーブル信号ＮＥＣを受けるゲート回路４８０の出力信号が活性状態（Ｈレベル）のときに、ノーマルコラムデコーダ４７０およびノーマルリード／ライト回路４７２のゲートトンネル電流を低減する。ここで、ゲート回路４８０は、ＮＡＮＤ回路で構成される場合を一例として示す。これは、コラムアクセス活性化信号ＣＡＳおよびノーマルコラムイネーブル信号ＮＥＣが、それぞれ活性状態のときＨレベルである場合を想定している。したがって、列選択およびデータのアクセス（書込／読出）が行なわれるコラムアクセスが始まり、かつノーマルコラムがアドレス指定されたときには、このゲート回路４８０の出力信号が非活性状態（Ｌレベル）となり、ゲートトンネル電流低減機構４７５および４７６が非活性化され、これらのノーマルコラムデコーダ４７０およびノーマルリード／ライト回路４７２のゲートトンネル電流低減動作を停止する。

一方、スペアコラムデコーダ４７１およびスペアリード／ライト回路４７３に対して設けられたゲートトンネル電流低減機構（ＩＴＲＣ）４７７および４７８は、スペアコラムイネーブル信号ＳＣＥの非活性状態のときに活性化され、スペアコラムデコーダ４７１およびスペアリード／ライト回路４７３のゲートトンネル電流を低減する。ここで、スペアコラムイネーブル信号ＳＣＥは、スタンバイ状態時およびノーマルコラムアクセス時においては非活性状態（Ｌレベル）に保持される。

したがって、コラムアクセス時において、動作しない回路に対するゲートトンネル電流を低減することにより、このコラムアクセス期間における消費電流を低減することができる。

［変更例２］
図１００は、この発明の実施の形態１６の変更例２の構成を概略的に示す図である。図１００において、メモリアレイが複数のロウブロック５０４ａ−５０４ｍに分割される。ロウブロック５０４ａ−５０４ｍの各々は、ノーマルワード線が配設されるノーマルロウブロック５０１と、スペアワード線が配設されるスペアロウブロック５０２を含む。すなわち、この図１００に示す構成においては、ロウブロック単位で不良行の救済が行なわれる。ロウブロック５０４ａ−５０４ｍの列方向において隣接して、センスアンプ帯５００ａ−５００ｎが配設される。これらのセンスアンプ帯５００ａ−５００ｎは、隣接するロウブロックにより共有される。ロウブロック５０４ａ−５０４ｍに対応して、ロウデコーダ（ワード線ドライブ回路を含む）ＲＤが配設される。これらのロウデコーダＲＤは、ノーマルロウブロック５０１に対応して配置されるノーマルロウデコーダ（ＲＤ）およびスペアロウブロック５０２に対応して配置されるスペアロウデコーダ（ＲＤ）を含む。

また、センスアンプ帯５００ａ−５００ｎに対応して、列選択信号を生成するコラムデコーダＣＤが配設される。このコラムデコーダＣＤからの列選択信号は、センスアンプ帯５００ａ−５００ｎにおいて行方向に延在する列選択線を介して伝達される。したがって、このコラムデコーダＣＤにより、行ブロックにおけるスペアコラムブロックおよびノーマルコラムブロックにおいて列選択が同時に並行して行なわれる。コラムデコーダＣＤへは、コラムスペア判定結果を示す信号は与えられず、コラムアクセス時において対応のブロック選択信号が活性状態のとき、列アクセス指示（活性化）信号に従ってコラムデコード動作を実行する。

コラムデコーダＣＤに対応して、コラムゲートトンネル電流低減機構ＣＩＴＲＣが配設され、ロウデコーダＲＤに対応して、ロウゲートトンネル電流低減機構ＲＩＴＲＣが配設される。このロウゲートトンネル電流低減機構ＲＩＴＲＣは、ノーマルロウデコーダ（ＲＤ）に対応して設けられるノーマルゲートトンネル電流低減機構ＮＩＴＲＣおよびスペアロウデコーダ（ＲＤ）に対応して設けられるスペアロウゲートトンネル電流低減機構ＳＩＴＲＣを含む。

ロウデコーダＲＤに対応して、ロウスペア判定回路５０６ａ−５０６ｍが設けられる。これらのロウスペア判定回路５０６ａ−５０６ｍには、それぞれブロック選択信号ＢＳ＜ｍ：１＞の対応のブロック選択信号が与えられる。また、このブロック選択信号ＢＳ＜ｍ：１＞が、コラムデコーダＣＤに対応して設けられるコラムゲートトンネル電流低減機構ＣＩＴＲＣへも与えられる。

ノーマルコラムブロックに対応して、ノーマルリード／ライト回路５０８が設けられ、スペアコラムブロックに対応してスペアリード／ライト（Ｒ／Ｗ）回路５０９が設けられる。これらのノーマルリード／ライト回路５０８およびスペアリード／ライト（Ｒ／Ｗ）回路５０９は、コラムアクセス時同時に並行して動作する。

このメモリアレイにおいては、複数ビットのグローバルデータ線がノーマルリード／ライト回路５０８に並列に結合されており、このグローバルデータ線単位で不良コラムの置換を行なう。すなわち、不良コラムを救済するために、コラムアクセス指示信号ＣＡＣＴの活性化時活性化され、ロウブロックアドレス信号ＲＢＡをデコードしてデータ線選択信号ＳＥＬを生成するコラム冗長制御回路５１０と、コラム冗長制御回路５１０からのデータ線選択信号ＳＥＬに従って、ノーマルリード／ライト回路５０８およびスペアリード／ライト回路５０９を選択的に入出力回路５１２に結合するマルチプレクサ（ＭＵＸ）５１１が設けられる。コラム冗長制御回路５１０においては、この行ブロック単位で不良コラムアドレスがプログラムされており、そのロウブロックアドレス信号ＲＢＡに従って、選択行ブロックにおける不良コラムが接続するグローバルデータ線をスペアグローバルデータ線で置換する。

したがって、ノーマルリード／ライト回路５０８およびスペアリード／ライト回路５０９が並行して動作するため、ゲートトンネル電流低減機構（ＩＴＲＣ）５１３がこれらのノーマルリード／ライト回路５０８およびスペアリード／ライト（Ｒ／Ｗ）回路５０９に共通に設けられる。このゲートトンネル電流低減機構５１３は、コラムアクセス指示信号ＣＡＣＴが非活性状態のときに、ノーマルリード／ライト回路５０８およびスペアリード／ライト回路５０９のゲートトンネル電流を低減する。コラムアクセスが始まると、このノーマルリード／ライト回路５０８およびスペアリード／ライト（Ｒ／Ｗ）回路５０９のゲートトンネル電流低減動作が停止され、これらのノーマルリード／ライト回路５０８およびスペアリード／ライト回路５０９は高速で動作する。

この図１００に示す構成においては、ブロック選択信号ＢＳ＜ｍ：１＞およびロウスペア判定回路５０６ａ−５０６ｍの判定結果の両者に従って、コラムデコーダＣＤおよびロウデコーダＲＤに対するゲートトンネル電流の制御が行なわれる。選択行ブロックにおいてノーマルロウブロックのアクセス時においては、対応のスペアゲートトンネル電流低減機構ＳＩＴＲＣが、スタンバイ状態時と同様の状態に保持され、対応のスペアロウデコーダ（ＲＤ）のゲートトンネル電流が低減される。一方、選択ロウブロックにおいてスペアワード線がアクセスされる場合には、ノーマルゲートトンネル電流低減機構ＮＩＴＲＣがスタンバイ状態時の状態を維持し、対応のノーマルロウデコーダ（ＲＤ）のゲートトンネル電流が低減される。したがって、この図１００に示す構成の場合、ロウブロック単位でかつノーマル／スペア単位でゲートトンネル電流の制御を行なっており、動作する回路のみゲートトンネル電流低減動作が停止されるため、アクティブ期間（メモリセル選択動作が行なわれる期間）の消費電流が低減される。

なお、コラムデコーダＣＤに対するコラムゲートトンネル電流低減機構ＣＩＴＲＣは、ロウブロックアドレス信号ＲＢＡから生成されるブロック選択信号ＢＳ＜ｍ：１＞に従って活性／非活性が制御されている。しかしながら、これらのコラムゲートトンネル電流低減機構ＣＩＴＲＣへは、ブロック選択信号ＢＳ＜ｍ：１＞とコラムアクセス指示信号ＣＡＣＴの両者が与えられ、両者が選択状態のときのみそのゲートトンネル電流低減動作を停止するように構成されてもよい。

［変更例３］
図１０１（Ａ）は、この発明の実施の形態１６の変更例３の要部の構成を概略的に示す図である。図１０１（Ａ）においては、１つの行ブロックに対するロウ系回路の構成を示す。

図１０１（Ａ）において、ロウ系回路は、ワード線アドレス信号Ｘをロウアドレスラッチイネーブル信号ＲＡＬに従ってラッチするアドレス入力バッファ５５２と、アドレス入力バッファ５５２からの内部ワード線アドレス信号Ｘを、ロウデコーダイネーブル信号ＲＡＤＥに従ってデコードするロウデコーダ５５４と、ワード線駆動タイミング信号ＲＸＴとロウデコーダ５５４の出力信号に従って、ノーマルワード線ＮＷＬを選択状態へ駆動するノーマルワード線ドライバ５５６と、ロウブロックアドレス信号ＲＢＡをデコードするロウブロックデコーダ５５８と、ロウブロックデコーダ５５８からのブロック選択信号ＢＳＦに従って活性化され、活性化時ワード線アドレス信号Ｘが不良行を指定しているか否かを判定するロウスペア判定回路５６０と、ロウスペア判定回路５６０からのスペアロウイネーブル信号ＳＲＥＦをロウデコーダイネーブル信号ＲＡＤＥに従ってラッチするラッチ回路５６２と、ラッチ回路５６２からのスペアロウイネーブル信号ＳＲＥに従ってスペアワード線ＳＷＬをワード線駆動タイミング信号ＲＸＴに応答して選択状態へ駆動するスペアワード線ドライバ５６４を含む。

このロウ系回路は、さらに、ロウブロックデコーダ５５８からのブロック選択信号ＢＳＦおよびロウスペア判定回路５６０からのノーマルロウイネーブル信号ＮＲＥＦを、ロウデコーダイネーブル信号ＲＡＤＥに従ってラッチしてブロック選択信号ＢＳおよびノーマルロウイネーブル信号ＮＲＥを生成してロウデコーダ５５４へ与えるラッチ回路５６６を含む。このラッチ回路５６６からのノーマルロウイネーブル信号は、またノーマルワード線ドライバ５５６へ与えられてもよい。

ロウ系制御回路５５０は、ロウアクセス活性化信号ＲＡＣＴの活性化時、所定のシーケンスでロウアドレスラッチイネーブル信号ＲＡＬ、ロウアドレスデコーダイネーブル信号ＲＡＤＥ、およびワード線駆動タイミング信号ＲＸＴを生成する。ロウ系制御回路５５０およびアドレス入力バッファ５５２が、複数の行ブロックに共通に設けられる。

次に、この図１０１（Ａ）の動作を、図１０１（Ｂ）に示す信号波形図を参照して説明する。

ロウアクセス活性化信号ＲＡＣＴがＨレベルの活性状態へ駆動されると、所定のシーケンスでロウアドレスラッチイネーブル信号ＲＡＬ、ロウアドレスデコーダイネーブル信号ＲＡＤＥおよびワード線駆動タイミング信号ＲＸＴが順次活性化される。このロウアクセス活性化信号ＲＡＣＴの活性化前に、ワード線アドレス信号Ｘおよびロウブロックアドレス信号ＲＢＡが与えられる。ロウブロックデコーダ５５８およびロウスペア判定回路５６０が、ロウアクセス活性化信号ＲＡＣＴと非同期で動作してデコード動作および判定動作を行なう。すなわち、アドレス信号ＸおよびＲＢＡのロウアクセス活性化信号ＲＡＣＴに対するセットアップ期間を利用して、ロウスペア判定動作を行なう。このロウブロックデコーダ５５８からのブロック選択信号ＢＳＦに従って、選択行ブロックにおいてスペア判定動作が行なわれる。このスペア判定結果に従ってノーマルロウイネーブル信号ＮＲＥＦおよびスペアロウイネーブル信号ＳＲＥＦが、スペア判定結果を示す状態に設定される。したがって、このロウスペア判定回路５６０からのノーマルロウイネーブル信号ＮＲＥＦおよびスペアロウイネーブル信号ＳＲＥＦは、ロウアクセス活性化信号ＲＡＣＴの活性化前に確定状態となる。

次いで、ロウアドレスデコーダイネーブル信号ＲＡＤＥの活性化に従って、ラッチ回路５６６および５６２が、それぞれ与えられた信号を取込みラッチする。したがって、ロウデコーダ５５４へは、ブロック選択信号ＢＳおよびノーマルロウイネーブル信号ＮＲＥが与えられ、ロウデコーダ５５４が、選択行ブロックにおいてノーマルワード線が指定された場合にはデコード動作を行ない、次いでノーマルワード線ドライバ５５６が、ノーマルワード線ＮＷＬを選択状態へ駆動する。一方、選択行ブロックにおいて不良ワード線がアドレス指定された場合には、ロウデコーダ５５４はデコード動作を行なわず、スタンバイ状態を維持し、ノーマルワード線ドライバ５５６も応じて、スタンバイ状態を維持する。この不良ワード線がアドレス指定された場合には、ロウスペア判定回路５６０からのスペアロウイネーブル信号ＳＲＥＦが活性状態となり、ロウアドレスデコーダイネーブル信号ＲＡＤＥに従って、ラッチ回路５６２がラッチ状態となり、スペアワード線ドライバ５６４が、ワード線駆動タイミング信号ＲＸＴに従ってスペアワード線ＳＷＬを選択状態へ駆動する。

したがって、これらのスペア判定結果は、ロウアクセス活性化信号ＲＡＣＴの活性化前にまたはロウアドレスデコーダイネーブル信号ＲＡＤＥの活性化前に遅くとも確定状態となっており、このアクティブ期間内において、スペア判定に要する期間を短くすることができ、応じて、ノーマル／スペアロウデコーダにおいて非動作状態に保持される回路の消費電流を、応じて低減することができる（対応のゲートトンネル電流低減機構を活性状態に駆動するため）。

このロウアクセス活性化信号ＲＡＣＴは、標準ＤＲＡＭの場合には、ロウアドレスストローブ信号／ＲＡＳに従って生成される。クロック信号に同期するＤＲＡＭの場合には、アクティブコマンドが与えられ、プリチャージコマンドが次いで与えられるまで活性状態を維持する。

なお、クロック同期型ＤＲＡＭの場合、ラッチ回路５６６および５６２は、クロック信号ＣＬＫに同期して、対応の信号を転送するように構成されてもよい。

また、ワード線アドレス信号Ｘをロウスペア判定回路５６０およびロウデコーダ５５４へ与え、このロウブロックデコーダ５５８からのブロック選択信号ＢＳＦをクロック信号に同期して転送して、そのロウデコーダの活性化およびロウスペア判定回路５６０の出力信号の転送を行なうように構成されてもよい。

いずれにおいても、このアドレス信号のセットアップ期間を利用して、ロウスペア判定を行なう。

なお、このロウブロックデコーダ５５８およびロウスペア判定回路５６０は、図１０１（Ａ）に示す構成においては、スタティック動作を行なうように示す。しかしながら、これらのロウブロックデコーダ５５８およびロウスペア判定回路５６０は、一旦ロウアクセス活性化信号ＲＡＣＴの非活性化に応答してリセットされるように構成されてもよい。

また、図１０１（Ａ）においては、スペアワード線ＳＷＬが１本の場合の構成を示す。しかしながら、スペアワード線ＳＷＬがその行ブロックにおいて複数個設けられる場合には、ロウスペア判定回路５６０においては、スペアサブワード線それぞれに対応してスペア判定回路が設けられ、各スペアワード線ドライバとスペア判定回路が１対１で対応づけられる。ノーマルロウイネーブル信号ＮＲＥＦは、この場合、複数のスペア判定回路の出力信号のＮＯＲにより生成される。

［変更例４］
図１０２は、この発明の実施の形態１６の変更例４の構成を概略的に示す図である。図１０２においては、コラム系回路を示す。

図１０２において、コラム系回路は、コラムアクセス指示信号ＣＡＣＴの活性化に応答してコラムアドレスラッチイネーブル信号ＣＡＬおよびコラムアドレスデコーダイネーブル信号ＣＡＤＥを所定のシーケンスで生成するコラム系制御回路５７８と、コラムアドレスラッチイネーブル信号ＣＡＬに応答してコラムアドレス信号Ｙを取込みラッチするコラムアドレス入力バッファ５７０と、ロウアクセス活性化信号ＲＡＣＴの活性化時活性化され、コラムアドレス信号Ｙを受けてコラムスペア判定を行なうコラムスペア判定回路５７２と、コラムスペア判定回路５７２からのノーマルコラムイネーブル信号ＮＥＣをコラムアドレスデコーダイネーブル信号ＣＡＤＥの活性化に応答してラッチし、かつコラムアドレス入力バッファ５７０からのコラムアドレス信号をデコードするノーマルコラムデコーダ５７４と、コラムスペア判定回路５７２からのスペアコラムイネーブル信号ＳＣＥをコラムアドレスデコーダイネーブル信号ＣＡＤＥの活性化に応答してラッチし、スペアコラム選択信号ＣＳＬを生成するスペアコラムデコーダ５７６を含む。

このスペアコラムデコーダ５７６は、単に、スペアコラムイネーブル信号ＳＣＥに従って、スペアコラム選択線ＳＣＳＬを選択状態へ駆動する。複数のスペアコラム線が設けられている場合には、コラムスペア判定回路５７２において、複数の不良列アドレスを記憶するプログラム回路が複数個設けられており、これらの複数のコラムプログラム回路が、複数のスペアコラム選択線ＳＣＳＬに対応する。

これらのノーマルコラムデコーダ５７４およびスペアコラムデコーダ５７６は、コラムアドレスデコーダイネーブル信号ＣＡＤＥに従ってノーマルコラム選択線ＮＣＳＬまたはスペアコラム選択線ＳＣＳＬを選択状態へ駆動する。コラムスペア判定回路５７２は、図１０３に示すように、コラムアクセス活性化信号ＣＡＣＴと非同期でスペア判定動作を行なっている。したがって、ノーマルコラムデコーダ５７４のデコード動作開始時においては、コラムスペア判定回路５７２の判定動作は完了しており、内部での列選択動作開始タイミングを早くすることができ、またこれらのノーマルコラムデコーダ５７４およびスペアコラムデコーダ５７６に対応して設けられるゲートトンネル電流低減機構の早いタイミングで活性／非活性を制御することができる。アクティブ期間にこのゲートトンネル低減機構の切り換えの動作時間が入らないため、この切り換えに要する消費電流をアクティブ期間から排除することが出来、アクティブ期間の消費電流を低減することが出来る。

なお、図１０２に示す構成においても、コラムアクセス指示（活性化）信号ＣＡＣＴは、コラムアドレスストローブ信号／ＣＡＳに従って生成されてもよく、また、クロック同期型ＤＲＡＭにおけるようにコラムアクセスコマンドにより生成されてもよい。また、コラムスペア判定回路５７２の判定結果は、クロック同期型ＤＲＡＭの場合、クロック信号ＣＬＫに同期して転送されてもよい。

なお、この図１０１（Ａ）および図１０２に示す構成においては、アクセス活性化信号ＲＡＣＴおよびＣＡＣＴに従って内部動作は行なわれ、ゲートトンネル電流低減機構の選択的活性化が行なわれる。しかしながら、この場合、ゲートトンネル電流低減機構の切換は、これらのアクセス活性化信号ＲＡＣＴおよびＣＡＣＴと非同期で行なわれるように構成されてもよい。すなわち、図１０１（Ａ）においてロウブロックデコーダ５５８からのブロック選択信号ＢＳＦおよびロウスペア判定回路５６０からのロウイネーブル信号ＳＲＥＦおよびノーマルロウイネーブル信号ＮＲＥＦを、対応のゲートトンネル電流低減機構へ与えるように構成されてもよい。

また、図１００に示す構成においては、ロウブロック内にノーマルロウブロックおよびスペアコラムブロックが配置されている。しかしながら、複数のノーマルロウブロックに共通に、１つのスペアロウブロックが設けられてもよい。この場合、センスアンプもノーマルセンスアンプとスペアセンスアンプとで別々に活性／非活性およびゲートトンネル電流の制御が行なわれる。

以上のように、この発明の実施の形態１６に従えば、ノーマル／スペアメモリセル冗長構成においては、非選択状態となるアクセスパスに対してはゲートトンネル電流低減機構を活性状態に保持しており、この半導体記憶装置のアクティブ期間中におけるゲートトンネル電流によるリーク電流を低減でき、応じて消費電流を低減することができる。

以上のようにこの発明に従えば、ＩＴＲトランジスタまたはゲートトンネル障壁を大きくできるＭＩＳトランジスタをゲートトンネルリーク電流が問題となる部分に使用しており、効率的にゲートトンネルリーク電流を抑制して、消費電流を低減することができる。

すなわち、論理ゲートの電源側に、ＩＴＲトランジスタを設け、このＩＴＲトランジスタを動作モードに応じて選択的に導通状態に設定しており、スタンバイ状態時における論理ゲートのゲートトンネル電流を効果的に抑制することができる。

この論理ゲートのＭＩＳトランジスタを、膜厚３ｎｍ以下のシリコン酸化膜とゲートトンネル障壁が等価である絶縁膜膜厚を有するように構成しており、指数関数的に増加するゲートトンネル電流を、ＩＴＲトランジスタにより効率的に抑制することができる。

また、論理ゲートのＭＩＳトランジスタのゲート絶縁膜膜厚は３ｎｍの場合には、微細化されたＭＩＳトランジスタを構成要素として使用する場合において問題となるゲートトンネル電流を、ＩＴＲトランジスタにより効率的に抑制し、最小設計寸法で論理回路を作製しても、低消費電力が要求されるスタンバイ状態時におけるゲートトンネルリーク電流を抑制することができる。

また、スタンバイ状態時オン状態となるＭＩＳトランジスタに、ゲートトンネル障壁の大きなＭＩＳトランジスタを用い、このＭＩＳトランジスタと直列にゲートトンネル障壁の小さなＭＩＳトランジスタを接続し、このゲートトンネル障壁の小さなＭＩＳトランジスタをスタンバイ状態時オフ状態とすることにより、スタンバイ状態時におけるゲートトンネル電流を低減でき、またアクティブサイクル時高速で動作させることができる。

また、このゲートトンネル障壁の大小を、ゲート絶縁膜膜厚で調整することにより、容易に必要なゲートトンネル障壁を有するＭＩＳトランジスタを形成することができる。

ゲートトンネル障壁の異なるＭＩＳトランジスタの組を縦続接続し、それぞれの組においてスタンバイ状態時にオン状態となるＭＩＳトランジスタのゲートトンネル障壁を大きくすることにより、ＣＭＯＳインバータ回路が縦続接続された構成においても、確実にスタンバイ状態時にゲートトンネル電流を抑制することができる。

また、スタンバイ状態時の入力信号の論理レベルが予め定められている装置において、第１および第２のＭＩＳトランジスタを直列接続し、スタンバイ状態時これら第１および第２のＭＩＳトランジスタのゲートトンネル電流をアクティブサイクル時よりも低減することにより、低消費電力が要求されるスタンバイ状態時の消費電流を確実に抑制することができる。

この制御回路を、第１および第２のＭＩＳトランジスタのバックゲートバイアスをスタンバイ状態時に深くする回路で構成することにより、容易に、ゲートトンネル電流を抑制することができる。

また、これに代えて、制御回路を、第１および第２のＭＩＳトランジスタの接続する電源ノードの電圧極性をスタンバイサイクル時とアクティブサイクル時とで切換える回路で構成することにより、容易にＭＩＳトランジスタのゲート−ソース間を深い逆バイアス状態とすることができ、応じてゲートトンネル電流を効果的に抑制することができる。

また、これらの制御回路の動作により、ＭＩＳトランジスタのしきい値電圧の絶対値を実効的に大きくすることができ、オフリーク電流をも抑制することができる。

また、ＭＩＳトランジスタのゲート絶縁膜膜厚が３ｎｍのシリコン酸化膜と同等のゲートトンネル障壁を有するゲート絶縁膜の場合、確実に、微細化トランジスタを用いてもゲートトンネル電流を抑制することができる。

また制御回路として、この第１および第２のＭＩＳトランジスタの接続する電源ノードの電圧をアクティブサイクルおよびスタンバイサイクル時で切換えることにより、容易に、トンネル電流およびオフリーク電流を抑制することができ、応じてスタンバイ状態時の消費電力を低減することができる。

また、主電源線および副電源線の階層構造とし、スタンバイ状態時この主電源線および副電源線をアクティブサイクルおよびスタンバイサイクルの動作サイクルに応じて選択的に導通するスイッチングトランジスタを介して接続するとともに、スタンバイ状態時オフ状態となる小さなゲートトンネル障壁のＭＩＳトランジスタをサブ電源線に接続することにより、スタンバイ状態時におけるゲートトンネル電流およびオフリーク電流を、確実に抑制することができる。また、このスタンバイ状態時にオン状態となるＭＩＳトランジスタをゲートトンネル障壁の大きなＭＩＳトランジスタとし、主電源ノードに接続することにより、アクティブサイクル移行時における、出力信号の不確定状態が生じるのを防止することができる。

また、主電源線および副電源線の間のスイッチングトランジスタのしきい値電圧の絶対値を大きくしてスタンバイ状態時オフ状態とすることにより、効果的に、スイッチングトランジスタにおけるゲートトンネル電流がスタンバイ状態時生じるのを防止でき、また、副電源線と主電源線とをスタンバイ状態時切り離すことにより、確実に、論理回路部のＭＩＳトランジスタのゲートトンネルリーク電流を抑制することができる。

また、論理回路の第１のＭＩＳトランジスタのゲート絶縁膜膜厚を３ｎｍ以上とし、第２のＭＩＳトランジスタのゲート絶縁膜膜厚を３ｎｍよりも薄くすることにより、最小寸法のＭＩＳトランジスタを用いて論理回路部を構成することができ、また、この場合においても、ゲートトンネルリーク電流を確実に抑制することができる。

また、このスイッチングトランジスタバックゲート電位を論理回路のＭＩＳトランジスタとバックゲート電位とを異なせることにより、同一ゲート絶縁膜膜厚のＭＩＳトランジスタを論理回路およびスイッチングトランジスタに利用しても、このスイッチングトランジスタのゲートトンネルリーク電流を確実に抑制することができる。

また、主電源線および副電源線を選択的に接続するスイッチングトランジスタと、これらの主および副電源線の電圧を使用するＣＭＯＳ回路のレプリカ回路を用いて、この副電源線の電圧を調整することにより、高速で、副電源線の電圧レベルを平衡電圧レベルへ駆動することができ、スタンバイ状態移行時、早いタイミングで、副電源線電圧を安定化させることができ、スタンバイ状態の時間の長短にかかわらず、スタンバイサイクルからアクティブサイクル移行時における電源電圧のばらつきを防止することができ、スタンバイサイクルからアクティブサイクル移行時、高速で内部回路動作を開始することができる。

また、この副電源線へ、レプリカ回路の出力を、増幅回路を用いて転送しており、高速で副電源線をレプリカ回路の電圧レベルに応じて平衡電圧へ駆動することができる。

また、第１および第２の主副電源線それぞれに対して設けられる第１および第２のスイッチングトランジスタと、これらの第１および第２の副電源線を使用する第１および第２のゲート回路を有する構成において、第１のゲート回路とトランジスタサイズと第１のスイッチングトランジスタのサイズ比を、第２のゲート回路のトランジスタサイズと第２のスイッチングトランジスタのサイズ比とを等しくすることにより、これら第１および第２の副電源線のスタンバイ状態時における平衡電圧を互いに等しくすることができ、これらの第１および第２のゲート回路のアクティブサイクル時に動作開始タイミングを等しくすることができ、正確な内部動作を保証することができる。

これら第１および第２のゲート回路を、各々を、互いにゲート絶縁膜膜厚の異なる単位ゲート回路でそれぞれ構成することにより、確実に、スタンバイ状態時におけるこれらの第１および第２のゲート回路のゲートトンネル電流を抑制することができる。

また、これらの第１および第２のゲート回路とそれぞれ縦続接続される第３および第４のゲート回路を設け、第３および第４の副電源線にそれぞれこれらの第３および第４のゲート回路を接続する場合、第３および第４の副電源線に接続される第３および第４のスイッチングトランジスタを、これら第３のゲート回路および第３のスイッチングトランジスタのサイズ比と第４のスイッチングトランジスタと第４のゲート回路のトランジスタのサイズ比を等しくすることにより、電源線のスタンバイ状態時における平衡電圧を等しくすることができ、電源電圧および接地電圧両者に対して階層電源構成が利用される場合においても、スタンバイ状態時における副接地線の平衡電圧を互いに等しくすることができ、アクティブサイクル移行時早いタイミングで内部回路動作を開始することができる。

また、第３および第４のゲート回路をそれぞれゲート絶縁膜膜厚の異なるＭＩＳトランジスタで構成することにより、スタンバイ状態時におけるゲートトンネルリーク電流を確実に抑制することができる。

また、スイッチングトランジスタおよびゲート回路のレプリカ回路を設けることにより、確実に各副電源線の電圧を平衡電圧へ駆動することができ、複数のゲート回路のアクティブサイクル遷移時における動作開始タイミングを早くすることができる。

また、副電源線をスタンバイ状態時相互接続することにより、確実に、各副電源線の平衡電圧を互いに等しくすることができる。

また、第３および第４のゲート回路に対しても第３および第４のスイッチングトランジスタとのレプリカ回路を設けることにより、第３および第４の電源線を高速で平衡電圧へ駆動することができる。

また、このレプリカ回路の出力電圧を、この差動増幅器を用いて副電源線へ伝達することにより、正確に各副電源線の電圧をレプリカ回路の出力電圧レベルに駆動することができる。

これらのレプリカ回路および副電源線結合を、第３および第４の副電源線に対して設けることにより、確実にこれらの第３および第４の副電源線の電圧を高速で同一の平衡電圧レベルへ駆動することができる。

このゲート絶縁膜膜厚の異なるＳＯＩ構造のＭＩＳトランジスタを使用し、スタンバイ状態時このＳＯＩ構造のＭＩＳトランジスタのボディ領域へ与えられるバイアスを深くすることにより、容易に、ゲートトンネル電流を抑制でき、またオフリーク電流の抑制することができる。

また、このボディ領域へ与えられるバイアス電圧を、これらのＳＯＩ構造のＭＩＳトランジスタがオフ状態となる程度まで深くすることにより、確実に、ゲートトンネル電流を抑制することができる。

また、ＳＯＩ構造のＭＩＳトランジスタを含むゲート回路を複数個縦列接続する場合においても、これらのＭＩＳトランジスタのボディ領域の電圧を共通に制御することにより、容易に、スタンバイ状態時におけるゲートトンネル電流を抑制することができる。

また、スタンバイ状態時オン状態となるＭＩＳトランジスタに、埋込チャネル型ＭＩＳトランジスタを使用することにより、トンネル障壁を大きくすることができ、応じてゲートトンネル電流を抑制することができる。

また、これらのＭＩＳトランジスタのゲート絶縁膜膜厚を等しくしても、埋込チャネル型ＭＩＳトランジスタは等価的にゲート絶縁膜膜厚が厚くなった構成となり、複雑な製造工程を追加することなく容易にゲートトンネル電流を抑制することができる。

また、この電源線を階層電源構成とすることにより、より正確にかつ確実に、ゲートトンネル電流リークを抑制することができる。

また、階層電源構成の主副電源線を接続するスイッチングトランジスタに埋込チャネル型ＭＩＳトランジスタを使用することにより、ゲートトンネル電流を確実に抑制することができる。

また、スタンバイ状態時オン状態となるＭＩＳトランジスタに、ゲート空乏型ＭＩＳトランジスタを使用することにより、容易にトンネルリーク電流を抑制することができる。

また、通常のＭＩＳトランジスタおよびゲート空乏型ＭＩＳトランジスタのゲート絶縁膜膜厚を同じとしても、確実に、スタンバイ状態時に、このゲート空乏型ＭＩＳトランジスタにおけるトンネルリーク電流を抑制することができる。

また、ゲート絶縁膜膜厚を同じとすることにより、このゲート回路部における段差が生じるのを抑制することができ、正確なパターニングが実現される。

また、ゲート空乏型ＭＩＳトランジスタを主および副の電源線にする階層電源構成に接続することにより確実に、ゲートトンネル電流を抑制することができる。

また、主副電源線を接続するスイッチングトランジスタにゲート空乏型ＭＩＳトランジスタを使用することにより、確実かつ容易に、このスイッチングトランジスタにおけるゲートトンネル電流を抑制することができる。

また、ラッチ回路に、ゲートトンネル障壁の大きなＭＩＳトランジスタを使用することにより、スタンバイ状態時のラッチ信号の論理レベルが予め判別できない場合においても、確実にスタンバイ状態時におけるラッチ回路のゲートトンネル電流を抑制することができる。また、このゲート回路のＭＩＳトランジスタのゲート絶縁膜膜厚を、膜厚３ｎｍのシリコン酸化膜の与えるトンネル障壁と同程度以下トンネル障壁を与える膜厚とすることにより、ゲート回路が高速動作して、ラッチ回路の信号を処理することができる。また、このスタンバイ状態時ゲート回路に対する印加電圧を遮断することにより、スタンバイ状態時におけるゲート回路におけるゲートトンネル電流を抑制することができる。

また、ゲートトンネル障壁の小さなＭＩＳトランジスタで構成される第１のラッチ回路と、ゲートトンネル障壁の大きなＭＩＳトランジスタで構成される第２のラッチ回路とを設け、これらの第１および第２のラッチ回路において動作サイクルに応じて信号を転送することにより、スタンバイ状態時第２のラッチ回路で信号を保持することにより、ゲートトンネル電流を抑制しつつ正確な信号の保持が可能となる。また第１のラッチ回路をスタンバイ状態時電源を遮断するなどの処置を行なうことにより、スタンバイ状態時の消費電流を低減することができる。

アクティブサイクルの間、常時、第１のラッチ回路から第２のラッチ回路へ信号を転送することにより、アクティブサイクルからスタンバイサイクル移行時において新たに信号転送の期間を設ける必要がなく、高速動作性を損なうことなく、第１のラッチ回路から第２のラッチ回路へ信号を転送することができる。

また、第１のラッチ回路に関する信号処理が実行されるサイクルのみ転送回路を活性化することにより、正確に、第２のラッチ回路へ転送することができる。

また、パイプラインステージ（同期設計ステージ）に第１のラッチ回路が結合される場合、この第１のラッチ回路に対して動作が行なわれたサイクルの次のサイクルで、第１のラッチ回路から第２のラッチ回路へ信号を転送することにより、容易にこの信号転送タイミングのマージンを考慮することなく、またパイプラインステージの高速動作に悪影響を及ぼすことなく第１のラッチ回路から第２のラッチ回路へ信号を転送することができる。

プリチャージノードを所定電圧にプリチャージするＭＩＳトランジスタを、ゲートトンネル障壁の大きなＭＩＳトランジスタを使用することにより、プリチャージ状態時におけるこのプリチャージ用ＭＩＳトランジスタのゲートトンネル電流を抑制することができる。

また、このプリチャージノードに別に、小さなゲートトンネル障壁を有するＭＩＳトランジスタにより、ワンショットでプリチャージノードをプリチャージすることにより、高速で、プリチャージノードの電圧を所定のプリチャージ電圧レベルに駆動することができる。

なお、このプリチャージ用のＭＩＳトランジスタをスリープモード時活性化させ通常動作モード時にはオフ状態とし、通常動作モード時には、ゲートトンネル障壁の小さなＭＩＳトランジスタでプリチャージノードをプリチャージすることにより、通常動作モード時において高速でプリチャージノードを所定電圧レベルにプリチャージすることができる。またスリープモード時においては、ゲートトンネル障壁の小さなプリチャージ用ＭＩＳトランジスタはオフ状態となるため、ゲートトンネル電流のスリープモード時を抑制することができ、応じて消費電流を低減できる。

また、アクティブサイクル移行時、ワンショットの形で、ゲートトンネル障壁の小さなプリチャージ用ＭＩＳトランジスタを使用することにより、プリチャージ用ＭＩＳトランジスタをゲートトンネル電流が流れる期間を短くでき、応じて消費電流を低減できる。

また、スタンバイ期間の間このプリチャージノードをプリチャージ電圧と異なる電圧レベルに保持するゲートトンネル障壁の大きなＭＩＳトランジスタを設けることにより、確実にスタンバイ期間中このプリチャージノードがフローティング状態とされるのを防止することができる。

ゲートトンネル障壁の小さなＭＩＳトランジスタを用いてプリチャージノードをプリチャージする構成において、スリープモード時このプリチャージ用ＭＩＳトランジスタをオフ状態とすることにより、プリチャージ用ＭＩＳトランジスタを流れるゲートトンネル電流を抑制でき、消費電流を低減することができる。

また、リフレッシュ動作の必要なメモリにおいて、リフレッシュのみに関連する回路をゲートトンネル障壁の大きなＭＩＳトランジスタで構成することにより、リフレッシュモード時の消費電流を低減することができる。

また、リフレッシュ動作時、行選択動作を行なうリフレッシュ系行回路と通常動作モード時にアドレス指定されたメモリセルの行を選択する行系回路を別々に設け、このリフレッシュ系行回路をトンネル障壁の大きなＭＩＳトランジスタで形成することにより、リフレッシュモード時の消費電流を大幅に低減することができる。また、半導体記憶装置においては、その大部分はメモリセルアレイがその面積を占めており、リフレッシュ系行回路および行系回路を二重に設けても大きなエリアペナルティは生じない。

またリフレッシュモード時のスタンバイ期間中、リフレッシュ系回路のＭＩＳトランジスタのゲートトンネル電流抑制機構を活性化することにより、このリフレッシュモード時の平均直流電流を低減することができる。

また、ゲートトンネル電流抑制機構を、リフレッシュスタンバイサイクル時オフ状態となるゲートトンネル障壁の大きな電源ＭＩＳトランジスタで構成することにより、容易に、このリフレッシュ系回路のリフレッシュスタンバイ時の消費電流を低減することができる。

また、リフレッシュモード時、列選択に関連する回路のゲートトンネル電流抑制機構を活性化することにより、このリフレッシュモード時の消費電流を低減することができる。

また、このゲートトンネル電流抑制機構を、リフレッシュモード時オフ状態となるゲートトンネル障壁の大きな電源ＭＩＳトランジスタで構成することにより、容易に、リフレッシュモード時列系回路へ電源電圧供給を遮断して、消費電流を低減することができる。

またロジック回路が混載される場合、このリフレッシュモード時にロジック回路への電源電圧の供給を遮断することにより、リフレッシュモード時のこのロジック回路およびメモリ全体の消費電流を低減することができる。

また、このロジック回路への電源制御用のＭＩＳトランジスタをゲートトンネル障壁の大きなＭＩＳトランジスタで構成することにより、ロジック回路への電源電圧供給時、この電源ＭＩＳトランジスタにゲートトンネル電流が生じるのを抑制することができる。

ロジック回路の内部ノードに対応して設けられるレジスタにスタンバイ時対応の内部ノードの信号を待避させるようにしてかつロジック回路のゲートトンネル電流を低減するように構成すれば、スタンバイ時の消費電流を低減することができる。

また、このレジスタのゲートトンネル電流をスタンバイ時に低減するように構成することにより、このレジスタのスタンバイ時の消費電流を低減することができ、全体の消費電流をさらに低減することができる。

また、レジスタのトランジスタを、ゲートトンネル障壁の大きなトランジスタで構成することにより、スタンバイ状態移行時複雑な電源制御をこのレジスタに対して行なう必要がなく、容易にスタンバイ時の消費電流を低減することができる。

また、このレジスタに、内部ノードの電圧の観測用または制御用のスキャンパスを構成するレジスタを利用することにより、追加のレジスタを新たに設ける必要がなく、容易に、スタンバイ時に内部ノードの信号を退避させて消費電流を低減することができる。

また、複数の内部回路のうち選択された内部回路以外の内部回路のゲートトンネル電流を低減するように構成することにより、活性化期間における消費電流を低減することができる。

また、電流制御として、スタンバイ時には複数の内部回路のゲートトンネル電流を低減するように構成することにより、スタンバイ時の消費電流をさらに低減することができる。

また、ノーマル／スペアの冗長構成において、非選択のノーマル／スペア選択回路のゲートトンネル電流を低減するように構成することにより、活性化期間における消費電流を低減することができる。

また、ブロック分割構造の場合、この選択ブロックのスペア／ノーマル選択回路のうちの選択スペア／ノーマル選択回路のゲートトンネル電流を低減するように構成することにより、活性化期間の消費電流をさらに低減することができる。

また、スペア判定を、動作モード指示信号の活性化前に実行することにより、活性化期間を短くすることができ、またこれらのスペア／ノーマル選択回路両者を判定確定まで活性状態に置く必要がなく、活性化期間の消費電流を低減することができる。

また、判定動作を、メモリセル選択動作を指示する動作モード指示信号と非同期で行なうことにより、早いタイミングでスペア／ノーマル判定結果を確定することができ、選択ブロックにおけるスペア／ノーマル選択回路のゲートトンネル電流を、その高速動作性のために、判定結果が確定するまで大きくする必要がなく、活性化期間の消費電流を低減することができる。

ＳＷ１，ＳＷ２電源スイッチングトランジスタ、１電源ノード、２接地ノード、３副電源線、４副接地線、ＰＱ，ＮＱ，ＰＱ１−ＰＱ４，ＮＱ１−ＮＱ４ＭＩＳトランジスタ、５Ｎウェル領域、６Ｐウェル領域、１１Ｎウェル、１３Ｐウェル、１５Ｎウェルバイアス回路、２０Ｐウェルバイアス回路、２１電源線、２２電源切換回路、２３接地線、２４電源切換回路、２６，２８電源切換回路、３０主電源線、３２副電源線、３４主接地線、３６副接地線、ＰＱａ−ＰＱｄ，ＮＱａ−ＮＱｄＭＩＳトランジスタ、ＳＷａ，ＳＷｂ電源スイッチングトランジスタ、４２電圧調節回路、４２ａレプリカ回路、ＲＰ１，ＲＰ２，ＲＮ１，ＲＮ２ＭＩＳトランジスタ、ＳＷ１ｒ，ＳＷ２ｒ電源トランジスタ、４２ｂ，４２ｃ比較器、４２ｄ，４２ｅトランスファゲート、ＳＷＣ−１〜ＳＷＣ−ｎ，ＳＷＳ−１〜ＳＷＳ−ｎ電源スイッチングトランジスタ、ＰＸ１−ＰＸｎ，ＮＸ１−ＮＸｎトランスファゲート、５２電圧調節回路、ＣＴＭ１−ＣＴＭｎ−１，ＳＴＭ１−ＳＴＭｎ−１トランスミッションゲート、５４制御クロック信号発生回路、５２ａモニタ回路、５２ｂ，５２ｃトランスミッションゲート、６２半導体基板、６１埋込酸化膜、６３ａ，６３ｂ，６４ａ，６４ｂ不純物領域、６５，６６ボディ領域、６７，６８ゲート電極、７０，７３バイアス電圧印加領域、７５Ｐボディ領域、７６Ｎボディ領域、ＳＰＱ１−ＳＰＱ４，ＳＮＱ１−ＳＮＱ４ＳＯＩ構造ＭＩＳトランジスタ、８１，８３不純物領域、８３ゲート絶縁膜、８４ゲート電極、８５反転層、８６，８７空乏層、ＢＱ１−ＢＱ４埋込チャネル型ＭＩＳトランジスタ、９２，９７ゲート電極、９２ａ，９７ａ空乏層、ＤＱ１−ＤＱ４ゲート空乏型ＭＩＳトランジスタ、ＰＴＲ１−ＰＴＲ１５ゲートトンネル障壁の大きなＭＩＳトランジスタ、ＮＴＲ１−ＮＴＲ１６ＩＴＲトランジスタ、ＰＴ１，ＰＴ２，ＮＰ１，ＮＰ２ＭＩＳトランジスタ、ＸＦ１，ＸＦ２トランスファゲート、１０５双方向転送回路、ＡＬアクティブラッチ回路、ＳＬスタンバイラッチ回路、ＬＧ♯１−ＬＧ♯ｎ論理回路、ＬＴ♯１−ＬＴ♯ｎラッチ回路、１５０プリチャージノード、１５５論理回路、２００メモリセルアレイ、２０１リフレッシュアドレスカウンタ、２０２リフレッシュタイマ、２０３ロウアドレス系回路、２０４ワード線駆動回路／センス系回路（行系回路）、２０５その他の周辺回路（列系回路）、２０６ロウアドレス系回路、２０７ワード線駆動回路／センス系回路（行系回路）、ＰＴＲ２０，ＰＴＲ２２ゲートトンネル障壁の大きなＭＩＳトランジスタ、２５０半導体装置、ＰＴＲ２４ゲートトンネル障壁の大きなＭＩＳトランジスタ、２７０，２７２，２７４ゲートトンネル電流低減機構、３００半導体装置、ＬＫ♯１−ＬＫ♯３内部回路、３０２スキャンパス、Ｆ１−Ｆ７レジスタ回路、３０４テスト／電源制御回路、３１１主電源線、３１２テスト制御回路、３１３モード検出回路、３１４電源トランジスタ、３２１フリップフロップ、３３０テスト／電流制御機構、３３２ゲートトンネル電流低減機構、ＰＱＲｂ，ＮＱＲｂＨ−ＶｔｈＭＯＳトランジスタ、ＰＱＲｃ，ＮＱＲｃ高ゲートトンネル障壁トランジスタ、ＢＳＲバウンダリスキャンレジスタ、ＳＣＰバウンダリスキャンパス、３５０テストコントローラ、３６０ａ内部論理回路、３６０ｂゲートトンネル電流低減機構、４０４ロウデコーダ、４０６ワード線駆動・センス系回路、４１０コラムデコーダ、４１２データＩＯ制御回路、ＲＢ♯１−ＲＢ♯ｍ行ブロック、ＣＢ♯１−ＣＢ♯ｎ列ブロック、４０５ｉ，４０７ｉ，４０９ｉゲートトンネル電流低減機構、４２２，４２６電源トランジスタ、４３０ｊ，４３２ｊゲートトンネル電流低減機構（ＩＴＲＣ）、Ｂ♯１−Ｂ♯４バンク、４４４ａ−４４４ｄゲートトンネル電流低減機構（ＩＴＲＣ）、４５０ノーマル行選択回路、４５２スペア行選択回路、４５４，４５６ゲートトンネル電流低減機構（ＩＴＲＣ）、４５８スペア判定回路、４７０ノーマルコラムデコーダ、４７２ノーマルリード／ライト回路、４７１スペアコラムデコーダ、４７３スペアリード／ライト回路、４７４コラムスペア判定回路、４７５−４７８ゲートトンネル電流低減機構（ＩＴＲＣ）、５０６ａ−５０６ｍロウスペア判定回路、ＣＩＴＲＣ，ＮＩＴＲＣ，ＳＩＴＲＣ，ＲＩＴＲＣゲートトンネル電流低減機構、ＣＤコラムデコーダ、ＲＤロウデコーダ、５１０コラム冗長制御回路、５５０ロウ系制御回路、５５２アドレス入力バッファ、５５４ロウデコーダ、５５６ノーマルワード線ドライバ、５５８ロウブロックデコーダ、５６０ロウスペア判定回路、５６２，５６６ラッチ回路、５６４スペアワード線ドライバ、５７０コラムアドレス入力バッファ、５７２コラムスペア判定回路、５７４ノーマルコラムデコーダ、５７６スペアコラムデコーダ。

Claims

第１の絶縁ゲート型電界効果トランジスタを構成要素として含むロジック回路、
各々が第２の絶縁ゲート型電界効果トランジスタを含み、かつ前記ロジック回路の複数の内部ノードに対応して設けられ、該対応の内部ノードの信号をラッチするための複数のラッチ回路を含むテストパス、および
前記テストパスにおける信号のシフトおよびラッチ動作を制御する制御回路を備え、
前記第１の絶縁ゲート型電界効果トランジスタは、前記第２の絶縁ゲート型電界効果トランジスタよりもスタンバイ状態時にはゲートトンネル電流が低減される状態に設定される、半導体装置。
前記第１の絶縁ゲート型電界効果トランジスタは、前記第２の絶縁ゲート型電界効果トランジスタよりもしきい値電圧が低い、請求項１記載の半導体装置。
第１の絶縁ゲート型電界効果トランジスタを構成要素として含むロジック回路、
前記ロジック回路の複数の内部ノードに対応して設けられ、該対応の内部ノードの信号をラッチするための複数のラッチ回路を含むテストパス、および
前記テストパスにおける信号のシフトおよびラッチ動作を制御するための制御回路を備え、
前記複数のラッチ回路の各々は、第２の絶縁ゲート型電界効果トランジスタを含み、
前記第１の絶縁ゲート型電界効果トランジスタは、前記第２の絶縁ゲート型電界効果トランジスタよりもゲート絶縁膜の膜厚が薄い、半導体装置。
前記複数のラッチ回路は、バウンダリスキャンレジスタである、請求項３記載の半導体装置。
前記複数のラッチ回路は、前記ロジック回路の内部状態を外部で観測可能とするためのスキャンパスを構成するスキャンレジスタである、請求項３記載の半導体装置。
前記複数のラッチ回路は、前記ロジック回路の内部状態を外部から制御可能とするためのスキャンパスを構成するスキャンレジスタである、請求項３記載の半導体装置。
複数のノーマルメモリセルを有するノーマルアレイ、
前記ノーマルアレイの欠陥を有する不良ノーマルメモリセルを救済するためのスペアメモリセルを有する冗長アレイ、
絶縁ゲート型電界効果トランジスタを構成要素として含み、前記ノーマルアレイの選択メモリセルへアクセスするためのノーマルアクセス回路、
絶縁ゲート型電界効果トランジスタを構成要素として含み、前記冗長アレイのスペアメモリセルへアクセスするためのスペアアクセス回路、
前記ノーマルアレイの救済アドレス情報を記憶し、アドレス信号に従って前記ノーマルアクセス回路および前記スペアアクセス回路のいずれを活性化するかを判定し、該判定結果に従って前記ノーマルアクセス回路および前記スペアアクセス回路の一方を活性化する判定回路、および
前記判定回路からの判定結果を受けて、前記スペアアクセス回路および前記ノーマルアクセス回路の他方非活性状態の絶縁ゲート型電界効果トランジスタのゲートトンネル電流を前記一方の活性状態のアクセス回路の絶縁ゲート型電界効果トランジスタのゲートトンネル電流よりも小さくするための電源制御回路を備える、半導体装置。
前記スペアアクセス回路および前記ノーマルアクセス回路の各々は、選択的に活性化される複数のサブアクセス回路を含み、
前記電源制御回路は、前記スペアアクセス回路および前記ノーマルアクセス回路の非選択のサブアクセス回路を、選択されたサブアクセス回路の絶縁ゲート型電界効果トランジスタのゲートトンネル電流よりも小さなゲートトンネル電流を有する状態に設定する回路を含む、請求項７記載の半導体装置。
各々が絶縁ゲート型電界効果トランジスタを構成要素として含む複数のバンク、
バンクアドレス信号をデコードし、前記複数のバンクのいずれかのバンクの選択活性化を指示するバンク指定信号を出力するバンクデコーダ、および
前記複数のバンク各々に対応して設けられ、非選択バンクに含まれる絶縁ゲート型電界効果トランジスタのゲートトンネルリーク電流を選択バンクに含まれる絶縁ゲート型電界効果トランジスタのゲートトンネルリーク電流よりも小さくする複数のゲートトンネル電流低減機構を備え、前記複数のゲートトンネル電流機構は、前記バンク指定信号に応じて活性化される、半導体装置。