JP2016025407A - 半導体装置および電力変換装置 - Google Patents

Abstract

【課題】信号伝搬遅延時間の短縮化を図ることが可能になる。
【解決手段】半導体装置１は、レベルシフト回路１ａ、前段回路１ｂ、後段回路１ｃを備える。レベルシフト回路１ａは、一次側電位系の入力信号を、一次側電位系とは異なる二次側電位系に伝達する。前段回路１ｂは、トランジスタＴｒ１を含み、レベルシフト回路１ａから出力されるゲート駆動信号を受信する。後段回路１ｃは、トランジスタＴｒ１と同一チャネルであるトランジスタＴｒ２を含み、トランジスタＴｒ１からの出力信号にもとづき、スイッチング素子Ｓｗ１を駆動する。また、トランジスタＴｒ１の閾値電圧は、トランジスタＴｒ２の閾値電圧よりも低く設定されている。
【選択図】図１

Description

本技術は半導体装置および電力変換装置に関する。

低容量の電力変換装置に用いるインバータ装置や電源装置などでは、スイッチング素子（ＩＧＢＴ（Insulated Gate Bipolar Transistor）など）が備えられている。
また、近年では、スイッチング素子の駆動部として、低圧側の入力信号によって高圧側のスイッチング素子を駆動するためのレベルシフト機能を備えた高耐圧ＩＣ（ＨＶＩＣ：High Voltage Integrated Circuit）が広く用いられている。

スイッチング素子を備える回路構成例としては、負荷を駆動するためのスイッチング素子が直列に接続されたブリッジ回路がある。
ブリッジ回路は、高電位側のスイッチング素子と、低電位側のスイッチング素子とが直列に接続し、双方のスイッチング素子の中点電位に対して負荷が接続される構成を有している。また、このような構成において、高電位側スイッチング素子と、低電位側スイッチング素子とは、互いに異なる基準電位で駆動される。

従来技術として、寄生容量を低減した高耐圧ＭＯＳＦＥＴを、レベルシフト回路に用いる技術が提案されている（特許文献１）。また、電源電圧立ち上がり時に、プラズマデスプレーなどの維持期間での誤動作を防止した高耐圧出力回路が提案されている（特許文献２）。

特表２０１２−５１９３７１号公報 特許第４６６０９７５号

ＨＶＩＣは、レベルシフト回路と、レベルシフト回路の後段に位置するＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路とを備えている。また、ＨＶＩＣでは、入力信号のレベルに応じて、レベルシフト回路内のトランジスタがＯＮ／ＯＦＦし、該トランジスタのスイッチングにもとづいてＣＭＯＳ回路をＯＮ／ＯＦＦさせて、ＣＭＯＳ回路からの出力信号により、ブリッジ回路内のスイッチング素子の駆動を行っている。

この場合、入力信号レベルに応じて変化する、レベルシフト回路内のトランジスタのゲート電圧の変化に要する時間が、ＣＭＯＳ回路の動作開始時間にも影響を与えることになる。

このため、ＨＶＩＣのレベルシフト制御は、入力信号のレベル変化に対するスイッチング素子の応答時間を遅らせる要因の１つとなっており、ＨＶＩＣにおける信号伝搬の遅延時間の短縮化が要望されている。

本技術はこのような点に鑑みてなされたものであり、信号伝搬遅延時間の短縮化を図った半導体装置および電力変換装置を提供することを目的とする。

上記課題を解決するために、スイッチング素子の駆動を行う半導体装置が提供される。この半導体装置は、一次側電位系の入力信号を、前記一次側電位系とは異なる二次側電位系に伝達するレベルシフト回路と、前記レベルシフト回路から出力されるゲート駆動信号を受信する第１のトランジスタを含む前段回路と、前記第１のトランジスタと同一チャネルであり、前記第１のトランジスタからの出力信号にもとづき、前記スイッチング素子を駆動する第２のトランジスタを含む後段回路とを備える。また、前記第１のトランジスタの第１の閾値電圧は、前記第２のトランジスタの第２の閾値電圧よりも低く設定されている。

信号伝搬遅延時間の短縮化を図ることが可能になる。

半導体装置の構成例を示す図である。 電力変換装置の構成例を示す図である。 ＨＶＩＣの構成例を示す図である。 入力信号のレベル変化に対するＰＭＯＳトランジスタのゲート／ドレイン電圧の変化を示す図である。 ＨＶＩＣの構成例を示す図である。 入力信号のレベル変化に対するＰＭＯＳトランジスタのゲート／ドレイン電圧の変化を示す図である。 ＨＶＩＣの第１の変形例の構成を示す図である。 ＨＶＩＣの第２の変形例の構成を示す図である。 ＨＶＩＣの第３の変形例の構成を示す図である。

以下、実施の形態を図面を参照して説明する。図１は半導体装置の構成例を示す図である。半導体装置１は、レベルシフト回路１ａ、前段回路１ｂおよび後段回路１ｃを備え、スイッチング素子Ｓｗ１の駆動を行う装置である。また、半導体装置１は、例えば、ＨＶＩＣに該当する。

レベルシフト回路１ａは、入力信号の低圧側の電圧レベルを、スイッチング素子Ｓｗ１を駆動するに要する高圧側電圧レベルにレベルシフトする。
前段回路１ｂは、トランジスタＴｒ１（第１のトランジスタ）を含み、レベルシフト回路１ａから出力されるゲート駆動信号を受信する。

後段回路１ｃは、トランジスタＴｒ１と同一チャネルであるトランジスタＴｒ２（第２のトランジスタ）を含み、トランジスタＴｒ１からの出力信号にもとづき、スイッチング素子Ｓｗ１を駆動する。

また、トランジスタＴｒ１の閾値電圧Ｖｔｐ１（第１の閾値電圧）は、トランジスタＴｒ２の閾値電圧Ｖｔｐ２（第２の閾値電圧）よりも低く設定されている（Ｖｔｐ１＜Ｖｔｐ２）。

ここで、グラフｇａは、半導体装置１への入力信号のレベル変化を示しており、縦軸は入力信号の電圧、横軸は時間である。
グラフｇｂ−１は、トランジスタＴｒ１の閾値電圧Ｖｔｐ１と、トランジスタＴｒ２の閾値電圧Ｖｔｐ２とが等しい場合の、トランジスタＴｒ１の出力信号のレベル変化を示しており、縦軸は出力信号の電圧、横軸は時間である。

グラフｇｂ−２は、トランジスタＴｒ１の閾値電圧Ｖｔｐ１が、トランジスタＴｒ２の閾値電圧Ｖｔｐ２より低い場合の、トランジスタＴｒ１の出力信号のレベル変化を示しており、縦軸は出力信号の電圧、横軸は時間である。

時刻ｔａで入力信号のレベル変化が生じ、ＬからＨレベルになったとする。このとき、グラフｇｂ−１のように、Ｖｔｐ１＝Ｖｔｐ２の場合、入力信号のレベル変化が生じた時点から、トランジスタＴｒ１がＯＮして、トランジスタＴｒ１の出力信号のレベルが変化するまでに時間ＴＤａを要している。

一方、グラフｇｂ−２のように、Ｖｔｐ１＜Ｖｔｐ２の場合、入力信号のレベル変化が生じた時点から、トランジスタＴｒ１がＯＮして、トランジスタＴｒ１の出力信号のレベルが変化するまでに時間ＴＤｂ（＜ＴＤａ）を要している。

このように、前段回路１ｂ内のトランジスタＴｒ１の閾値電圧Ｖｔｐ１を、後段回路１ｃ内のトランジスタＴｒ２の閾値電圧Ｖｔｐ２よりも低く設定することで、遅延時間を短縮化することが可能になる（時間ＴＤａから時間ＴＤｂを引いた分の時間が短縮されている）。

次に本技術の詳細を説明する前に、ＨＶＩＣを含む電力変換装置の構成および解決すべき課題について図２〜図４を用いて説明する。図２は電力変換装置の構成例を示す図である。電力変換装置のブリッジ回路周辺の構成を示している。

電力変換装置２は、ＨＶＩＣ１０、ＬＶＩＣ（Low Voltage Integrated Circuit）３０、ブリッジ回路２０、電源Ｖ１、電源Ｖ２およびインダクタＬ０（Ｌ負荷）を備える。ブリッジ回路２０は、スイッチング素子であるＩＧＢＴ２１ａ、２２ａと、ダイオードＤ２１、Ｄ２２とを有している。

なお、ＩＧＢＴ２１ａとダイオードＤ２１を含む、高電位側のスイッチング部を上アーム、ＩＧＢＴ２２ａとダイオードＤ２２を含む、低電位側のスイッチング部を下アームとも呼ぶ。

また、図２では、上アーム側の駆動制御をＨＶＩＣ１０、下アーム側の駆動制御をＬＶＩＣ３０で行う構成としているが、ＨＶＩＣ１０、ＬＶＩＣ３０両方の機能を持たせた１つのＨＶＩＣの半導体集積回路で構成してもよい。

ＨＶＩＣ１０は、端子として、高電位側入力端子（Ｈ−ＩＮ）、高電位端子（Ｈ−ＶＤＤ）、高電位側出力端子（Ｈ−ＯＵＴ）、中間電位端子（Ｖｓ）を有する。
また、ＬＶＩＣ３０は、端子として、低電位側入力端子（Ｌ−ＩＮ）、低電位端子（Ｌ−ＶＤＤ）、低電位側出力端子（Ｌ−ＯＵＴ）およびＧＮＤ端子（ＧＮＤ）を有する。

各素子間の接続関係を記すと、ＨＶＩＣ１０において、高電位端子（Ｈ−ＶＤＤ）は、電源Ｖ１の正極側端子に接続する。高電位側出力端子（Ｈ−ＯＵＴ）は、ＩＧＢＴ２１ａのゲートと接続する。

中間電位端子（Ｖｓ）は、電源Ｖ１の負極側端子と、ＩＧＢＴ２１ａのエミッタと、ダイオードＤ２１のアノードと、インダクタＬ０の一端と、ＩＧＢＴ２２ａのコレクタと、ダイオードＤ２２のカソードと接続する。ＩＧＢＴ２１ａのコレクタは、電源Ｖｓｓと、ダイオードＤ２１のカソードと接続する。

ＬＶＩＣ３０において、低電位端子（Ｌ−ＶＤＤ）は、電源Ｖ２の正極側端子に接続する。低電位側出力端子（Ｌ−ＯＵＴ）は、ＩＧＢＴ２２ａのゲートと接続する。ＧＮＤ端子（ＧＮＤ）は、電源Ｖ２の負極側端子と、ＩＧＢＴ２２ａのエミッタと、ダイオードＤ２２のアノードと、ＧＮＤと接続する。

ここで、ブリッジ回路２０では、ＩＧＢＴ２１ａ、２２ａを直列に接続したハーフブリッジ形態をとっている。そして、上アームのＩＧＢＴ２１ａと、下アームのＩＧＢＴ２２ａとを交互にＯＮさせることで、出力端子である中間電位端子（Ｖｓ）から、高電位または低電位を交互に出力して、負荷（インダクタ）Ｌ０に交流電流を流す。

中間電位端子（Ｖｓ）から高電位を出力する場合、上アームのＩＧＢＴ２１ａがＯＮし、下アームのＩＧＢＴ２２ａがＯＦＦする。また、低電位を出力する場合は、上アームのＩＧＢＴ２１ａがＯＦＦし、下アームのＩＧＢＴ２２ａがＯＮする。

ここで、上アームのＩＧＢＴ２１ａへのゲート信号に対しては、中間電位端子（Ｖｓ）の浮動電位を基準にして出力するので、中間電位端子（Ｖｓ）の電位は、上アームのＩＧＢＴ２１ａを駆動する基準電位となる。

また、下アームのＩＧＢＴ２２ａへのゲート信号を、ＧＮＤ基準にて出力するので、ＧＮＤは、下アームのＩＧＢＴ２２ａを駆動する基準電位となる。
なお、ダイオードＤ２１、Ｄ２２は、ＦＷＤ（Free Wheel Diode）として使用している。すなわち、ＩＧＢＴ２１ａ、２２ａがＯＦＦになる瞬間、インダクタＬ０から逆起電力が発生するので、ＩＧＢＴ２１ａ、２２ａに対して、ダイオードＤ２１、Ｄ２２を逆並列に接続して、このときの負荷電流を還流させている。

図３はＨＶＩＣの構成例を示す図である。ブリッジ回路２０の上アームを駆動する側のＨＶＩＣ１０内部の要部およびその周辺回路を示している。
ＨＶＩＣ１０は、制御回路１１、レベルシフト回路１２、出力受信回路１３およびＣＭＯＳ回路１４を備える。

制御回路１１は、入力端子（Ｈ−ＩＮ）からの入力信号ｓ１を受信して、レベルシフト回路１２を駆動する。
レベルシフト回路１２は、ダイオードＤ１、抵抗（レベルシフト抵抗）Ｒ１、およびｎチャネル形ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である高耐圧のＮＭＯＳトランジスタＮ１を含む。

出力受信回路１３は、レベルシフト回路１２からの出力信号を受信する回路であって、ｐチャネル形ＭＯＳＦＥＴであるＰＭＯＳトランジスタＰ１と、抵抗Ｒ２とを含む。なお、出力受信回路１３をレベルシフト回路１２に含めてレベルシフト回路と呼んでもよい。

ＣＭＯＳ回路１４は、ｎ個のＰＭＯＳトランジスタＰ２−１〜Ｐ２−ｎと、ｍ個のＮＭＯＳトランジスタＮ２−１〜Ｎ２−ｍなどを含む。ＰＭＯＳトランジスタＰ２−１〜Ｐ２−ｎのうち少なくとも１つを抵抗などに置き換えることもできる。また、ＮＭＯＳトランジスタＮ２−１〜Ｎ２−ｍのうち少なくとも１つを抵抗などに置き換えることもできる。

各素子間の接続関係を記すと、制御回路１１の入力端は、入力端子（Ｈ−ＩＮ）と接続し、制御回路１１の出力端は、ＮＭＯＳトランジスタＮ１のゲートと接続する。
ダイオードＤ１のカソードは、抵抗Ｒ１の一端と、ＰＭＯＳトランジスタＰ１のソースと、ＰＭＯＳトランジスタＰ２−１とＰ２−ｎのソースと、高電位端子（Ｈ−ＶＤＤ）などと接続する。また、高電位端子（Ｈ−ＶＤＤ）は、電源Ｖ１の正極側端子と接続する。

ダイオードＤ１のアノードは、抵抗Ｒ１の他端と、ＰＭＯＳトランジスタＰ１のゲートと、ＮＭＯＳトランジスタＮ１のドレインと接続する。ＮＭＯＳトランジスタＮ１のソースは、ＧＮＤと接続する。

ＰＭＯＳトランジスタＰ１のドレインは、抵抗Ｒ２の一端と、ＰＭＯＳトランジスタＰ２−１のゲートと、ＮＭＯＳトランジスタＮ２−１のゲートと接続する。
抵抗Ｒ２の他端は、ＮＭＯＳトランジスタＮ２−１とＮ２−ｍのソースと、中間電位端子（Ｖｓ）などと接続する。中間電位端子（Ｖｓ）は、電源Ｖ１の負極側端子と、ＩＧＢＴ２１ａのエミッタと、ダイオードＤ２１のアノードと、ＩＧＢＴ２２ａのコレクタと、ダイオードＤ２２のカソードなどと接続する。

ＰＭＯＳトランジスタＰ２−ｎのドレインは、ＮＭＯＳトランジスタＮ２−ｍのドレインと、出力端子（Ｈ−ＯＵＴ）と接続する。出力端子（Ｈ−ＯＵＴ）は、ＩＧＢＴ２１ａのゲートと接続する。

ＰＭＯＳトランジスタＰ２−１のドレインは、ＮＭＯＳトランジスタＮ２−１のドレインと、図示していないその他のＣＭＯＳ回路と接続する。
ＰＭＯＳトランジスタＰ２−ｎのゲートは、ＮＭＯＳトランジスタＮ２−ｍのゲートと、図示していないその他のＣＭＯＳ回路と接続する。

また、ＩＧＢＴ２１ａのコレクタと、ダイオードＤ２１のカソードとは、電源Ｖｓｓに接続し、ＩＧＢＴ２２ａのエミッタと、ダイオードＤ２２のアノードとは、ＧＮＤに接続している。

ここで、電源Ｖ１から高電位端子（Ｈ−ＶＤＤ）に対して、電位ＶＢが印加される。電位ＶＢは、ＨＶＩＣ１０に印加される最高電位である。さらに、中間電位端子（Ｖｓ）の電位Ｖｓは、ブリッジ回路２０の高電位側スイッチング素子と低電位側のスイッチング素子との接続点の電位であり、ＨＶＩＣ１０内のＣＭＯＳ回路１４の基準電位となる。

以下、動作について説明する。ＨＶＩＣ１０の入力端子（Ｈ−ＩＮ）に入力された入力信号ｓ１のレベルに応じて、スイッチング素子のゲートを駆動する信号がＨＶＩＣ１０から出力される。

スイッチング素子のゲートを駆動する信号とは、ＩＧＢＴ２１ａをＯＮ／ＯＦＦできるように調整された、ＨＶＩＣ１０の出力端子（Ｈ−ＯＵＴ）からの出力信号のことである。

ここでは、ＩＧＢＴ２１ａがＯＦＦ状態から開始し、ＩＧＢＴ２１ａをＯＮ状態に変化させて、ＯＮ状態を保持する場合について説明する。なお、入力信号ｓ１のレベルがＬからＨに切り替わったときに、スイッチング素子であるＩＧＢＴ２１ａがＯＦＦからＯＮ状態に切り替わるとする。

入力信号ｓ１のレベルをＬからＨに変えると、ＮＭＯＳトランジスタＮ１がＯＮ状態になり、レベルシフト抵抗Ｒ１に電流（電流Ｉ１とする）が流れ、ＰＭＯＳトランジスタＰ１のゲート電圧が、電圧ＶＢから電圧（ＶＢ−Ｉ１×Ｒ１）に低下する。

その結果、ＰＭＯＳトランジスタＰ１がＯＦＦからＯＮに変わり、ＰＭＯＳトランジスタＰ１のドレイン電圧が、電圧ＶＳから電圧ＶＢに変わる。そして、ＰＭＯＳトランジスタＰ１のドレイン電圧の変化に応じて、ＣＭＯＳ回路１４が動作することにより、出力端子（Ｈ−ＯＵＴ）からＩＧＢＴ２１ａをＯＮ状態にする信号が出力される。

ここで、上記のＰＭＯＳトランジスタＰ１のゲート電圧の変化は、電圧ＶＢから電圧（ＶＢ−Ｉ１×Ｒ１）に瞬間的に切り替わるのでなく、遅延時間を要している。これは、レベルシフト抵抗Ｒ１の抵抗値が大きいこと、また、高耐圧のＮＭＯＳトランジスタＮ１のドレイン・ソース間寄生容量が大きいことに起因するものである。

このゲート電圧の変化に要する時間によって、ＰＭＯＳトランジスタＰ１のＯＦＦ状態からＯＮ状態への変化にも時間を要し、さらに、ＣＭＯＳ回路１４の動作開始にも時間を要することになる。

ここで要した時間は、信号伝搬遅延時間（入力信号ｓ１のレベルがＬからＨへ変わった時刻と、ＩＧＢＴ２１ａがＯＦＦからＯＮ状態に変わった時刻との差分）の一部となり、信号伝搬を遅らせる要因の１つになる。

図４は入力信号のレベル変化に対するＰＭＯＳトランジスタのゲート／ドレイン電圧の変化を示す図である。
グラフｇ１は、入力信号ｓ１のレベル変化を示しており、縦軸は入力信号ｓ１の電圧、横軸は時間ｔである。

グラフｇ２は、ＰＭＯＳトランジスタＰ１のゲート電圧のレベル変化を示しており（レベルレベルシフト回路１２から出力されるゲート駆動信号のレベル変化と等しい）、縦軸はＰＭＯＳトランジスタＰ１のゲート電圧、横軸は時間ｔである。

グラフｇ３は、ＰＭＯＳトランジスタＰ１の出力信号の電圧（ドレイン電圧）のレベル変化を示しており、縦軸はＰＭＯＳトランジスタＰ１の出力電圧（ドレイン電圧）、横軸は時間ｔである。

〔ｔ０≦ｔ＜ｔ１〕入力信号ｓ１は、Ｌレベルであり、ＰＭＯＳトランジスタＰ１のゲート電圧は、電圧ＶＢである。また、ＰＭＯＳトランジスタＰ１のドレイン電圧は、電圧ＶＳである。

〔ｔ＝ｔ１〕入力信号ｓ１がＬレベルからＨレベルに変わり、レベルシフト回路１２内のＮＭＯＳトランジスタＮ１がＯＮする。
〔ｔ１＜ｔ＜ｔ２〕ＰＭＯＳトランジスタＰ１のゲート電圧は、電圧ＶＢから下がり始める。

〔ｔ＝ｔ２〕ＰＭＯＳトランジスタＰ１のゲート電圧が、ＰＭＯＳトランジスタＰ１の閾値電圧Ｖｔｐ１を超え、ＰＭＯＳトランジスタＰ１がＯＦＦ状態からＯＮ状態に変わる。また、ＰＭＯＳトランジスタＰ１の出力信号であるドレイン電圧が、電圧ＶＳから電圧ＶＢに変わる。

〔ｔ２＜ｔ＜ｔ３〕ＰＭＯＳトランジスタＰ１のゲート電圧は、電圧（ＶＢ−Ｉ１×Ｒ１）まで下がる。
〔ｔ３≦ｔ〕入力信号ｓ１は、Ｈレベルであり、ＰＭＯＳトランジスタＰ１のゲート電圧は、電圧（ＶＢ−Ｉ１×Ｒ１）である。また、ＰＭＯＳトランジスタＰ１のドレイン電圧は、電圧ＶＢである。

ここで、ＣＭＯＳ回路１４は、ＰＭＯＳトランジスタＰ１の出力信号（ドレイン電圧）の変化を入力として動作を開始する。このため、図４に示すように、入力信号ｓ１の変化から、ＰＭＯＳトランジスタＰ１の出力信号の変化までには、時間ｔｄの遅延が生じることがわかる。

このように、ＨＶＩＣ１０のレベルシフト制御は、入力信号のレベル変化に対するスイッチング素子の応答時間を遅らせる要因の１つとなっている。このような遅延時間を短縮化するために、例えば、レベルシフト抵抗Ｒ１の抵抗値を小さくする方法も考えられる。しかし、この場合、ＨＶＩＣ１０の消費電力が増加してしまうデメリットがある。

一方、上述した従来技術（特許文献１）では、遅延時間を短縮するため、レベルシフト回路内のＮＭＯＳトランジスタの寄生容量を減らす方法をとっている。しかし、この場合、ＮＭＯＳトランジスタのドリフト領域を電位的にフローティングするため、ＮＭＯＳトランジスタが誤動作しやすいという問題がある。また、上述の従来技術（特許文献２）では、誤動作を防止するＨＶＩＣが提案されているが、遅延時間の短縮化を図るものではない。

本技術はこのような点に鑑みてなされたものであり、消費電力の増加を抑え、かつ誤動作を防止した上で、信号伝搬遅延時間を短縮化し、信号伝搬を速めた半導体装置および電力変換装置を提供することである。

次に本技術について詳しく説明する。図５はＨＶＩＣの構成例を示す図である。電力変換装置１００として、ブリッジ回路２０の上アームを駆動する側のＨＶＩＣ１０ａ内部の要部およびその周辺回路を示している。

ＨＶＩＣ１０ａは、制御回路１１、レベルシフト回路１２、出力受信回路１３ａおよびＣＭＯＳ回路１４を備える。なお、出力受信回路１３ａは、図１の前段回路１ｂの機能を有する。また、ＣＭＯＳ回路１４は、図１の後段回路１ｃの機能を有する。

制御回路１１は、入力端子（Ｈ−ＩＮ）からの入力信号を受信して、レベルシフト回路１２を駆動する。
レベルシフト回路１２は、ダイオードＤ１、抵抗（レベルシフト抵抗）Ｒ１、およびｎチャネル形ＭＯＳＦＥＴである高耐圧のＮＭＯＳトランジスタＮ１を含む。

出力受信回路１３ａは、レベルシフト回路１２からの出力信号を受信する回路であって、ｐチャネル形ＭＯＳＦＥＴであるＰＭＯＳトランジスタＰ１ａと、抵抗Ｒ２とを含む（抵抗Ｒ２の代わりに、デプレッション形ＮＭＯＳトランジスタを使用してもよい）。なお、出力受信回路１３ａをレベルシフト回路１２に含める構成にしてもよい。

ＣＭＯＳ回路１４は、少なくとも１つのＰＭＯＳトランジスタと、少なくとも１つのＮＭＯＳトランジスタとを含む。図５の場合、ｎ個のＰＭＯＳトランジスタＰ２−１〜Ｐ２−ｎと、ｍ個のＮＭＯＳトランジスタＮ２−１〜Ｎ２−ｍなどを含む構成になっている。

なお、ＰＭＯＳトランジスタＰ１ａは、図１のトランジスタＴｒ１に該当する。また、ＰＭＯＳトランジスタＰ２−１〜Ｐ２−ｎは、図１のトランジスタＴｒ２に該当する。
一方、ＨＶＩＣ１０ａでは、ＰＭＯＳトランジスタＰ１ａの閾値電圧Ｖｔｐ１が、ＣＭＯＳ回路１４に含まれるＰＭＯＳトランジスタＰ２−１〜Ｐ２−ｎの閾値電圧Ｖｔｐ２より低く、Ｖｔｐ１＜Ｖｔｐ２の関係が成立している。閾値電圧は絶対値である。各素子間の接続関係は、図３と同じなので接続関係の説明は省略する。

ここで、通常の半導体装置の製造では、回路を構成する各導電形のＭＯＳトランジスタにおいて、閾値電圧がほぼ一定になるように製造される。
これに対して、本技術においては、形状や不純物濃度などの調整により、閾値電圧Ｖｔｐ１、Ｖｔｐ２が互いに異なる値になるように調整するものである。閾値電圧Ｖｔｐ１を閾値電圧Ｖｔｐ２より低くすることで、ＰＭＯＳトランジスタＰ１ａが従来よりも速くＯＮ状態になるために、信号伝搬遅延時間を短くすることができる。

図６は入力信号のレベル変化に対するＰＭＯＳトランジスタのゲート／ドレイン電圧の変化を示す図である。
グラフｇ１１は、入力信号ｓ１のレベル変化を示しており、縦軸は入力信号ｓ１の電圧、横軸は時間ｔである。

グラフｇ１２は、ＰＭＯＳトランジスタＰ１ａのゲート電圧のレベル変化を示しており（レベルレベルシフト回路１２からのゲート駆動信号のレベル変化と等しい）、縦軸はＰＭＯＳトランジスタＰ１ａのゲート電圧、横軸は時間ｔである。

グラフｇ１３は、ＰＭＯＳトランジスタＰ１ａの出力信号の電圧（ドレイン電圧）のレベル変化を示しており、縦軸はＰＭＯＳトランジスタＰ１ａの出力電圧（ドレイン電圧）、横軸は時間ｔである。

〔ｔ０≦ｔ＜ｔ１１〕入力信号ｓ１は、Ｌレベルであり、ＰＭＯＳトランジスタＰ１ａのゲート電圧は、電圧ＶＢである。また、ＰＭＯＳトランジスタＰ１ａのドレイン電圧は、電圧ＶＳである。

〔ｔ＝ｔ１１〕入力信号ｓ１がＬレベルからＨレベルに変わり、レベルシフト回路１２内のＮＭＯＳトランジスタＮ１がＯＮする。
〔ｔ１１＜ｔ＜ｔ１２〕ＰＭＯＳトランジスタＰ１ａのゲート電圧は、電圧ＶＢから下がり始める。

〔ｔ＝ｔ１２〕ＰＭＯＳトランジスタＰ１ａのゲート電圧が、ＰＭＯＳトランジスタＰ１ａの閾値電圧Ｖｔｐ１を超え、ＰＭＯＳトランジスタＰ１ａがＯＦＦ状態からＯＮ状態に変わる。また、ＰＭＯＳトランジスタＰ１ａの出力信号であるドレイン電圧が、電圧ＶＳから電圧ＶＢに変わる。

〔ｔ１２＜ｔ＜ｔ１３〕ＰＭＯＳトランジスタＰ１ａのドレイン電圧は、電圧ＶＳから電圧ＶＢとなる。
〔ｔ１３≦ｔ＜ｔ１４〕ＰＭＯＳトランジスタＰ１ａのゲート電圧は、電圧（ＶＢ−Ｉ１×Ｒ１）まで下がる。

〔ｔ１４≦ｔ〕入力信号ｓ１は、Ｈレベルであり、ＰＭＯＳトランジスタＰ１ａのゲート電圧は、電圧（ＶＢ−Ｉ１×Ｒ１）である。また、ＰＭＯＳトランジスタＰ１ａのドレイン電圧は、電圧ＶＢである。

ここで、図３で上述したＨＶＩＣ１０では、ＰＭＯＳトランジスタＰ１の閾値電圧Ｖｔｐ１と、ＰＭＯＳトランジスタＰ２−１〜Ｐ２−ｎの閾値電圧Ｖｔｐ２とが等しかったため（Ｖｔｐ１＝Ｖｔｐ２）、この場合、信号伝搬遅延時間はｔｄ１＝ｔｄ２（＝ｔｄ）となる。

一方、図５のＨＶＩＣ１０ａでは、ＰＭＯＳトランジスタＰ１ａの閾値電圧Ｖｔｐ１は、ＰＭＯＳトランジスタＰ２−１〜Ｐ２−ｎの閾値電圧Ｖｔｐ２より小さく、Ｖｔｐ１＜Ｖｔｐ２であるために、信号伝搬遅延時間がｔｄ１（＜ｔｄ２＝ｔｄ）となり、従来のＨＶＩＣ１０と比較した場合に、信号伝搬遅延時間を（ｔｄ２−ｔｄ１）分、短縮化することができる。

なお、ＰＭＯＳトランジスタＰ１ａの閾値電圧と、ＣＭＯＳ回路１４が含むすべてのＰＭＯＳトランジスタＰ２−１〜Ｐ２−ｎの閾値電圧との両方を低くすると、ＨＶＩＣの消費電流の増加やＨＶＩＣが誤動作しやすくなるというデメリットが生じる。そのため、ＨＶＩＣ１０ａでは、ＰＭＯＳトランジスタＰ１ａの閾値電圧だけを低くするという構成にしている。

以上説明したように、本技術によれば、レベルシフト回路を構成する高耐圧ＮＭＯＳのデバイス構造を見直したりすることなく、消費電力の増加を抑え、かつ誤動作を防止した上で、信号伝搬遅延時間を短縮化することが可能になる。

次にＨＶＩＣ１０ａの変形例について説明する。図７はＨＶＩＣの第１の変形例の構成を示す図である。電力変換装置１００−１として、ブリッジ回路２０の上アームを駆動する側のＨＶＩＣ１０ａ−１内部の要部およびその周辺回路を示している。

第１の変形例のＨＶＩＣ１０ａ−１は、制御回路１１、レベルシフト回路１２、出力受信回路１３ａ−１およびＣＭＯＳ回路１４を備える。
制御回路１１は、入力端子（Ｈ−ＩＮ）からの入力信号ｓ１を受信して、レベルシフト回路１２を駆動する。

レベルシフト回路１２は、ダイオードＤ１、抵抗（レベルシフト抵抗）Ｒ１、およびｎチャネル形ＭＯＳＦＥＴである高耐圧のＮＭＯＳトランジスタＮ１を含む。
出力受信回路１３ａ−１は、レベルシフト回路１２からの出力信号を受信する回路であって、ｐチャネル形ＭＯＳＦＥＴであるＰＭＯＳトランジスタＰ１ａと、ｎチャネル形ＭＯＳＦＥＴであるＮＭＯＳトランジスタＮ３とを含み、インバータ回路を構成している。なお、出力受信回路１３ａ−１をレベルシフト回路１２に含める構成にしてもよい。

ＣＭＯＳ回路１４は、ｎ個のＰＭＯＳトランジスタＰ２−１〜Ｐ２−ｎと、ｍ個のＮＭＯＳトランジスタＮ２−１〜Ｎ２−ｍなどを含む。
各素子間の接続関係を記すと、制御回路１１の入力端は、入力端子（Ｈ−ＩＮ）と接続し、制御回路１１の出力端は、ＮＭＯＳトランジスタＮ１のゲートと接続する。

ダイオードＤ１のカソードは、抵抗Ｒ１の一端と、ＰＭＯＳトランジスタＰ１ａのソースと、ＰＭＯＳトランジスタＰ２−１とＰ２−ｎのソースと、高電位端子（Ｈ−ＶＤＤ）などと接続する。また、高電位端子（Ｈ−ＶＤＤ）は、電源Ｖ１の正極側端子と接続する。

ダイオードＤ１のアノードは、抵抗Ｒ１の他端と、ＰＭＯＳトランジスタＰ１ａのゲートと、ＮＭＯＳトランジスタＮ３のゲートと、ＮＭＯＳトランジスタＮ１のドレインと接続する。ＮＭＯＳトランジスタＮ１のソースは、ＧＮＤと接続する。

ＰＭＯＳトランジスタＰ１ａのドレインは、ＮＭＯＳトランジスタＮ３のドレインと、ＰＭＯＳトランジスタＰ２−１のゲートと、ＮＭＯＳトランジスタＮ２−１のゲートと接続する。

ＮＭＯＳトランジスタＮ３のソースは、ＮＭＯＳトランジスタＮ２−１とＮ２−ｍのソースと、中間電位端子（Ｖｓ）などと接続する。中間電位端子（Ｖｓ）は、電源Ｖ１の負極側端子と、ＩＧＢＴ２１ａのエミッタと、ダイオードＤ２１のアノードと、ＩＧＢＴ２２ａのコレクタと、ダイオードＤ２２のカソードなどと接続する。

ＰＭＯＳトランジスタＰ２−ｎのドレインは、ＮＭＯＳトランジスタＮ２−ｍのドレインと、出力端子（Ｈ−ＯＵＴ）と接続する。出力端子（Ｈ−ＯＵＴ）は、ＩＧＢＴ２１ａのゲートと接続する。

ＰＭＯＳトランジスタＰ２−１のドレインは、ＮＭＯＳトランジスタＮ２−１のドレインと、図示していないその他のＣＭＯＳ回路と接続する。
ＰＭＯＳトランジスタＰ２−ｎのゲートは、ＮＭＯＳトランジスタＮ２−ｍのゲートと、図示していないその他のＣＭＯＳ回路と接続する。

また、ＩＧＢＴ２１ａのコレクタと、ダイオードＤ２１のカソードとは、電源Ｖｓｓに接続し、ＩＧＢＴ２２ａのエミッタと、ダイオードＤ２２のアノードとは、ＧＮＤに接続している。

図８はＨＶＩＣの第２の変形例の構成を示す図である。電力変換装置１００−２として、ブリッジ回路２０の上アームを駆動する側のＨＶＩＣ１０ａ−２内部の要部およびその周辺回路を示している。

第２の変形例のＨＶＩＣ１０ａ−２は、制御回路１１、レベルシフト回路１２、出力受信回路１３ａおよびＣＭＯＳ回路１４−１を備える。
制御回路１１は、入力端子（Ｈ−ＩＮ）からの入力信号ｓ１を受信して、レベルシフト回路１２を駆動する。

レベルシフト回路１２は、ダイオードＤ１、抵抗（レベルシフト抵抗）Ｒ１、およびｎチャネル形ＭＯＳＦＥＴである高耐圧のＮＭＯＳトランジスタＮ１を含む。
出力受信回路１３ａは、レベルシフト回路１２からの出力信号を受信する回路であって、ｐチャネル形ＭＯＳＦＥＴであるＰＭＯＳトランジスタＰ１ａと、抵抗Ｒ２とを含む。なお、出力受信回路１３ａをレベルシフト回路１２に含める構成にしてもよい。

ＣＭＯＳ回路１４−１は、信号伝達回路１４１ａと、出力段回路１４１ｂとを含む。信号伝達回路１４１ａは、抵抗Ｒ３と、ＮＭＯＳトランジスタＮ４とを含み、出力段回路１４１ｂは、ＰＭＯＳトランジスタＰ２−ｎと、ＮＭＯＳトランジスタＮ２−ｎとを含む。

なお、信号伝達回路１４１ａは、出力受信回路１３ａからの出力信号にもとづいてスイッチングして、該出力信号をＰＭＯＳトランジスタＰ２−ｎに伝達する。
各素子間の接続関係を記すと、制御回路１１の入力端は、入力端子（Ｈ−ＩＮ）と接続し、制御回路１１の出力端は、ＮＭＯＳトランジスタＮ１のゲートと接続する。

ダイオードＤ１のカソードは、抵抗Ｒ１の一端と、ＰＭＯＳトランジスタＰ１ａのソースと、抵抗Ｒ３の一端と、ＰＭＯＳトランジスタＰ２−ｎのソースと、高電位端子（Ｈ−ＶＤＤ）と接続する。また、高電位端子（Ｈ−ＶＤＤ）は、電源Ｖ１の正極側端子と接続する。

ダイオードＤ１のアノードは、抵抗Ｒ１の他端と、ＰＭＯＳトランジスタＰ１ａのゲートと、ＮＭＯＳトランジスタＮ１のドレインと接続する。ＮＭＯＳトランジスタＮ１のソースは、ＧＮＤと接続する。

ＰＭＯＳトランジスタＰ１ａのドレインは、抵抗Ｒ２の一端と、ＮＭＯＳトランジスタＮ４のゲートと接続する。
抵抗Ｒ２の他端は、ＮＭＯＳトランジスタＮ４のソースと、ＮＭＯＳトランジスタＮ２−ｎのソースと、中間電位端子（Ｖｓ）と接続する。抵抗Ｒ３の他端は、ＮＭＯＳトランジスタＮ４のドレインと、ＰＭＯＳトランジスタＰ２−ｎのゲートと、ＮＭＯＳトランジスタＮ２−ｎのゲートと接続する。

中間電位端子（Ｖｓ）は、電源Ｖ１の負極側端子と、ＩＧＢＴ２１ａのエミッタと、ダイオードＤ２１のアノードと、ＩＧＢＴ２２ａのコレクタと、ダイオードＤ２２のカソードと接続する。

ＰＭＯＳトランジスタＰ２−ｎのドレインは、ＮＭＯＳトランジスタＮ２−ｎのドレインと、出力端子（Ｈ−ＯＵＴ）と接続する。出力端子（Ｈ−ＯＵＴ）は、ＩＧＢＴ２１ａのゲートと接続する。また、ＩＧＢＴ２１ａのコレクタと、ダイオードＤ２１のカソードとは、電源Ｖｓｓに接続し、ＩＧＢＴ２２ａのエミッタと、ダイオードＤ２２のアノードとは、ＧＮＤに接続している。

なお、上記のＨＶＩＣ１０ａ−２において、出力受信回路１３ａは、図７に示した出力受信回路１３ａ−１の構成にしてもよい。また、信号伝達回路１４１ａと出力段回路１４１ｂとの間に、ラッチ回路や保護回路を設けてもよい。さらに、回路規模削減等の理由により、信号伝達回路１４１ａは必ずしも設けなくてもよい。

図９はＨＶＩＣの第３の変形例の構成を示す図である。電力変換装置１００−３として、ブリッジ回路２０の上アームを駆動する側のＨＶＩＣ１０ａ−３内部の要部およびその周辺回路を示している。

第３の変形例のＨＶＩＣ１０ａ−３は、制御回路１１、レベルシフト回路１２、出力受信回路１３ａおよびＣＭＯＳ回路１４−２を備える。
制御回路１１は、入力端子（Ｈ−ＩＮ）からの入力信号ｓ１を受信して、レベルシフト回路１２を駆動する。

レベルシフト回路１２は、ダイオードＤ１、抵抗（レベルシフト抵抗）Ｒ１、およびｎチャネル形ＭＯＳＦＥＴである高耐圧のＮＭＯＳトランジスタＮ１を含む。
出力受信回路１３ａは、レベルシフト回路１２からの出力信号を受信する回路であって、ｐチャネル形ＭＯＳＦＥＴであるＰＭＯＳトランジスタＰ１ａと、抵抗Ｒ２とを含む。なお、出力受信回路１３ａをレベルシフト回路１２に含める構成にしてもよい。

ＣＭＯＳ回路１４−２は、信号伝達回路１４２ａと、出力段回路１４２ｂとを含む。信号伝達回路１４２ａは、基準電源Ｖｒと、コンパレータＩｃ１とを含み、出力段回路１４２ｂは、ＰＭＯＳトランジスタＰ２−ｎと、ＮＭＯＳトランジスタＮ２−ｎとを含む。

なお、信号伝達回路１４２ａは、出力受信回路１３ａからの出力信号のレベルと、基準電圧Ｖｒとを比較する。そして、該出力信号のレベルが基準電圧Ｖｒを超える場合に、該出力信号をＰＭＯＳトランジスタＰ２−ｎに伝達する。

各素子間の接続関係を記すと、制御回路１１の入力端は、入力端子（Ｈ−ＩＮ）と接続し、制御回路１１の出力端は、ＮＭＯＳトランジスタＮ１のゲートと接続する。
ダイオードＤ１のカソードは、抵抗Ｒ１の一端と、ＰＭＯＳトランジスタＰ１ａのソースと、コンパレータＩｃ１の正極側電源端子Ｖ＋と、ＰＭＯＳトランジスタＰ２−ｎのソースと、高電位端子（Ｈ−ＶＤＤ）と接続する。また、高電位端子（Ｈ−ＶＤＤ）は、電源Ｖ１の正極側端子と接続する。

ダイオードＤ１のアノードは、抵抗Ｒ１の他端と、ＰＭＯＳトランジスタＰ１ａのゲートと、ＮＭＯＳトランジスタＮ１のドレインと接続する。ＮＭＯＳトランジスタＮ１のソースは、ＧＮＤと接続する。

ＰＭＯＳトランジスタＰ１ａのドレインは、抵抗Ｒ２の一端と、コンパレータＩｃ１の一方の入力端子と接続する。コンパレータＩｃ１の他方の入力端子は、基準電源Ｖｒの正極側端子と接続する。

抵抗Ｒ２の他端は、基準電源Ｖｒの負極側端子と、コンパレータＩｃ１の負極側電源端子Ｖ−と、ＮＭＯＳトランジスタＮ２−ｎのソースと、中間電位端子（Ｖｓ）と接続する。

コンパレータＩｃ１の出力端子は、ＰＭＯＳトランジスタＰ２−ｎのゲートと、ＮＭＯＳトランジスタＮ２−ｎのゲートと接続する。
中間電位端子（Ｖｓ）は、電源Ｖ１の負極側端子と、ＩＧＢＴ２１ａのエミッタと、ダイオードＤ２１のアノードと、ＩＧＢＴ２２ａのコレクタと、ダイオードＤ２２のカソードと接続する。

ＰＭＯＳトランジスタＰ２−ｎのドレインは、ＮＭＯＳトランジスタＮ２−ｎのドレインと、出力端子（Ｈ−ＯＵＴ）と接続する。出力端子（Ｈ−ＯＵＴ）は、ＩＧＢＴ２１ａのゲートと接続する。

また、ＩＧＢＴ２１ａのコレクタと、ダイオードＤ２１のカソードとは、電源Ｖｓｓに接続し、ＩＧＢＴ２２ａのエミッタと、ダイオードＤ２２のアノードとは、ＧＮＤに接続している。

なお、上記のＨＶＩＣ１０ａ−３において、出力受信回路１３ａは、図７に示した出力受信回路１３ａ−１の構成にしてもよい。また、信号伝達回路１４２ａと出力段回路１４２ｂとの間に、ラッチ回路や保護回路を設けてもよい。さらに、回路規模削減等の理由により、信号伝達回路１４２ａは必ずしも設けなくてもよい。

以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。

１ 半導体装置
１ａ レベルシフト回路
１ｂ 前段回路
１ｃ 後段回路
Ｓｗ１ スイッチング素子
Ｔｒ１、Ｔｒ２ トランジスタ
Ｖｔｐ１、Ｖｔｐ２ 閾値電圧
ｇａ 入力信号のレベル変化のグラフ
ｇｂ−１、ｇｂ−２ トランジスタの出力信号のレベル変化のグラフ
ｔａ 入力信号のレベル変化時刻
ＴＤａ、ＴＤｂ 遅延時間

Claims (7)

1. スイッチング素子の駆動を行う半導体装置において、
   一次側電位系の入力信号を、前記一次側電位系とは異なる二次側電位系に伝達するレベルシフト回路と、
   前記レベルシフト回路から出力されるゲート駆動信号を受信する第１のトランジスタを含む前段回路と、
   前記第１のトランジスタと同一チャネルであり、前記第１のトランジスタからの出力信号にもとづき、前記スイッチング素子を駆動する第２のトランジスタを含む後段回路と、
   を備え、
   前記第１のトランジスタの第１の閾値電圧は、前記第２のトランジスタの第２の閾値電圧よりも低く設定されている、
   ことを特徴とする半導体装置。
2. 前記第１のトランジスタは、第１のｐチャネル形ＭＯＳトランジスタであり、前記第２のトランジスタは、第２のｐチャネル形ＭＯＳトランジスタであって、
   前記後段回路は、１つまたは複数の前記第２のｐチャネル形ＭＯＳトランジスタを有して、高電位側に接続された前記スイッチング素子を駆動することを特徴とする請求項１記載の半導体装置。
3. 前記第１のｐチャネル形ＭＯＳトランジスタのゲートが前記レベルシフト回路に接続し、前記第１のｐチャネル形ＭＯＳトランジスタのソースが当該半導体装置に印加される最大電位に接続し、前記第１のｐチャネル形ＭＯＳトランジスタのドレインが前記後段回路に接続することを特徴とする請求項２記載の半導体装置。
4. 前記前段回路は、前記第１のｐチャネル形ＭＯＳトランジスタと、ｎチャネル形ＭＯＳトランジスタとを含むインバータ回路を構成することを特徴とする請求項３記載の半導体装置。
5. 前記後段回路は、信号伝達回路を有し、前記信号伝達回路は、前記前段回路からの前記出力信号にもとづいてスイッチングして、前記出力信号を前記第２のｐチャネル形ＭＯＳトランジスタに伝達することを特徴とする請求項３記載の半導体装置。
6. 前記後段回路は、信号伝達回路を有し、前記信号伝達回路は、前記前段回路からの前記出力信号のレベルと、基準電圧とを比較して、前記出力信号のレベルが前記基準電圧を超える場合に、前記出力信号を前記第２のｐチャネル形ＭＯＳトランジスタに伝達することを特徴とする請求項３記載の半導体装置。
7. 電力変換装置において、
   高電位側スイッチング素子と、低電位側スイッチング素子とが直列に接続し、前記高電位側スイッチング素子および前記低電位側スイッチング素子の中点電位に対して負荷が接続されるブリッジ回路と、
   一次側電位系の入力信号を、前記一次側電位系とは異なる二次側電位系に伝達するレベルシフト回路と、前記レベルシフト回路から出力されるゲート駆動信号を受信する第１のトランジスタを含む前段回路と、前記第１のトランジスタと同一チャネルであり、前記第１のトランジスタからの出力信号にもとづき、前記高電位側スイッチング素子を駆動する第２のトランジスタを含む後段回路とを備え、前記第１のトランジスタの第１の閾値電圧は、前記第２のトランジスタの第２の閾値電圧よりも低く設定されている半導体装置と、
   を有することを特徴とする電力変換装置。

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