JPH11211797A

JPH11211797A - 複数スキャンチェーン試験方法及びテスト回路

Info

Publication number: JPH11211797A
Application number: JP10026543A
Authority: JP
Inventors: Yukisuke Takasuka; 志丞高須賀
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1998-01-23
Filing date: 1998-01-23
Publication date: 1999-08-06
Anticipated expiration: 2018-01-23
Also published as: JP3093713B2

Abstract

(57)【要約】【課題】スキャンチェーン数にかかわらずスキャンデー
タ入力端子を１つとし、スキャンクロック数を削減可能
とすると共に、２つ以上の２値論理値を合成した多値論
理値を変換する場合の回路規模を小さく出来、高速動作
試験可能とするスキャンチェーン試験方法の提供。【解決手段】２値論理値を多値論理値に合成する規則と
して、各々“０”或いは“１”が少なくとも一方は連続
する多値論理値に合成し該多値論理信号をスキャンパス
専用端子から入力し、互いに閾値の異なる複数の論理素
子を含む組合せ回路で構成された多値論理変換回路を用
いて、前記多値論理信号を２値論理信号に変換して複数
のスキャンチェーンのスキャンデータ入力に供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置のテスト設計技術に関し、特にスキャンパス試験方法
及び回路に関する。

【０００２】

【従来の技術】ＬＳＩの大規模化に伴い、テスト設計が
広く用いられるようになっている。その代表としてスキ
ャンパス方式が用いられている。

【０００３】この種のスキャンパス方式として、図１３
に示すように、スキャンチェーンを１つで構成する方法
が従々来より行われているが。しかし、スキャンチェー
ン転送に要するクロック数が増大し、このためテスト時
間短縮のために、スキャンチェーンを複数本並設し、ス
キャンチェーンへの論理値の設定（スキャンデータ）、
組み合わせ回路の演算結果の出力を少ないクロック数
（パタン数）で行う技術が知られている。

【０００４】しかし、スキャンチェーンを複数にするこ
とで、スキャン用端子が増加する。すなわちＬＳＩ外部
よりスキャンデータの入力端子ＳＩＮ、組み合わせ回路
の出力、スキャンアウト出力端子ＳＯＴが、それぞれス
キャンチェーンの本数分必要となる。

【０００５】そこで、第１の従来技術としては、図１４
に示すように、スキャンチェーン選択端子ＳＬ１を新た
に設け、インバータ１０１、２入力ＡＮＤ２１１によ
り、図１５にタイミング図として示すように、スキャン
クロックＳＣＫより供給されるクロックを、スキャンデ
ータを設定したいスキャンチェーンＳ１、或いはＳ２に
選択して供給することにより、スキャンデータ入力端子
ＳＩＮをスキャンチェーン数にかかわらず１つとするも
のがある。

【０００６】また図１５に示すように、まずスキャン選
択端子ＳＬ１を“０”としスキャンチェーンＳ１にスキ
ャンクロックを供給し、スキャンデータ入力端子ＳＩＮ
の論理値を設定し、次にスキャンチェーン選択端子ＳＬ
１を”１”とし、スキャンチェーンＳ２にスキャンクロ
ックＳＣＫを供給し、スキャンデータ入力端子ＳＩＮの
論理値を設定する構成も知られている。

【０００７】

【発明が解決しようとする課題】しかしながら、この第
１の従来技術には、次のような問題があった。

【０００８】第１の問題点は、スキャンチェーン選択端
子が少なくとも１つは増加することである。

【０００９】その理由は、スキャンチェーン選択端子
は、少なくともスキャンチェーン数／２（端数切り上
げ）数分増加するためである。

【００１０】第２の問題点は、スキャンクロック数は、
スキャンチェーンが１つの場合と同じであり、テスト時
間短縮とはならない、ということである。

【００１１】その理由は、スキャンチェーンを複数に分
割しているが、スキャンデータの設定は、一度に１つの
スキャンチェーンに対し行う構成とされているためであ
る。

【００１２】次に、多値論理変換回路を用いた第２の従
来技術として、例えば特開昭５９−２３１９２２号公報
には、その第１の例（実施例）として、多値論理変換回
路をスキャンパス回路に適用した場合の回路構成とし
て、図１６に示すような構成が記載されており、図１６
の多値論理変換回路９２は、図１７に示す回路構成とさ
れ、また図１６の多値論理変換回路９２の真理値表は、
図１８となる。また特開昭５９−２３１９２２号公報に
は、第２の例（実施例）として、多値論理変換回路とし
て、図１９に示すように、メモリ回路を用いる技術が開
示されている。

【００１３】図１６のスキャンチェーン選択端子ＳＬＡ
より多値論理値を入力すると、この多値論理値を受け
て、図１７に示す多値論理変換回路９２において、それ
ぞれ閾値が異なるバッファＯ１３８、バッファＰ１３
７、バッファＱ１３８と、３入力ＡＮＤ２１２、２１
３、２１４とで論理演算し、図１８に示す真理値表に則
り、出力ＯＴ１、ＯＴ２、ＯＴ３の２値論理値が決定さ
れる。そして多値論理変換回路９２の出力ＯＴ１、ＯＴ
２、ＯＴ３を入力とするＡＮＤ回路２１１によりスキャ
ンクロックＳＣＫより供給されるクロックをスキャンデ
ータを設定したいスキャンチェーンＳ１、Ｓ２、或いは
Ｓ３に選択して供給することにより、スキャンデータ入
力端子をスキャンチェーン数にかかわらず１つとするこ
とが出来る。

【００１４】また、スキャンデータ入力端子ＳＩＮより
多値論理のスキャンデータを入力し、図１９に示すそれ
ぞれ閾値が異なるバッファＯ１３８、バッファＰ１３
７、バッファＱ１３８と、図２０に示す真理値表に則
り、予め入力値に対する出力値を記憶保持するメモリ回
路７０１で、入力された多値論理値をテーブルルックア
ップ方式で３つ出力ＯＴ１、ＯＴ２、ＯＴ３の２値論理
値に変換する。

【００１５】しかし、この第２の従来技術には次のよう
な問題があった。

【００１６】第１の問題点は、第１の例ではスキャンチ
ェーン選択端子ＳＬＡが１つは増加する、ということで
ある。

【００１７】その理由は、スキャンチェーン選択をＬＳ
Ｉ外部より制御する端子ＳＬＡが必要であるためであ
る。

【００１８】第２の問題点は、第１の例ではスキャンク
ロック数はスキャンチェーンが１つの場合と同じであ
り、テスト時間短縮とはならないというこである。

【００１９】その理由は、スキャンチェーンを複数に分
割してはいるが、スキャンデータの設定は、一度に１つ
のスキャンチェーンに対して行う構成とされている。

【００２０】第３の問題点は、論理回路のみで構成でき
ないことである。

【００２１】その理由は、予め入力値に対する出力値を
設定したメモリ回路７０１を用いることで、多値論理値
の入力電位に対応したスキャンチェーンＳ１、Ｓ２、Ｓ
３の２値論理値を得ているためである。

【００２２】第４の問題点は、メモリ回路を用いる構成
ではクロックの周波数を高く出来ず、高速動作すること
が出来ない、ということである。

【００２３】その理由は、通常、論理回路と比べて動作
速度が遅いメモリ回路を使用する為である。

【００２４】次に、第３の従来技術として、組合せ回路
を用いた多値論理変換回路には、図２１、図２２、図２
３、図２４に示すものがある。図２１に示す第１の例で
は、図２２に示す真理値表に則り多値論理値を２つの２
値論理値に変換し、図２３に示す第２の例では、図２４
に示す真理値表に則り多値論理値を３つの２値論理値に
変換する。

【００２５】しかしながら、この第３の従来技術には次
のような問題があった。

【００２６】第１の問題点は、多値論理変換回路が大き
くなる、ということである。

【００２７】その理由は、２値論理値を多値論理値に合
成、或いは多値論理値を複数の２値論理値に分離する場
合、少なくとも１つ以上の２値論理値で、少なくとも１
つ以上の多値論値が離散しているため、多値論理値をあ
る２値論理値に分離する条件が、離散した論理値に対
し、２つの条件を用いる必要があるためである。

【００２８】なお、多値論理回路に関連するその他の刊
行物として、例えば特開昭５９−１９０７２３号公報に
は、ＩＣリードと外部回路との間に多値→２値変換手段
を備え、チップと外部回路との間の信号の授受を多値論
理を用いて行う集積回路が提案されており、また特開昭
６１−４３８２７号公報には、多値−２値論理変換回路
として、入力しきい値の異なる複数の論理回路の各入力
端に多値論理信号を共通入力し、各論理回路から２値変
換された論理信号を取り出す構成が提案されている。さ
らに、特開平５−１７４５８４号公報には、４値論理２
値論理変換回路として、４値論理を等値論理でデコード
しこれを２値論理のＯＲゲートでエンコードすることで
変換を行う構成が開示されている。

【００２９】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、スキャンチェー
ン数にかかわらずスキャンデータ入力端子を１つとし、
スキャンクロック数を削減可能とすると共に、２つ以上
の２値論理値を合成した多値論理値を変換する場合の回
路規模を小さく出来、多値論理から２値論理への変換回
路の変換動作時間を短くして高速動作試験可能とするス
キャンチェーン試験方法及び回路を提供することにあ
る。

【００３０】

【課題を解決するための手段】前記目的を達成するた
め、本発明の複数スキャンチェーン試験方法は、２値論
理値を多値論理値に合成する規則として、各々“０”或
いは“１”が少なくとも一方は連続する多値論理値に合
成し該多値論理信号をスキャンパス専用端子から入力
し、互いに閾値の異なる複数の論理素子を含む組合せ回
路で構成された多値論理変換回路を用いて、前記多値論
理信号を２値論理信号に変換して複数のスキャンチェー
ンのスキャンデータ入力に供給する、ことを特徴とす
る。

【００３１】また本発明のスキャンテスト回路は、２値
論理値を多値論理値に合成する際に、各々“０”或いは
“１”が少なくとも一方は連続する多値論理値として合
成されてなる該多値論理信号を入力とするスキャンパス
専用端子と、前記スキャンパス専用端子から入力された
多値論理信号を入力とし、多値論理を２値論理に変換し
て複数の出力端から出力する多値論理変換回路であっ
て、互いに閾値の異なる論理素子を含む組合せ回路で構
成された多値論理変換回路と、前記多値論理変換回路の
複数の出力が複数のスキャンチェーンを構成する初段の
スキャンフリップフロップのスキャンデータ入力端に接
続されてなる、ことを特徴とする。

【００３２】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の複数スキャンチェーン試験方法
は、予めスキャンデータの入力信号を、複数の２つの論
理状態、即ち“０”及び“１”のみ取りうる論理値（以
下「２値論理値」という）が、各々“０”或いは“１”
が少なくとも一方は連続する３つ以上の論理状態を取り
うる論理値（以下「多値論理値」という）に合成し、閾
値の異なる論理素子を含む組合せ回路で構成された多値
論理変換回路を用いて、多値論理値を複数の２値論理値
に変換することにより、少ない回路の追加で、スキャン
パス専用端子を増加させること無く、スキャンチェーン
の分割を実現し、且つスキャンチェーンに所望のデータ
を設定するのに要するクロック数を、スキャンチェーン
数分の１とするものである。

【００３３】図１を参照すると、スキャンパス回路は、
スキャンデータ入力端子ＳＩＮより、２つの２値論理値
を多値論理値に変換する規則を示した真理値表（図３参
照）に基づいた多値論理値を、入力バッファ１０を経由
して多値論理変換回路９０の入力ＩＮに入力し、入力し
た多値論理信号を多値論理変換回路９０で複数のスキャ
ンチェーンＳ１、Ｓ２のスキャンデータ入力に供給する
２値論理値信号に変換する。すなわち、多値論理変換回
路９０の出力端から出力された２値論理値は、スキャン
フリップフロップ（「スキャンＦＦ」という）６１１が
シリアルに接続されシフトレジスタを構成してなるスキ
ャンチェーンＳ１、Ｓ２の初段のスキャンＦＦのスキャ
ンデータ入力に供給され、スキャンクロック入力端子Ｓ
ＣＫより入力バッファ１１を経由して入力されたクロッ
クで順次所望のデータを設定する。

【００３４】多値論理変換回路９０は、図２（ａ）に示
すように、閾値の異なる４種類のインバータＡ１１１、
Ｂ１１２、Ｃ１１３、１０１と、２入力ＮＯＲ３０１で
構成され、図６に示すように、第１のインバータＡ１１
１は多値論理値が１Ｖ以下の時は“１”、それ以上の時
は“０”、第２のインバータＢ１１２は多値論理値が０
Ｖ以下の時は“１”、それ以上の時は“０”、第３のイ
ンバータＣ１１３は、多値論理値が２Ｖ以下の時は
“１”、それ以上の時は“０”を出力するようになって
おり、図３に示す真理値表に基づいて合成された多値論
理値を、図４に示す元の２値論理値出力に変換するため
に、第１のインバータＡ１１１の出力を第４のインバー
タ１０１を経由して出力端ＯＴ１に接続し、第２のイン
バータＢ１１２の出力を２入力ＮＯＲ３０１の第１の入
力端に接続し、第３のインバータＣ１１３の出力端を第
５のインバータ１０１を経由して２入力ＮＯＲ３０１の
第２の入力端に接続し、２入力ＮＯＲ３０１の出力を出
力端ＯＴ２に接続する。なお、図６は、多値論理変換回
路９０を構成するインバータＡ、Ｂ、Ｃの入力ＩＮに入
力される電位に対する出力論理値を示している。

【００３５】これにより、１つのスキャンデータ入力端
子ＳＩＮで、複数のスキャンチェーンＳ１、Ｓ２に同時
にスキャンデータを設定することが出来る。

【００３６】

【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して説明する。

【００３７】図１は、本発明の一実施例のスキャンパス
回路の構成を示す図である。図１を参照すると、スキャ
ンデータを入力するスキャンデータ入力端子ＳＩＮと、
スキャンクロックを入力するスキャンクロック入力端子
ＳＣＫと、入力バッファ１０と、入力バッファ１１と、
多値論理変換回路９０と、スキャンチェーンＳ１、Ｓ２
と、出力バッファ１２と、スキャンアウト出力端子ＳＯ
Ｔ１、ＳＯＴ２と、を有している。

【００３８】図２（ａ）は、本発明の一実施例における
多値論理変換回路９０の構成を示す図である。図２
（ａ）を参照すると、閾値の異なる４種類のインバータ
Ａ１１１、Ｂ１１２、Ｃ１１３、１０１と、２入力ＮＯ
Ｒ３０１とを有し、スキャンチェーンＳ１、Ｓ２は、図
２（ｂ）にその構成を示すスキャンフリップフロップ６
１１を有している。

【００３９】図１を参照すると、本実施例において、ス
キャンパス回路は、スキャンデータ入力端子ＳＩＮを入
力バッファ１０の入力端に接続し、入力バッファ１０の
出力端を多値論理変換回路９０の入力ＩＮに接続し、多
値論理変換回路９０の出力ＯＴ１、ＯＴ２をそれぞれス
キャンチェーンＳ１、Ｓ２のスキャンデータ入力に接続
し、スキャンクロック入力端子ＳＣＫを入力バッファ１
１の入力端に接続し、入力バッファ１１の出力端をスキ
ャンチェーンＳ１、Ｓ２の各スキャンＦＦのスキャンク
ロック入力端に接続し、スキャンチェーンＳ１、Ｓ２の
スキャンアウト出力をそれぞれ第１、第２の出力バッフ
ァ１２の入力端に接続し、第１、第２の出力バッファ１
２の出力端をそれぞれスキャンアウト出力端子ＳＯＴ
１、ＳＯＴ２に接続する構成とされている。

【００４０】図２（ａ）を参照すると、多値論理変換回
路９０は、入力ＩＮを第１のインバータＡ１１１と、第
２のインバータＢ１１２と、第３のインバータＣ１１３
の入力端に接続し、第１のインバータＡ１１１の出力端
を第４のインバータ１０１の入力端に接続し、第２のイ
ンバータＢ１１２の出力端を２入力ＮＯＲ３０１の第１
の入力端に接続し、第３のインバータＣ１１３の出力端
を第５のインバータ１０１の入力端に接続し、第５のイ
ンバータ１０１の出力端を２入力ＮＯＲ３０１の第２の
入力端に接続し、第４のインバータ１０１の出力端を出
力端ＯＴ１に接続し、２入力ＮＯＲ３０１の出力端を出
力端ＯＴ２に接続する。

【００４１】スキャンチェーンＳ１、Ｓ２は、図２
（ｂ）に示すスキャンＦＦ６１１をシフトレジスタ構成
に接続し、即ち、第１段のスキャンＦＦ６１１のスキャ
ンイン入力端をスキャンチェーンＳ１、Ｓ２のスキャン
データ入力とし、第１段、第２段、第３段のスキャンＦ
Ｆ６１１のスキャンクロック入力端を共通接続して、ス
キャンチェーンＳ１、Ｓ２のスキャンクロック入力と
し、第１段のスキャンＦＦ６１１のスキャンアウト出力
端を第２段のスキャンＦＦ６１１のスキャンイン入力端
に接続し、第２段のスキャンＦＦ６１１のスキャンアウ
ト出力端を第３段のスキャンＦＦ６１１のスキャンイン
入力端に接続し、第３段のスキャンＦＦ６１１のスキャ
ンアウト出力端をスキャンチェーンＳ１、Ｓ２のスキャ
ンアウト出力とする。

【００４２】図１に示す入力バッファ１０は、２値論理
値ではなく多値論理値、或いは入力電位をそのまま出力
するバッファである。

【００４３】図３は、２つの２値論理値を多値論理値に
変換する規則を示す真理値表である。図４は、多値論理
値を２つの２値論理値に変換する規則を示す真理値表で
ある。

【００４４】図６は、多値論理変換回路９０を構成する
インバータＡ１１１、Ｂ１１２、Ｃ１１３の入力ＩＮに
入力される電位に対する出力論理値を示している。

【００４５】図３に示すように、予め多値論理値に合成
されたスキャンデータは、２値論理値が、各々“０”或
いは“１”が少なくとも一方は連続する多値論理値とす
る規則で行う。即ち、論理値Ｒ１が“１”の時は“２Ｖ
−３Ｖ”、論理値Ｒ２が“１”の時は“１Ｖ−２Ｖ”と
なる。すなわち、複数の２値論理信号の組を一つの多値
論理信号として合成する際、一つの２値論理信号が
“０”又は“１”の少なくとも一方の値の時、他の２値
論理信号が異なる組合せに対して多値論理信号はその値
又は範囲が隣り合う関係とされる。

【００４６】図２（ｂ）の多値論理変換回路９０は、入
力ＩＮに入力される多値論理値のスキャンデータを第１
のインバータＡ１１１と、第２のインバータＢ１１２
と、第３のインバータＣ１１３に入力し、第１のインバ
ータＡ１１１の出力は、図６に示すように、入力ＩＮに
入力される多値論理値が１Ｖ以下の時は“１”、それ以
上の時は“０”が出力され、第４のインバータ１０１を
経由して出力ＯＴ１に出力される。

【００４７】同様に、第２のインバータＢ１１２の出力
は、図６に示すように、入力ＩＮに入力される多値論理
値が０Ｖ以下の時は“１”、それ以上の時は“０”が出
力され、出力された論理値を２入力ＮＯＲ３０１の第１
の入力に入力し、第３のインバータＣ１１３の出力は、
入力ＩＮに入力される多値論理値が２Ｖ以下の時は
“１”、それ以上の時は“０”が出力され、出力された
論理値を第５のインバータ１０１を経由して２入力ＮＯ
Ｒ３０１の第２の入力に入力し、２入力ＮＯＲ３０１は
入力された論理値を演算して出力ＯＴ２に出力する。

【００４８】次に、図１に示した本実施例のスキャンパ
ス回路の動作について、図４、図５、及び図６を参照し
て説明する。図５は、本発明の一実施例の動作を説明す
るためのタイミング図である。

【００４９】スキャンデータ入力端子ＳＩＮに入力され
た多値論理値のスキャンデータを、多値論理変換回路９
０でスキャンチェーンＳ１、Ｓ２に供給する２値論理値
に変換する。

【００５０】スキャンチェーンＳ１、Ｓ２は、スキャン
クロック入力端子に入力されたスキャンクロックで、順
次スキャンＦＦ６１１にスキャンデータを設定する。

【００５１】多値論理変換回路９０は、図４で示すよう
に、多値論理値を２つの出力ＯＴ１、ＯＴ２の２値論理
値に変換する規則を、閾値の異なる４種類のインバータ
Ａ１１１、Ｂ１１２、Ｃ１１３、１０１と、２入力ＮＯ
Ｒ３０１で具体化したもので、インバータＡ１１１、Ｂ
１１２、Ｃ１１３の出力は、図６に示すような、入力Ｉ
Ｎに入力される電位に対する出力論理値となっている。

【００５２】図５に示すように、スキャンデータ入力端
子ＳＩＮに、多値論理値“３Ｖ→０Ｖ→２Ｖ”が入力さ
れた場合、多値論理変換回路９０の入力ＩＮにも同じ多
値論理値が入力され、スキャンチェーンＳ１のスキャン
データ入力、即ち第１段のスキャンＦＦ６１１のスキャ
ンイン入力の２値論理値は、第１のインバータＡ１１１
の出力を第４のインバータ１０１で論理反転し出力ＯＴ
１に出力するため、“１→０→１”となる。

【００５３】このため、第１段のスキャンＦＦ６１１の
出力は、スキャンクロックが入力される迄を論理不定
“Ｘ”とすると、“Ｘ→１→０→１”となり、第２段の
スキャンＦＦ６１１の出力は、スキャンクロックが入力
される迄を論理不定“Ｘ”とすると、“Ｘ→Ｘ→１→
０”となり、第３段のスキャンＦＦ６１１の出力は、ス
キャンクロックが入力される迄を論理不定“Ｘ”とする
と、“Ｘ→Ｘ→Ｘ→１”となり、スキャンチェーンＳ１
の各スキャンＦＦ６１１には、第１段から順に、
“１”、“０”、“１”が設定される。

【００５４】スキャンチェーンＳ２のスキャンデータ入
力、即ち第１段のスキャンＦＦ６１１のスキャンイン入
力の２値論理値は、２入力ＮＯＲ３０１の第１の入力で
ある第２のインバータＢ１１２の出力が、“０→１→
０”となり、２入力ＮＯＲ３０１の第２の入力である第
３のインバータＣ１１３の出力を第５のインバータ１０
１で論理反転し、“１→０→０”となり、２入力ＮＯＲ
３０１で論理和の否定値を演算して出力ＯＴ２に出力す
る為、“０→０→１”となり、第１段のスキャンＦＦ６
１１の出力は、スキャンクロックが入力される迄を論理
不定“Ｘ”とすると、“Ｘ→０→０→１”となり、第２
段のスキャンＦＦ６１１の出力は、スキャンクロックが
入力される迄を論理不定“Ｘ”とすると、“Ｘ→Ｘ→０
→０”となり、第３段のスキャンＦＦ６１１の出力は、
スキャンクロックが入力される迄を論理不定“Ｘ”とす
ると、“Ｘ→Ｘ→Ｘ→０”となり、スキャンチェーンＳ
２の各スキャンＦＦ６１１には、第１段から順に、
“１”、“０”、“０”が設定される。

【００５５】次に本発明の他の実施例について図７、図
９、図１０、及び図１３を参照して説明する。

【００５６】図７を参照すると、本発明の第二の実施例
に係るスキャンパス回路は、図１に示した前記第一の実
施例と比較すると、スキャンチェーンが３つとなり、即
ち、スキャンチェーンＳ３、第３の出力バッファ１２、
スキャンアウト出力端子ＳＯＴ３、多値論理変換回路の
出力ＯＴ３が追加されたものである。

【００５７】図８は、本発明の第二の実施例における多
値論理変換回路９１の構成を示す図である。図８を参照
すると、多値論理変換回路９１は、閾値の異なる８種類
のインバータＤ１１４、Ｅ１１５、Ｆ１１６、Ｇ１１
７、Ｈ１１８、Ｉ１１９、Ｊ１２０、１０１と、２入力
ＯＲ３１１と、２入力ＮＯＲ３０１と、２入力ＮＡＮＤ
２０１とを有している。

【００５８】より詳細には、図８を参照すると、多値論
理変換回路９１は、入力ＩＮを、第６のインバータＤ１
１４と、第７のインバータＥ１１５と、第８のインバー
タＦ１１６と、第９のインバータＧ１１７と、第１０の
インバータＨ１１８と、第１１のインバータＩ１１９
と、第１２のインバータＪ１２０の各インバータの入力
端に接続し、第６のインバータＤ１１４の出力端を２入
力ＮＡＮＤ２０１の第１の入力端に接続し、第７のイン
バータＥ１１５の出力端を第１の２入力ＯＲ３１１の第
１の入力端に接続し、第８のインバータＦ１１６の出力
端を第１３のインバータ１０１の入力端に接続し、第９
インバータＧ１１７の出力端を第１の２入力ＮＯＲ３０
１の第１の入力端に接続し、第１０のインバータＨ１１
８の出力端を第１４のインバータ１０１の入力端に接続
し、第１１のインバータＩ１１９の出力端を第２の２入
力ＮＯＲ３０１の第１の入力端に接続し、第１２のイン
バータＪ１２０の出力端を第１５のインバータ１０１の
入力端に接続し、第１３のインバータ１０１の出力端を
第１の２入力ＯＲ３１１の第２の入力端と出力端ＯＴ３
に接続し、第１４のインバータ１０１の出力端を第１の
２入力ＮＯＲ３０１の第２の入力端に接続し、第１５の
インバータ１０１の出力端を第２の２入力ＮＯＲ３０１
の第２の入力端に接続し、第１の２入力ＯＲ３１１の出
力端を２入力ＮＡＮＤ２０１の第２の入力端に接続し、
第１の２入力ＮＯＲ３０１の出力端を第２の２入力ＯＲ
３１１の第１の入力端に接続し、第２の２入力ＮＯＲ３
０１の出力端を第２の２入力ＯＲ３１１の第２の入力端
に接続し、２入力ＮＡＮＤ２０１の出力端を出力端ＯＴ
１に接続し、第２の２入力ＯＲ３１１の出力端を出力端
ＯＴ２に接続する。

【００５９】図１０は、３つの２値論理値を多値論理値
に変換する規則を示す真理値表である。また図９は多値
論理値を３つの２値論理値に変換する規則を示す真理値
表である。図９は、多値論理変換回路９１を構成するイ
ンバータＤ１１４、Ｅ１１５、Ｆ１１６、Ｇ１１７、Ｈ
１１８、Ｉ１１９、Ｊ１２０の入力ＩＮに入力される電
位に対する出力論理を示している。

【００６０】図１０に示すように、予め多値論理値に合
成されたスキャンデータは、２値論理値が、各々“０”
或いは“１”が少なくとも一方は連続する多値論理値と
する規則で行う。即ち、論理値Ｒ１が“１”の時は“２
Ｖ−３Ｖ”及び“６Ｖ−７Ｖ”、論理値Ｒ２が“１”の
時は“１Ｖ−２Ｖ”及び“５Ｖ−６Ｖ”、論理値Ｒ３が
“１”の時は“４Ｖ−５Ｖ−６Ｖ−７Ｖ”となる。

【００６１】再び図８を参照すると、多値論理変換回路
９１は、入力ＩＮに入力される多値論理値のスキャンデ
ータを閾値の異なる第６のインバータＤ１１４と、第７
のインバータＥ１１５と、第８のインバータＦ１１６
と、第９のインバータＧ１１７と、第１０のインバータ
Ｈ１１８と、第１１のインバータＩ１１９と、第１２の
インバータＪ１２０とに入力し、図１２に示すように、
第６のインバータＤ１１４の出力は、多値論理値が５Ｖ
以下の時は“１”、それ以上の時は“０”を２入力ＮＡ
ＮＤ２０１の第１の入力に入力し、第７のインバータＥ
１１５の出力は、多値論理値が１Ｖ以下の時は“１”、
それ以上の時は“０”を第１の２入力ＯＲ３１１にの第
１の入力に入力し、第８のインバータＦ１１６の出力
は、多値論理値が３Ｖ以下の時は“１”、それ以上の時
は“０”を第１３のインバータ１０１に入力し、第９の
インバータＧ１１７の出力は、多値論理値が０Ｖの電位
の時は“１”、それ以上の時は“０”を第１の２入力Ｎ
ＯＲ３０１の第１の入力に入力し、第１０のインバータ
Ｈ１１８の出力は、多値論理値が２Ｖ以下の電位の時は
“１”、それ以上の時は“０”を第１４のインバータ１
０１に入力し、第１１のインバータＩ１１９の出力は、
多値論理値が４Ｖ以下の電位の時は“１”、それ以上の
時は“０”を第２の２入力ＮＯＲ３０１の第１の入力に
入力し、第１２のインバータＪ１２０の出力は、多値論
理値が６Ｖ以下の電位の時は“１”、それ以上の時は
“０”を第１５のインバータ１０１に入力し、第１３の
インバータ１０１の出力は、第１の２入力ＯＲ３１１の
第２の入力と、出力ＯＴ３に論理反転して入力し、第１
４のインバータ１０１の出力は、第１の２入力ＮＯＲ３
０１の第２の入力に論理反転して入力し、第１５のイン
バータ１０１の出力は、第２の２入力ＮＯＲ３０１の第
２の入力に論理反転して入力し、第１の２入力ＯＲ３１
１の出力は、第１の２入力ＯＲ３１１の第１、第２の入
力の論理和を演算して、前記２入力ＮＡＮＤ２０１の第
２の入力に入力し、第１の２入力ＮＯＲ３０１の出力
は、第１の２入力ＮＯＲ３０１の第１、第２の入力の論
理和の反転値を演算して、第２の２入力ＯＲ３１１の第
１の入力に入力し、第２のＮＯＲ３０１の出力は、第２
のＮＯＲ３０１の第１、第２の入力の論理和の反転値を
演算して、第２の２入力ＯＲ３１１の第２の入力に入力
し、２入力ＮＡＮＤ２０１の出力は、２入力ＮＡＮＤ２
０１の第１、第２の入力の論理積の反転値を出力ＯＴ１
に入力し、第２の２入力ＯＲ３１１の出力は、第２の２
入力ＯＲ３１１の第１、第２の入力の論理和を出力ＯＴ
２に入力する。

【００６２】次に図７に示した本発明の第二の実施例の
スキャンパス回路の動作について図９、図１０、図１
１、及び図１２を参照して説明する。

【００６３】図７を参照すると、スキャンデータ入力端
子ＳＩＮに入力された多値論理値のスキャンデータを、
多値論理変換回路９１でスキャンチェーンＳ１、Ｓ２、
Ｓ３に入力する２値論理値に変換する。前記スキャンチ
ェーンＳ１、Ｓ２、Ｓ３は、スキャンクロック入力端子
ＳＣＫに入力されたスキャンクロックで、順次スキャン
ＦＦ６１１にスキャンデータを設定する。

【００６４】図８は、多値論理変換回路９１の具体的回
路の一例を示す図であり、図９で示す多値論理値を３つ
の２値論理値に変換する規則を、閾値の異なる８種類の
インバータＤ１１４、Ｅ１１５、Ｆ１１６、Ｇ１１７、
Ｈ１１８、Ｉ１１９、Ｊ１２０、１０１と、２入力ＯＲ
３１１と、２入力ＮＯＲ３０１と、２入力ＮＡＮＤ２０
１とで具体化したもので、インバータＤ１１４、Ｅ１１
５、Ｆ１１６、Ｇ１１７、Ｈ１１８、Ｉ１１９、Ｊ１２
０の出力は、図１２に示す入力ＩＮに入力される電位に
対する出力論理値となっている。

【００６５】図１１にタイミング波形図としてに示すよ
うに、スキャンデータ入力端子ＳＩＮに多値論理値“６
Ｖ→２Ｖ→４Ｖ”が入力された場合、多値論理変換回路
９１の入力ＩＮにも同じ多値論理値が入力され、スキャ
ンチェーンＳ１のスキャンデータ入力、即ち第１段のス
キャンＦＦ６１１のスキャンイン入力の２値論理値は、
２入力ＮＡＮＤ２０１の第１の入力端に入力する第６の
インバータＤ１１４の出力が、“０→１→１”となり、
第１の２入力ＯＲ３１１の第１の入力端に入力する第７
のインバータＥ１１５の出力が、“０→０→０”とな
り、第１３のインバータ１０１の入力端に入力する第８
のインバータＦ１１６の出力が、“０→１→０”とな
り、第１の２入力ＯＲ３１１の第２の入力端に入力する
第１３のインバータ１０１の出力が、“１→０→１”と
なり、２入力ＮＡＮＤ２０１の第２の入力端に入力する
第１の２入力ＯＲ３１１の出力は、“１→０→１”とな
り、出力ＯＴ１である２入力ＮＡＮＤ２０１の出力は、
“１→１→０”となるため、“１→１→０”となる。

【００６６】スキャンチェーンＳ２のスキャンデータ入
力、即ち第１段のスキャンＦＦ６１１のスキャンイン入
力の２値論理値は、第１の２入力ＮＯＲ３０１の第１の
入力端に入力する第９のインバータＧ１１７の出力が、
“０→０→０”となり、第１４のインバータ１０１に入
力する第１０のインバータＨ１１８の出力が、“０→１
→０”となり、第２の２入力ＮＯＲ３０１の第１の入力
端に入力する第１１のインバータＩ１１９の出力が、
“０→１→１”となり、第１５のインバータ１０１に入
力する第１２のインバータＪ１２０の出力が、“１→１
→１”となり、第１の２入力ＮＯＲ３０１の第２の入力
端に入力する第１４のインバータ１０１の出力が、“１
→０→１”となり、第２の２入力ＮＯＲ３０１の第２の
入力端に入力する第１５のインバータ１０１の出力が、
“０→０→０”となり、第２の２入力ＯＲ３１１の第１
の入力端に入力する第１の２入力ＮＯＲ３０１の出力
が、“０→１→０”となり、第２の２入力ＯＲ３１１の
第２の入力端に入力する第２の２入力ＮＯＲ３０１の出
力が、“１→０→０”となり、出力ＯＴ２である第２の
２入力ＯＲ３１１の出力は、“１→１→０”となるた
め、“１→１→０”となる。

【００６７】スキャンチェーンＳ３のスキャンデータ入
力、即ち第１段のスキャンＦＦ６１１のスキャンイン入
力の２値論理値は、第１３のインバータ１０１に入力す
る第８のインバータＦ１１６の出力が“０→１→０”と
なり、出力ＯＴ３である第１３のインバータ１０１の出
力が“１→０→１”となるため、“１→０→１”とな
る。

【００６８】なお、スキャンチェーンＳ１、Ｓ２、Ｓ３
の各スキャンＦＦ６１１の論理値の設定を行う動作は、
前記第一の実施例と同様である。

【００６９】

【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。

【００７０】本発明の第１の効果は、スキャンデータ入
力端子をスキャンチェーン数にかかわらず１つとするこ
とが出来る、ということである。

【００７１】その理由は、本発明においては、予め多値
論理値に変換された、スキャンデータをスキャンパス回
路上で２値論理値に変換して複数のスキャンチェーンに
供給する構成としたためである。

【００７２】本発明の第２の効果は、スキャンクロック
数をスキャンフリップフロップ／スキャンチェーン数に
削減できる、ということである。

【００７３】その理由は、本発明においては、複数のス
キャンチェーンに同時にスキャンデータを設定するため
である。

【００７４】本発明の第３の効果は、２つ以上の２値論
理値を合成した多値論理値を変換する場合、回路規模を
小さく出来る、ということである。

【００７５】その理由は、本発明においては、２値論理
値が、各々“０”或いは“１”が少なくとも一方は連続
する３値以上の多値論理値とに合成するため条件が簡略
になるためである。

【００７６】本発明の第４の効果は、多値論理から２値
論理への変換回路の変換動作時間が短く、高速動作試験
に対応可能である、ということである。

【００７７】その理由は、本発明においては、メモリ回
路を用いず、且つ少ない段数の組合せ回路で構成できる
ためである。

【図面の簡単な説明】

【図１】本発明の第１の実施例のスキャンパス回路の構
成を示す図である。

【図２】（ａ）図１の多値論理変換回路９０の回路構
成の一例を示す図である。（ｂ）図１のスキャンチェーンを構成するスキャンＦ
Ｆの構成を示す図である。

【図３】本発明の第１の実施例の２つの２値論理値を多
値論理値に変換する規則を示した真理値表である。

【図４】本発明の第１の実施例の多値論理値を２つの２
値論理値に変換する規則を示した真理値表である。

【図５】本発明の第１の実施例の動作を説明するタイム
チャートである。

【図６】本発明の第１の実施例における多値論理変換回
路９０におけるインバータＡ、Ｂ、Ｃの入力電位に対す
る出力論理値を示した真理値表である。

【図７】本発明の他の実施例のスキャンパス回路の構成
を示す図である。

【図８】本発明の他の実施例の多値論理変換回路９１の
回路構成の一例を示す図である。

【図９】多値論理値を３つの２値論理値に変換する規則
を示した真理値表である。

【図１０】３つの２値論理値を多値論理値に変換する規
則を示した真理値表である。

【図１１】本発明の他の実施例の動作を説明するタイム
チャートである。

【図１２】インバータＤ、Ｅ、Ｆ、Ｇ、Ｈ、Ｉ、Ｊの入
力電位に対する出力論理値を示した真理値表である。

【図１３】従来のスキャンパス回路の構成を示す図であ
る。

【図１４】第１の従来技術のスキャンパス回路の構成を
示す図である。

【図１５】第１の従来技術の動作を説明するタイムチャ
ートである。

【図１６】第２の従来技術のスキャンパス回路の構成を
示す図である。

【図１７】図１３の第１の例の多値論理変換回路９２の
回路構成を示す図である。

【図１８】第２の従来技術の第１の例の多値論理値を３
つの２値論理値に変換する規則を示した真理値表であ
る。

【図１９】第２の従来技術の第２の例の多値論理変換回
路９２の回路構成を示す図である。

【図２０】第２の従来技術の第２の例の多値論理値を３
つの２値論理値に変換する規則を示した真理値表であ
る。

【図２１】第３の従来技術の第１の例の多値論理変換回
路９０の回路構成を示す図である。

【図２２】第３の従来技術の第１の例の多値論理値を２
つの２値論理値に変換する規則を示した真理値表であ
る。

【図２３】第３の従来技術の第２の例の多値論理変換回
路９１の回路構成を示す図である。

【図２４】第３の従来技術の第２の例の多値論理値を３
つの２値論理値に変換する規則を示した真理値表であ
る。

【符号の説明】

ＳＩＮスキャンデータ入力端子ＳＣＫスキャンクロック入力端子ＳＬ−Ａ、ＳＬ１スキャンチェーン選択端子Ｓ１、Ｓ２、Ｓ３スキャンチェーンＳＯＴ１、ＳＯＴ２、ＳＯＴ３スキャンアウト出力端
子Ａ１１１、Ｂ１１２、Ｃ１１３、Ｄ１１４、Ｅ１１５
インバータＦ１１６、Ｇ１１７、Ｈ１１８、Ｉ１１９、Ｊ１２０
インバータＯ１３８、Ｐ１３７、Ｑ１３８バッファＯＴ１、ＯＴ２、ＯＴ３多値論理変換回路の出力１０、１１入力バッファ１２出力バッファ９０、９１、９２多値論理変換回路１０１インバータ２０１２入力ＮＡＮＤ２１１２入力ＡＮＤ２１２、２１３、２１４３入力ＡＮＤ３０１２入力ＮＯＲ３１１、３１２２入力ＯＲ３１４４入力ＯＲ６１１スキャンＦＦ７０１メモリ回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１１年３月１５日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００６

【補正方法】変更

【補正内容】

【０００６】図１５に示すように、まずスキャン選択端
子ＳＬ１を“０”としスキャンチェーンＳ１にスキャン
クロックを供給し、スキャンデータ入力端子ＳＩＮの論
理値を設定し、次にスキャンチェーン選択端子ＳＬ１を
“１”とし、スキャンチェーンＳ２にスキャンクロック
ＳＣＫを供給し、スキャンデータ入力端子ＳＩＮの論理
値を設定する。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００３０

【補正方法】変更

【補正内容】

【００３０】

【課題を解決するための手段】前記目的を達成するた
め、本発明の複数スキャンチェーン試験方法は、複数の
２値論理値信号から多値論理値を合成する際に、大きさ
の順で互いに隣り合う多値論理値に対して、前記複数の
２値論理値信号からなる組のうち、前記複数の２値論理
値信号の少なくとも一つの２値論理値信号が“０”又は
“１”の一方の値のまま変化しない組合せを割り当てる
ことで合成されてなる多値論理信号をスキャンパス専用
端子から入力し、互いに閾値の異なる複数の論理素子を
含む組合せ回路で構成された多値論理変換回路を用い
て、前記多値論理信号を複数の２値論理信号に変換し、
変換された前記複数の２値論理信号を複数のスキャンチ
ェーンのスキャンデータ入力に供給する、ことを特徴と
する。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００３１

【補正方法】変更

【補正内容】

【００３１】また本発明のスキャンテスト回路は、複数
の２値論理値信号から多値論理値を合成する際に、大き
さの順で互いに隣り合う多値論理値に対して、前記複数
の２値論理値信号からなる組のうち、前記複数の２値論
理値信号の少なくとも一つの２値論理値信号が“０”又
は“１”の一方の値のまま変化しない組合せを割り当て
ることで合成されてなる多値論理信号を入力とするスキ
ャンパス専用端子と、前記スキャンパス専用端子から入
力された多値論理信号を入力とし、多値論理を２値論理
に変換して複数の出力端から出力する多値論理変換回路
であって、互いに閾値の異なる論理素子を含む組合せ回
路で構成された多値論理変換回路と、前記多値論理変換
回路の複数の出力端が複数のスキャンチェーンを構成す
るスキャンフリップフロップのスキャンデータ入力端に
接続されてなる、ことを特徴とする。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００４５

【補正方法】変更

【補正内容】

【００４５】図３に示すように、予め多値論理値に合成
されたスキャンデータは、複数の２値論理値信号のう
ち、少なくとも一つの２値論理値信号が“０”或いは
“１”のままとされる組合せを、大きさの順で互いに隣
接する多値論理値に割り当てる規則で合成されている。
即ち、２値論理値信号Ｒ１が“１”の時は“２Ｖ−３
Ｖ”、２値論理値信号Ｒ２が“１”の時は“１Ｖ−２
Ｖ”となる。すなわち、複数の２値論理信号の組を一つ
の多値論理信号として合成する際、一つの２値論理信号
が“０”又は“１”の値の時、他の２値論理信号の値が
異なる組合せに対して多値論理信号はその値が隣り合う
関係とされる。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００４６

【補正方法】変更

【補正内容】

【００４６】図２（ａ）の多値論理変換回路９０は、入
力ＩＮに入力される多値論理値のスキャンデータを第１
のインバータＡ１１１と、第２のインバータＢ１１２
と、第３のインバータＣ１１３に入力し、第１のインバ
ータＡ１１１の出力は、図６に示すように、入力ＩＮに
入力される多値論理値が１Ｖ以下の時は“１”、それ以
上の時は“０”が出力され、第４のインバータ１０１を
経由して出力ＯＴ１に出力される。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００５５

【補正方法】変更

【補正内容】

【００５５】次に本発明の他の実施例について図７、図
８、図９、図１０、及び図１３を参照して説明する。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００６２

【補正方法】変更

【補正内容】

【００６２】次に図７に示した本発明の第二の実施例の
スキャンパス回路の動作について図８、図９、図１０、
図１１、及び図１２を参照して説明する。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】符号の説明

【補正方法】変更

【補正内容】

【符号の説明】ＳＩＮスキャンデータ入力端子ＳＣＫスキャンクロック入力端子ＳＬＡ、ＳＬ１スキャンチェーン選択端子Ｓ１、Ｓ２、Ｓ３スキャンチェーンＳＯＴ１、ＳＯＴ２、ＳＯＴ３スキャンアウト出力端
子Ａ１１１、Ｂ１１２、Ｃ１１３、Ｄ１１４、Ｅ１１５
インバータＦ１１６、Ｇ１１７、Ｈ１１８、Ｉ１１９、Ｊ１２０
インバータＯ１３８、Ｐ１３７、Ｑ１３８バッファＯＴ１、ＯＴ２、ＯＴ３多値論理変換回路の出力１０、１１入力バッファ１２出力バッファ９０、９１、９２多値論理変換回路１０１インバータ２０１２入力ＮＡＮＤ２１１２入力ＡＮＤ２１２、２１３、２１４３入力ＡＮＤ３０１２入力ＮＯＲ３１１、３１２２入力ＯＲ３１４４入力ＯＲ６１１スキャンＦＦ７０１メモリ回路

Claims

【特許請求の範囲】

【請求項１】複数の２値論理値を多値論理値に合成する
規則として、“０”又は“１”が少なくとも一方は連続
する多値論理値に合成してなる該多値論理信号をスキャ
ンパス専用端子から入力し、互いに閾値の異なる複数の論理素子を含む組合せ回路で
構成された多値論理変換回路を用いて、前記多値論理信
号を２値論理信号に変換して複数のスキャンチェーンの
スキャンデータ入力に供給する、ことを特徴とする複数
スキャンチェーン試験方法。
【請求項２】複数の２値論理信号からなる組を一つの多
値論理値に合成する際に、前記複数の２値論理信号の各
々について、一つの２値論理信号が“０”又は“１”の
少なくとも一方である時、他の２値論理信号の値の組合
せに応じてその値又は範囲が隣り合うか又は連続して変
化する多値論理として合成されてなる多値論理信号をス
キャンパス専用端子から入力し、互いに閾値の異なる複数の論理素子を含む組合せ回路で
構成された多値論理変換回路を用いて、前記多値論理信
号を複数の２値論理信号に変換して該複数の２値論理信
号を複数のスキャンチェーンのスキャンデータ入力に供
給する、ことを特徴とする複数スキャンチェーン試験方
法。
【請求項３】複数の２値論理値を多値論理値に合成する
際に、各々“０”或いは“１”が少なくとも一方は連続
する多値論理値として合成されてなる多値論理信号を入
力とするスキャンパス専用端子と、前記スキャンパス専用端子から入力された多値論理信号
を入力とし、多値論理を２値論理に変換して複数の出力
端から出力する多値論理変換回路であって、互いに閾値
の異なる論理素子を含む組合せ回路で構成された多値論
理変換回路と、前記多値論理変換回路の複数の出力端が複数のスキャン
チェーンを構成するスキャンフリップフロップのスキャ
ンデータ入力端に接続されてなる、ことを特徴とするス
キャンテスト回路。
【請求項４】前記多値論理変換回路の複数の出力が前記
複数のスキャンチェーンの初段のスキャンフリップフロ
ップのスキャンデータ入力端に並列に入力されることを
特徴とする請求項３記載のスキャンテスト回路。
【請求項５】多値論理変換回路の複数の出力を複数のス
キャンチェーンのスキャンデータ入力端に並列に供給す
るように構成されてなる半導体集積回路において、前記
多値論理変換回路が、複数の２値論理信号を多値論理値に合成する際に、複数
の２値論理信号の各々について、一つの２値論理信号が
“０”又は“１”の少なくとも一方である時、他の２値
論理信号の値の組合せに応じてその値もしくは範囲が隣
り合うか又は連続して変化する多値論理値として、合成
されてなる多値論理信号を入力とする、互いに閾値の異
なる複数の２値論理素子と、２値ゲート回路とを備え、
前記多値論理信号を複数の２値論理信号として出力す
る、ことを特徴とする多値論理変換回路。