KR100950761B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

반도체 소자의 제조방법은, 하부 구조물이 형성된 반도체 기판 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 홀을 형성하는 단계; 상기 홀을 금속막으로 매립하여 콘택플러그를 형성하는 단계; 및 상기 콘택플러그가 형성된 절연막 상에 층간절연막을 형성하는 단계;를 포함하는 반도체 소자의 제조방법에 있어서, 상기 층간절연막은 PE-CVD 방식 및 SOD 방식 중 어느 하나의 방식을 통해 형성한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1b는 종래 기술의 문제점을 설명하기 위한 반도체 소자의 사진.
도 2a 내지 도 2h는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3은 본 발명의 효과를 보여주는 반도체 소자의 사진.
도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200, 400 : 반도체 기판 212, 412 : 식각정지막
220, 420 : 절연막 222, 422 : 마스크패턴
H : 홀 224 : 식각된 마스크패턴
230, 430 : 콘택플러그 440 : 층간절연막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 금속배 선의 형성시 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자에는 소자와 소자간, 또는, 배선과 배선간을 전기적으로 연결시키기 위해 금속배선이 형성되어 왔으며, 반도체 소자의 금속배선은 절연막 상에 금속배선용 도전막으로서 텅스텐막, 또는, 알루미늄막을 증착한 후에 상기 도전막을 건식 식각 방식으로 패터닝하는 방식을 통해 형성되어져 왔다.
하지만, 반도체 소자의 고집적화 추세에 따라 상기 도전막을 건식 식각하는 방식으로는 미세한 금속배선을 패터닝하는 데에 한계가 있다. 또한, 금속배선의 폭이 감소함에 따라 저항을 증가시키기 위해 상기 금속배선의 높이를 증가시켜야 하는데, 이는 금속배선간 면적을 증가시켜 캐패시턴스(Capacitance)를 증가시키는 하나의 요인으로 작용한다.
이에, 상기 금속배선을 형성하기 위한 다른 방법으로서 다마신 공정이 제안된 바 있다. 상기 다마신 공정은 절연막을 식각하여 트렌치를 형성한 다음, 상기 트렌치를 텅스텐, 알루미늄, 구리 등의 도전성 물질로 매립하여 금속배선을 형성하는 기술이며, 싱글-다마신(Single-Damascene) 공정과 듀얼-다마신(Dual-Damascene) 공정으로 나눌 수 있다.
상기 다마신 공정을 적용하는 경우에는, 건식 식각 방식을 사용하지 않기 때문에 미세 패턴의 형성이 가능하며, 비저항이 낮으므로 금속배선의 두께를 어느 정도 감소시켜 저항이 낮으면서 캐패시턴스를 감소시키는 장점이 있다.
이하에서는, 종래 기술에 따른 금속배선 형성 공정을 포함한 반도체 소자의 제조방법을 간략하게 설명하도록 한다.
먼저, 하부 금속배선을 포함한 소정의 하부 구조물이 형성된 반도체 기판 상에 상기 하부 구조물을 덮도록 제1절연막을 증착한 후, 상기 절연막을 식각하여 홀을 형성한다. 이어서, 상기 홀을 포함한 기판 결과물 상에 텅스텐막을 증착하고, 그리고 나서, 상기 텅스텐막을 에치백(Etch Back), 또는, CMP(Chemical Mechanical Polishing)하여 상하부 금속배선간 연결을 위한 콘택플러그를 형성한다.
계속해서, 상기 콘택플러그가 형성된 제1절연막 상에 제2절연막을 증착한 다음, 상기 제2절연막을 식각하여 상기 콘택플러그를 노출시키는 금속배선용 트렌치를 형성한다. 그 다음, 상기 트렌치 내에 구리막을 증착하여 상기 콘택플러그를 통해 하부 금속배선과 콘택되는 상부 금속배선을 형성한다.
그러나, 전술한 종래 기술의 경우에는 상기 텅스텐막으로 형성된 콘택플러그 내에 균열(Seam)이 존재하게 되면, 후속 층간절연막의 증착시 상기 균열이 발생된 부분의 상부에서 층간절연막이 내려 앉아 패이는 현상이 발생한다.
도 1a는 콘택플러그 내에 균열을 보여주는 반도체 소자의 사진이며, 도 1b는 콘택플러그 내의 균열으로 인해 층간절연막이 패인 부분을 보여주는 반도체 소자의 사진이다.
도 1a 내지 도 1b에 도시된 바와 같이, 상기 텅스텐 콘택플러그 내에 존재하는 균열로 인해 층간절연막이 내려 앉아 패이는 현상이 발생하면, 상기 층간절연막이 금속배선을 서로 완전히 절연시킬 수 없는 절연 불량(Isolation Fail)이 야기되며, 이 때문에, 소자 특성 및 신뢰성이 저하된다.
본 발명은 금속배선의 형성시 콘택플러그 내의 균열(Seam)로 인한 절연 불량(Isolation Fail)을 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 상기 다마신 공정을 이용한 금속배선의 형성시 절연 불량을 방지하여 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 제조방법은, 하부 구조물이 형성된 반도체 기판 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 홀을 형성하는 단계; 상기 홀을 금속막으로 매립하여 콘택플러그를 형성하는 단계; 및 상기 콘택플러그가 형성된 절연막 상에 층간절연막을 형성하는 단계;를 포함하는 반도체 소자의 제조방법에 있어서, 상기 층간절연막은 PE-CVD 방식 및 SOD 방식 중 어느 하나의 방식을 통해 형성한다.
여기서, 상기 절연막을 형성하는 단계 전, 하부 구조물이 형성된 반도체 기판 상에 식각정지막을 형성하는 단계;를 더 포함한다.
상기 식각정지막은 질화막, 또는, 카바이드막으로 100∼1000Å의 두께로 형성한다.
상기 금속막은 텅스텐막으로 형성한다.
상기 층간절연막은 1000∼8000Å의 두께로 형성한다.
상기 홀은 상부가 경사진 형태를 가져 그 입구가 넓혀진 형태로 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2h는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 소정의 하부 구조물(도시안됨)이 형성된 반도체 기판(200) 상에 식각정지막(212)을 형성한다. 상기 식각정지막(212)은 질화막, 또는 텅스텐막으로 형성한다.
도 2b를 참조하면, 상기 식각정지막(212) 상에 절연막(220)을 형성한다.
도 2c를 참조하면, 상기 절연막(220) 상에 콘택플러그 예정 영역을 노출시키는 마스크패턴(222)을 형성한다. 상기 마스크패턴(222)은 감광막, 또는, 비정질카본막으로 형성한다.
도 2d를 참조하면, 상기 마스크패턴(222)에 의해 노출된 절연막(220) 부분을 식각하여 홀(H)을 형성한다.
도 2e를 참조하면, 상기 마스크패턴에 의해 오픈된 부분의 스페이스를 넓어지도록 상기 마스크패턴에 대해 02, 또는, Ar 가스를 이용하는 등방성 식각 공정을 수행한다. 이때, 식각된 마스크패턴(224)은 등방성 식각 공정을 통해 마스크패턴이 100∼500Å 정도 식각된 상태이다.
도 2f를 참조하면, 상기 식각된 마스크패턴(224)에 의해 노출된 절연막(220) 부분을 좀더 식각하여 상기 홀(H)의 입구가 넓힘과 아울러 홀(H) 저면의 식각정지막(212) 부분을 제거한다.
이때, 상기 홀(H) 저면의 식각정지막(212) 부분은 CxFy, SxFy 및 CxHyFz을 사용하는 이방성 식각 공정을 통해 제거하며, 상기 CxFy는 1≤x≤4 정도이고, 4≤x≤12 정도이며, 상기 SxFy는 1≤x≤3 정도이고, 1≤y≤9 정도이며, 상기 CxHyFz는 1≤x≤4 정도이고, 1≤y≤5 정도이며, 1≤z≤12 정도이다.
또한, 상기 이방성 식각 공정을 통해 홀(H) 상부는 70∼89°정도만큼 경사진 형태로 넓어지는데, 상기 홀(H)의 입구를 넓히기 위해 Ar 스퍼터링(Sputtering) 방식을 수행하는 것도 가능하다. 상기 Ar 스퍼터링 방식은 절연막(220)이 100∼500Å 정도만큼 식각되도록 수행함이 바람직하다.
도 2g를 참조하면, 상기 홀(H)의 입구가 넓어진 기판(200) 결과물로부터 마스크패턴을 제거한다.
도 2h를 참조하면, 상기 홀(H)을 매립하도록 기판(200) 결과물 상에 금속막, 바람직하게는, 텅스텐막을 증착한다. 그 다음, 상기 식각된 마스크패턴을 제거한 후, 상기 텅스텐막을 상기 절연막(220)이 노출될 때까지 CMP(Chemical Mechanical Polishing), 또는, 에치백(Etch Back)하여 콘택플러그(230)를 형성한다.
이후, 도시하지는 않았지만 상기 콘택플러그가 형성된 절연막 상에 층간절연막을 증착하고 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
도 3은 본 발명의 효과를 보여주는 반도체 소자의 사진이다.
도시된 바와 같이, 본 발명은 상기 홀의 상부가 경사진 형태를 갖도록 절연막을 식각하여 그 입구를 넓힌 다음에 홀 내에 텅스텐막을 증착함으로써, 상기 텅스텐막 내에 균열(Seam)이 발생되는 것을 방지할 수 있으며, 이를 통해, 후속 층간절연막의 증착시 상기 균열이 발생된 텅스텐막 부분의 상부에서 층간절연막이 내려 앉아 패이는 현상을 방지할 수 있다.
따라서, 본 발명은 상기 층간절연막이 내려 앉아 패이는 현상을 방지함으로써, 상기 층간절연막이 금속배선을 서로 완전히 절연시킬 수 없는 절연 불량(Isolation Fail)을 개선할 수 있으며, 이를 통해, 반도체 소자 특성 및 신뢰성을 향상시킬 수 있다.
한편, 전술한 본 발명의 일실시예에서는 상기 홀의 상부가 경사진 형태를 갖도록 절연막을 식각하여 그 입구를 넓힘으로써 금속막 내에 균열이 발생하는 것을 방지하고, 이를 통해, 반도체 소자 특성 및 신뢰성을 향상시켰지만, 본 발명의 다른 실시예로서, 층간절연막을 단차피복성(Step Coverage)이 열악한 방식, 또는, 평탄화 특성이 우수한 방식을 통해 증착함으로써 상기 금속막 내에 균열이 발생하더라도 층간절연막이 내려 앉아 패이는 현상을 최소화하여 반도체 소자 특성 및 신뢰성을 향상시킬 수 있다.
구체적으로, 상기 단차피복성이 열악한 방식이란 막이 증착될 때 평평한 부분에 증착되는 막의 양보다 경사진 단차 부분에 증착되는 막의 양이 상대적으로 적은 방식을 의미하며, 이러한 단차피복성이 열악한 방식을 통해 층간절연막을 증착 하면, 금속막 내에 균열이 발생하였더라도 상기 층간절연막이 균열이 발생된 금속막의 프로파일을 따라 증착되지 않으므로, 상기 균열이 발생된 금속막의 상부에서 층간절연막이 내려 앉아 패이는 현상을 최소화할 수 있는 것이다.
또한, 상기 평탄화 특성이 우수한 방식이란 막이 증착될 때 그 증착되는 면의 요철이나 굴곡에 크게 영향을 받지 않고 평탄하게 증착되는 특성을 의미하며, 이러한 평탄화 특성이 우수한 방식으로 층간절연막을 증착하면, 금속막 내에 균열이 발생하였더라도 상기 층간절연막이 그 균열부의 굴곡에 영향을 받지 않고 평탄하게 증착되므로, 상기 균열이 발생된 금속막의 상부에서 층간절연막이 내려 앉아 패이는 현상을 최소화할 수 있는 것이다.
도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 4a를 참조하면, 소정의 하부 구조물(도시안됨)이 형성된 반도체 기판(400) 상에 식각정지막(412)을 형성한 후, 상기 식각정지막(412) 상에 절연막(420)을 형성한다. 상기 식각정지막(132)은 질화막, 또는, 카바이드막으로 100∼1000Å 정도의 두께로 형성한다.
도 4b를 참조하면, 상기 절연막(420) 상에 콘택플러그 예정 영역을 노출시키는 마스크패턴(422)을 형성한 다음, 상기 마스크패턴(422)에 의해 노출된 절연막(420) 및 식각정지막(412) 부분을 식각하여 홀(H)을 형성한다. 상기 홀(H)은 상부가 경사진 형태를 가져 그 입구가 넓혀진 형태로 형성하는 것도 가능하다.
도 4c를 참조하면, 상기 홀(H)이 형성된 기판(400) 결과물 상에 홀(H)을 매 립하도록 금속막, 바람직하게는, 텅스텐막을 증착한 후, 상기 마스크패턴을 제거하고, 그리고 나서, 텅스텐막을 상기 절연막(420)이 노출될 때까지 CMP, 또는, 에치백하여 상기 홀(H) 내에 콘택플러그(430)를 형성한다.
도 4d를 참조하면, 상기 콘택플러그(430)가 형성된 절연막(420) 상에 층간절연막(440)을 형성한다. 상기 층간절연막(440)은 1000∼8000Å 정도의 두께로 형성하며, 단차피복성이 열악한 PE-CVD(Plasma Enhanced-Chemical Vapor Deposition) 방식이나, 또는, 평탄화 특성이 우수한 SOD(Spin-On Dielectric) 방식 중 어느 하나의 방식을 통해 형성한다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
여기서, 본 발명은 상기 콘택플러그가 형성된 기판 결과물 상에 단차피복성이 열악한 PE-CVD 방식, 또는, 평탄화 특성이 우수한 SOD 방식을 통해 층간절연막을 형성함으로써, 상기 콘택플러그 내에 균열이 존재하더라도 층간절연막이 내려 앉아 패이는 현상을 최소화할 수 있다.
구체적으로, 상기 단차피복성이 열악한 방식이란 막이 증착될 때 평평한 부분에 증착되는 막의 양보다 경사진 단차 부분에 증착되는 막의 양이 상대적으로 적은 방식을 의미하며, 이러한 단차피복성이 열악한 방식을 통해 층간절연막을 증착하면, 금속막 내에 균열이 발생하였더라도 상기 층간절연막이 균열이 발생된 금속막의 프로파일을 따라 증착되지 않으므로, 상기 균열이 발생된 금속막의 상부에서 층간절연막이 내려 앉아 패이는 현상을 최소화할 수 있는 것이다.
또한, 상기 평탄화 특성이 우수한 방식이란 막이 증착될 때 그 증착되는 면의 요철이나 굴곡에 크게 영향을 받지 않고 평탄하게 증착되는 특성을 의미하며, 이러한 평탄화 특성이 우수한 방식으로 층간절연막을 증착하면, 금속막 내에 균열이 발생하였더라도 상기 층간절연막이 그 균열부의 굴곡에 영향을 받지 않고 평탄하게 증착되므로, 상기 균열이 발생된 금속막의 상부에서 층간절연막이 내려 앉아 패이는 현상을 최소화할 수 있는 것이다.
따라서, 본 발명은 상기 콘택플러그 내에 발생된 균열로 인한 절연 불량(Isolation Fail)을 방지할 수 있으며, 이를 통해, 반도체 소자 특성 및 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 금속배선의 형성시 콘택플러그 내의 균열(Seam)로 인한 절연 불량(Isolation Fail)을 방지할 수 있으며, 이를 통해, 반도체 소자 특성 및 신뢰성을 향상시킬 수 있다.

Claims (6)

  1. 하부 구조물이 형성된 반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여, 상부가 경사진 형태를 가져 그 입구가 넓혀진 형태의 홀을 형성하는 단계;
    상기 홀을 금속막으로 매립하여 콘택플러그를 형성하는 단계; 및
    상기 콘택플러그가 형성된 절연막 상에 층간절연막을 형성하는 단계;를 포함하는 반도체 소자의 제조방법에 있어서,
    상기 층간절연막은 PE-CVD 방식 및 SOD 방식 중 어느 하나의 방식을 통해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 절연막을 형성하는 단계 전,
    하부 구조물이 형성된 반도체 기판 상에 식각정지막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 식각정지막은 질화막, 또는, 카바이드막으로 100∼1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 금속막은 텅스텐막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 층간절연막은 1000∼8000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 삭제
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* Cited by examiner, † Cited by third party
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KR20030050718A (ko) * 2001-12-19 2003-06-25 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR20040059919A (ko) * 2002-12-30 2004-07-06 주식회사 하이닉스반도체 반도체 소자의 층간절연막 형성방법

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