KR20030014123A - 반도체 집적 회로 장치의 제조 방법 - Google Patents

반도체 집적 회로 장치의 제조 방법 Download PDF

Info

Publication number
KR20030014123A
KR20030014123A KR1020020046258A KR20020046258A KR20030014123A KR 20030014123 A KR20030014123 A KR 20030014123A KR 1020020046258 A KR1020020046258 A KR 1020020046258A KR 20020046258 A KR20020046258 A KR 20020046258A KR 20030014123 A KR20030014123 A KR 20030014123A
Authority
KR
South Korea
Prior art keywords
cleaning
treatment
wafer
integrated circuit
circuit device
Prior art date
Application number
KR1020020046258A
Other languages
English (en)
Inventor
노구찌준지
Original Assignee
가부시키가이샤 히타치세이사쿠쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 히타치세이사쿠쇼 filed Critical 가부시키가이샤 히타치세이사쿠쇼
Publication of KR20030014123A publication Critical patent/KR20030014123A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/04—Lapping machines or devices; Accessories designed for working plane surfaces
    • B24B37/042—Lapping machines or devices; Accessories designed for working plane surfaces operating processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67028—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67028—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like
    • H01L21/6704—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like for wet cleaning or washing
    • H01L21/67046—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like for wet cleaning or washing using mainly scrubbing means, e.g. brushes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material

Abstract

본 발명은 CMP 후세정 처리의 스루풋(throughput)을 향상시키는 것을 목적으로 한다.
본 발명에 따르면, CMP 후세정 장치에 있어서, 세정 처리실의 후단(後段)에 2개 이상의 건조실을 형성하여, 병렬로 건조 처리를 행할 수 있도록 하였다.

Description

반도체 집적 회로 장치의 제조 방법{FABRICATION METHOD OF SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 반도체 집적 회로 장치의 제조 기술에 관한 것으로, 특히 화학 기계 연마법(CMP: Chemical Mechanical Polishing)에 의해 매립 배선을 형성하는 기술에 적용하기에 유효한 기술에 관한 것이다.
본 발명자들이 검토한 CMP 후세정 장치(Post-CMP cleaning apparatus)는 2개의 제1, 제2 브러시 세정실과, 그 브러시 세정실의 후단에 설치된 1개의 건조실을갖고 있다. CMP 처리후의 웨이퍼는 제1, 제2 브러시 세정실에서 차례로 세정 처리가 실시된 후, 건조실로 반송되어 건조 처리가 실시된다.
또, 예를 들면 일본 특허공개 평7-135192호 공보에는 화학 기계 연마 처리 후의 파티클(particle)을 감소시키기 위하여 연마, 물리 세정, 약액 세정 및 린스에 이르는 일련의 공정을 웨이퍼를 건조시키지 않고 행하는 기술이 개시되어 있다. 이 세정 처리의 일련의 공정 중에는 1개의 건조실을 설치하고 있다. 또한, 예를 들면 일본 특허공개 2001-35281호 공보에는 다른 세정을 행하는 세정기를 복수대 배치하여 세정 공정을 간략화한 CMP 기술이 개시되어 있다. 또한, 예를 들면 일본 특허공개 2001-62411호 공보에는 1대의 CMP에 대해 3개의 세정 및 건조 장치를 설치하는 기술이 개시되어 있다. 또한, 예를 들면 일본 특허공개 평11-251275호 공보에는 따뜻한 순수(溫純水) 또는 수증기에 접촉시켜서 세정 처리를 행하는 기술이 개시되어 있다. 또한, 예를 들면 일본 특허공개 2000-332080호 공보에는 처리부에서의 처리 조건을 일정하게 함으로써 처리 시간을 단축하는 기술이 개시되어 있다. 또한, 예를 들면 일본 특허공개 평11-16912호 공보에는 구리로 이루어지는 매립 배선이 노출되도록 하는 구멍을 절연막에 형성한 후, 구멍의 바닥부에서 산화된 부분을, 수소 또는 암모니아의 환원 분위기 하에서 열처리, 플라즈마 처리 또는 자외선 조사함으로써 구리로 변화시키는 기술이 개시되어 있다.
그런데, 상기 CPM 후처리 기술에 있어서는, 이하의 과제가 있다는 것을 본 발명자들은 발견하였다.
즉, CMP 후세정 장치의 처리 시간이 건조 처리 시간에 좌우되는 결과, 스루풋의 향상이 저해되고 있다는 문제가 있다. 상기 본 발명자들이 검토한 CMP 후세정 장치의 제1, 제2 브러시 세정실에서의 세정 처리 시간은 예를 들면 10∼30초 정도인데 비하여, 건조실에서의 처리 시간은 예를 들면 20∼60초 정도 필요하다. 따라서, CMP후의 세정 처리에서의 스루풋은 건조 처리 시간에 좌우되고 있다. 여기에서, 웨이퍼의 브러시 세정을 장시간 행하면, 브러시와의 마찰, 세정액의 영향 등으로 인하여 구리로 이루어지는 매립 배선(특히 고립 매립 배선)의 디싱(dishing) 형상이 현저해지고, 배선 저항 및 배선 형상의 이상(異常)으로 이어지는 문제가 있다는 것이 본 발명자들에 의하여 처음으로 판명되었다. 이러한 문제는 지립(砥粒)을 사용하지 않고(또는 적게 사용한 상태에서) 연마 처리를 행하는, 소위 지립 프리 연마 방법에 있어서 현저해진다는 것이 본 발명자들에 의하여 처음으로 판명되었다. 도 58은 구리(Cu)로 이루어지는 매립 배선 구조를 갖는 CMOS(Complementary MOS)의 세대(및 배선 피치)와 배선 저항(및 배선 저항 증가율)의 관계를 나타내고 있다. 매립 배선의 깍임량은 예를 들면 50㎚ 정도로 일정한 경우를 상정하고 있다. 0.06㎛ 세대에서는, 실제의 배선 저항(깍임량 50㎚)이 이상적인 배선 저항(깍임량 0㎚)에 비하여 2배 또는 그 이상으로 되어 있음을 알 수 있다. 차세대의 0.09㎛ 세대는 토탈 디싱량이 30㎚ 정도가 되는 것을 목표로 하고 있다. 따라서, CMP 처리 중에 생기는 매립 배선의 깍임뿐만 아니라, CMP 후세정 처리 중에 생기는 매립 배선의 깍임에 대해서도 어떤 대책을 취하지 않으면, 차세대 프로세스에서는 문제가 현저해 진다.
본 발명의 목적은 CMP 후세정 처리의 스루풋을 향상시킬 수 있는 기술을 제공하는데 있다.
본 발명의 상기 및 그 외의 목적과 신규한 특징은 본 명세서의 설명 및 첨부 도면으로부터 명확해질 것이다.
도 1은 본원의 TDDB 수명 측정에 사용한 시료를 도시한 평면도.
도 2는 도 1의 B-B’선의 단면도.
도 3은 도 1의 C-C’선의 단면도.
도 4는 측정의 개요를 도시한 개념도.
도 5는 전류 전압 측정 결과의 일례를 도시한 도면.
도 6은 본 발명의 한 실시 형태인 CMP 후세정 장치의 일례의 설명도.
도 7은 본 발명의 다른 실시 형태인 CMP 장치의 일례의 설명도.
도 8은 도 7의 CMP 장치에서의 연마 처리부의 설명도.
도 9는 도 7의 CMP 세정 장치에서의 세정 장치의 설명도.
도 10은 도 9의 세정 장치에서의 브러시의 확대 사시도.
도 11은 디스크형 세정 방식의 일례의 설명도.
도 12는 도 11의 요부 단면도.
도 13은 펜형 세정 방식의 일례의 설명도.
도 14는 도 13의 단면도.
도 15는 플라즈마 처리 장치의 일례의 단면도.
도 16은 도 15의 플라즈마 처리 장치의 일례의 평면도.
도 17은 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 공정의 흐름도.
도 18은 도 17의 반도체 집적 회로 장치의 제조 공정 중의 요부 평면도.
도 19는 도 18의 X1-X1선의 단면도.
도 20은 도 18 및 도 19에 이어지는 제조 공정 중의 웨이퍼(2)의 요부 평면도.
도 21은 도 20의 X2-X2선의 단면도.
도 22는 도 20 및 도 21에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 요부 단면도.
도 23은 도 22에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 요부 단면도.
도 24는 도 23에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 요부 단면도.
도 25는 도 24에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 요부 단면도.
도 26은 도 25에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 요부 단면도.
도 27은 전계 강도와 TDDB 수명의 관계를 나타낸 그래프.
도 28은 CMIS-LSI의 일례의 요부 단면도.
도 29는 본 발명의 또 다른 실시 형태인 반도체 집적 회로 장치의 제조 공정 중의 요부 단면도.
도 30은 전계 강도와 TDDB 수명의 관계를 나타낸 그래프.
도 31은 배선 저항의 수소 어닐 의존성을 나타낸 그래프.
도 32는 본 발명의 또 다른 실시 형태인 반도체 집적 회로 장치의 제조 공정 중의 요부 단면도.
도 33은 도 32의 요부 확대 평면도.
도 34는 도 33의 요부 단면도.
도 35는 도 32∼도 34에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 요부 단면도.
도 36은 도 35의 요부 확대 평면도.
도 37은 도 36의 요부 평면도.
도 38은 도 37에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 요부 단면도.
도 39는 도 38의 요부 확대 평면도.
도 40은 도 39의 요부 단면도.
도 41은 본 발명의 또 다른 실시 형태인 반도체 집적 회로 장치의 제조 공정의 흐름도.
도 42는 TDDB 수명을 나타낸 그래프.
도 43은 본 실시 형태의 경우의 TDDB 수명을 나타낸 그래프.
도 44는 본 발명의 또 다른 실시 형태인 반도체 집적 회로 장치의 제조 공정 중의 요부 단면도.
도 45는 도 44에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 평면도.
도 46은 도 45의 X3-X3선의 단면도.
도 47은 도 45 및 도 46에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 단면도.
도 48은 본 발명의 또 다른 실시 형태인 반도체 집적 회로 장치의 제조 공정 중의 요부 평면도.
도 49는 도 48의 X4-X4선의 단면도.
도 50은 도 48 및 도 49에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 요부 평면도.
도 51은 도 50의 X5-X5선의 단면도.
도 52는 도 50 및 도 51에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 요부 평면도.
도 53은 도 52의 X6-X6선의 단면도.
도 54는 도 52 및 도 53에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 요부 평면도.
도 55는 X7-X7선의 단면도.
도 56은 도 54 및 도 55에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 요부 평면도.
도 57은 X8-X8선의 단면도.
도 58은 구리로 이루어지는 매립 배선 구조를 갖는 CMOS의 세대(및 배선 피치)와 배선 저항(및 배선 저항 증가율)의 관계를 나타낸 그래프.
<도면의 주요 부분에 대한 부호의 설명>
1 : CMP 후세정 장치
1a : CMP 후세정 처리부
2 : 웨이퍼
2S : 반도체 기판
3 : CMP 장치
3a : 하우징
3b : 회전축
3c : 모터
3d : 연마판
3e : 연마 패드
3f : 웨이퍼 캐리어
3f1 : 오목부
3g : 구동축
3h : 슬러리 공급관
3i : 드레서(dresser)
3j : 구동축
4a : 모터
4b : 스테이지
4c : 브러시
4c1 : 돌기부
5 : 디스크 브러시
6 : 펜 브러시
7 : 플라즈마 처리 장치
7a : 로드 록 챔버(load lock chamber)
7b1, 7b2 : 처리실
7c : 카세트 인터페이스(cassette interface)
7d : 로봇
7e : 게이트 밸브
7f : 서셉터(susceptor)
7g : 배플판(baffle plate)
7h : 지지 부재
7i : 메쉬형의 전극
7j : 절연판
7k : 반사 유닛
7m : 램프
7n : 적외선
7p : 석영창
7q : 가스 포트
7r : 진공 매니폴드
8 : 분리부
9 : 게이트 절연막
10 : 게이트 전극
11 : 게이트 캡 막
12 : 사이드 월(side wall)
13a : n-형 반도체 영역
13b : n+형 반도체 영역
14a : p-형 반도체 영역
14b : p+형 반도체 영역
15 : 실리사이드층
16 : 절연막
17a∼17c : 콘택트 홀
18 : 플러그
19a∼19h : 절연막
20 : 스루홀
21 : 플러그
22a, 22b : 절연막
23a : 배선 홈(배선 개구부)
24a : 도전성 배리어막
25a : 주도체막
26a : 매립 배선
30 : 스루홀
31 : 플러그
32 : 스루홀
L : 로더
UL : 언로더
C1, C2 : 브러시 세정실
D1, D2 : 건조실
P1, P2 : 연마 처리부
E : 방식(防蝕) 처리부
DIP : 침지 처리부
S : 슬러리
PWL : p형 웰
NWL : n형 웰
M1 : 제1 배선층
M2 : 제2 배선층
M3 : 제3 배선층
M4 : 제4 배선층
M5 : 제5 배선층
M6 : 제6 배선층
M7 : 제7 배선층
Qp : pMIS
Qn : nMIS
Li : 빗형 배선
P1, P2 : 패드
St : 측정 스테이지
H : 히터
본원에서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
즉, 본 발명은 CMP 후세정 처리시에 있어서, 웨이퍼에 대해 세정 처리를 실시한 후, 복수대의 건조실에서 병렬로 건조 처리를 실시하도록 하는 것이다.
본원 발명을 상세히 설명하기 전에, 본 실시 형태에 있어서의 용어의 의미를 설명하면 다음과 같다.
1. TDDB(Time Dependence on Dielectric Breakdown) 수명이란 소정의 온도(예를 들면 140℃)의 측정 조건 하에서 전극 사이에 비교적 높은 전압을 인가하고, 전압 인가로부터 절연 파괴까지의 시간을 인가 전계에 대해 플롯(plot)한 그래프를 작성하고, 이 그래프로부터 실제의 사용 전계 강도(예를 들면 0.2㎹/㎝)에 외삽(外揷; extrapolate)하여 구한 시간(수명)을 말한다. 도 1은 본원의 TDDB 수명 측정에 사용한 시료를 도시한 평면도, 도 2 및 도 3은 도 1에 있어서의 B-B’선 단면 및 C-C’선 단면을 각각 도시한다. 이 시료는 실제로는 반도체 웨이퍼(이하에서는 간단히 웨이퍼라 함)의 TEG(Test Equipment Group) 영역에 형성할 수 있다. 도시하는 바와 같이 한쌍의 빗형 배선(Li)을 제2 배선층(M2)에 형성하고, 최상층의 패드(P1, P2)에 각각 접속한다. 이 서로에게 맞물리는 빗형 배선(Li) 사이에 전계가 인가되었을 때에, 그 빗형 배선(Li) 사이의 리크 전류가 측정된다. 패드(P1, P2)는 측정 단자이다. 빗형 배선(Li)의 배선 폭, 배선 간격, 배선 두께는 모두 0.5㎛이다. 또한, 배선 대향 길이는 1.58×105㎛로 하였다. 도 2는 측정의 개요를 도시한 개념도이다. 시료는 측정 스테이지(S)에 고정되며, 패드(P1, P2) 사이에 전류 전압 측정기(I/V 측정기)를 접속한다. 시료 스테이지(St)는 히터(H)에서 가열되어 시료 온도가 140℃로 조정된다. 도 3은 전류 전압 측정 결과의 일례이다. 시료 온도가 140℃, 전계 강도가 5㎹/㎝인 경우를 예시하였다. TDDB 수명 측정에는 정전압(定電壓) 스트레스법과 저전류 스트레스법이 있는데, 본 실시 형태에서는 절연막에 인가되는 평균 전계가 일정하게 되는 정전압 스트레스법을 사용하고 있다. 전압 인가 후, 시간의 경과와 함께 전류 밀도는 감소하고, 그 후 급격한 전류 증가(절연 파괴)가 관측된다. 여기에서는, 리크 전류 밀도가 1㎂/㎠에 도달한 시간을 TDDB 수명(5㎹/㎝에서의 TDDB 수명)으로 하였다. 본 실시 형태에 있어서, TDDB 수명이란 특별히 언급하지 않는 한 0.2㎹/㎝에서의 파괴 시간(수명)을 말하는데, 광의로는 소정의 전계 강도로 언급한다면 파괴까지의 시간으로서 TDDB 수명의 단어를 사용하는 경우도 있다. 또한, 특히 언급하지 않는 한, TDDB 수명은 시료 온도가 140℃인 경우를 말한다. TDDB 수명은 상기의 빗형 배선(Li)에서 측정한 경우를 나타내는데, 실제의 배선 사이의 파괴 수명을 반영하는 것은 물론이다.
2. 플라즈마 처리란 플라즈마 상태에 있는 환경에 기판 표면, 또는 기판 상에 절연막, 금속막 등의 부재가 형성되어 있을 때에는 그 부재 표면을 노출시키고, 플라즈마의 화학적, 기계적(bombardment) 작용을 표면에 부여하여 처리하는 것을 말한다. 일반적으로 플라즈마는 특정 가스(처리 가스)로 치환된 반응실 내에 필요에 따라서 처리 가스를 보충하면서, 고주파 전계 등의 작용에 의해 가스를 전리(電離)시켜서 생성하는데, 현실적으로는 완전히 처리 가스로 치환할 수는 없다. 따라서, 본 실시 형태에서는, 예를 들면 암모니아 플라즈마라 하더라도, 완전한 암모니아 플라즈마를 의미하는 것은 아니며, 그 플라즈마 내에 포함되는 불순물 가스(질소, 산소, 이산화탄소, 수증기 등)의 존재를 배제하는 것은 아니다. 마찬가지로, 플라즈마 중에 다른 희석 가스 또는 첨가 가스를 포함하여도 되는 것은 물론이다.
환원성 분위기의 플라즈마라 함은 환원 작용, 즉 산소를 제거하는 작용을 갖는 라디칼, 이온, 원자, 분자 등의 반응종이 지배적으로 존재하는 플라즈마 환경을 말하며, 라디칼, 이온에는 원자 또는 분자 형상의 라디칼 또는 이온이 포함된다. 또한, 환경 내에는 단일의 반응종뿐만 아니라, 복수종의 반응종이 포함되어 있어도 된다. 예를 들면 수소 라디칼과 NH2라디칼이 동시에 존재하는 환경이어도 된다.
3. 실시 형태에 있어서, 예를 들면 구리로 이루어진다고 표현한 경우, 주성분으로서 구리가 사용되고 있음을 의미한다. 즉, 일반적으로 고순도의 구리이더라도, 불순물이 포함되는 것은 당연하며, 첨가물 또는 불순물이 구리로 이루어지는 부재에 포함되는 것을 배제하는 것은 아니다. 본 실시 형태에 있어서 고순도의 구리로 이루어진다고 표현한 경우에는, 일반적인 고순도 재료(예를 들면 4N(99.99%))정도 또는 그 이상의 순도의 구리로 구성되는 것을 의미하며, 0.01% 정도의 임의의 불순물이 포함되는 것을 전제로 한다. 이것은 구리에 한정되지 않으며, 그 외의 금속(질화 티탄 등)에서도 마찬가지이다.
4. 화학 기계 연마(CMP: Chemical Mechanical Polishing)이란 일반적으로 피연마면을 상대적으로 부드러운 직물(cloth)과 같은 시트 재료 등으로 이루어지는 연마 패드에 접속시킨 상태에서, 연마액(슬러리)을 공급하면서 면방향으로 상대 이동시켜서 연마하는 것을 말하며, 본 실시 형태에서는 그 밖에, 피연마면을 경질(硬質)의 지석(砥石) 표면에 대해 상대 이동시킴으로써 연마하는 CML(Chemical Mechanical Lapping), 그 밖의 고정 지립을 사용하는 것, 및 지립을 사용하지 않는 지립 프리 CMP 등도 포함하는 것으로 한다.
5. 지립 프리 화학 기계 연마는 일반적으로 지립의 중량 농도가 0.5중량% 미만의 슬러리를 이용한 화학 기계 연마를 말하며, 지립 사용 화학 기계 연마란 지립의 중량 농도가 0.5중량%보다도 고농도의 슬러리를 사용한 화학 기계 연마를 말한다. 그러나, 이것은 상대적인 것이며, 제1 스텝의 연마가 지립 프리 화학 기계 연마이고, 후속의 제2 스텝의 연마가 지립 사용 화학 기계 연마인 경우, 제1 스텝의 연마 농도가 제2 스텝의 연마 농도보다도 1자리수 이상, 바람직하게는 2자리수 이상 작은 경우 등에는, 이 제1 스텝의 연마를 지립 프리 화학 기계 연마라 하는 경우도 있다. 본 실시 형태에 있어서, 지립 프리 화학 기계 연마라 할 때에는, 대상으로 하는 금속막의 단위 평탄화 프로세스 전체를 지립 프리 화학 기계 연마로 행하는 경우 외에, 주요 프로세스를 지립 프리 화학 기계 연마로 행하고, 부차적인프로세스를 지립 사용 화학 기계 연마로 행하는 경우도 포함하는 것으로 한다. 그 밖에, 정성적(定性的)인 지립 프리 CMP의 정의에서는, 구리의 산화제와, 구리의 부식 방지제와, 산화구리의 에칭제를 포함하는 슬러리를 사용한 CMP 전체를 가리키는 경우도 있다.
6. 연마액(슬러리)이란 일반적으로 화학 에칭 약제에 연마 지립을 혼합한 현탁액을 말하며, 본 실시 형태에서는 발명의 성질상 연마 지립이 혼합되어 있지 않은 것을 포함하는 것으로 한다.
7. 지립(슬러리 입자)란 일반적으로 슬러리에 포함되는 알루미나, 실리카 등의 분말을 말한다.
8. 부식 방지제란 금속의 표면에 내식성, 소수성 또는 그 양자의 성질을 갖는 보호막을 형성함으로써, CMP에 의한 연마의 진행을 저지 또는 억제하는 약제를 말하며, 일반적으로 벤조트리아졸(BTA) 등이 사용된다(상세하게는 일본 특허공개 평8-64594호 공보 참조).
9. 도전성 배리어막이란 일반적으로 구리가 층간 절연막 내부 또는 하층으로 확산되는 것을 방지하기 위하여, 매립 배선의 측면 또는 바닥면에 비교적 얇게 형성되는 확산 배리어성의 도전막이며, 일반적으로 질화 티탄(TiN), 탄탈(Ta), 질화 탄탈(TaN) 등과 같은 고융점 금속 또는 그 질화물 등이 사용된다.
10. 매립 배선 또는 매립 메탈 배선이란 일반적으로 싱글 다마신(single damascene) 또는 듀얼 다마신(dual damascene) 등과 같이, 절연막에 형성된 홈 또는 구멍 등의 내부에 도전막을 매립한 후, 절연막 상의 불필요한 도전막을 제거하는 배선 형성 기술에 의하여 패터닝된 배선을 말한다. 또한, 일반적으로 싱글 다마신이란 플러그 메탈과 배선용 메탈의 2단계로 나누어 매립하는 매립 배선 프로세스를 말한다. 마찬가지로, 듀얼 다마신이란 일반적으로 플러그 메탈과 배선용 메탈을 한번에 매립하는 매립 배선 프로세스를 말한다. 일반적으로 구리 매립 배선을 다층 구성으로 사용하는 경우가 많다.
11. 선택적 제거, 선택적 연마, 선택적 에칭, 선택적 화학 기계 연마라 할 때에는 모두 선택비가 1이상, 예를 들면 5이상인 것을 말한다.
12. 본원에 있어서 반도체 집적 회로 장치라 할 때에는, 특히 단결정 실리콘 기판 상에 형성되는 것 뿐만 아니라, 특히 그렇지 않다는 취지가 명시된 경우를 제외하고, SOI(Silicon On Insulator)기판 또는 TFT(Thin Film Transistor) 액정 제조용 기판 등과 같은 다른 기판 상에 형성되는 것을 포함하는 것으로 한다.
13. 웨이퍼란 반도체 집적 회로 장치의 제조에 사용하는 단결정 실리콘 기판(일반적으로 거의 원반형), SOS(Silicon On Sappahire) 기판, 유리 기판 그 밖의 절연, 반절연 또는 반도체 기판 등 또는 이들을 복합한 기판을 말한다. 기판 표면의 일부나는 전부 또는 게이트 전극의 전부나 일부를 다른 반도체, 예를 들면 SiGe 등으로 형성해도 된다.
14. 반도체 집적 회로 칩(반도체 집적 회로 기판) 또는 반도체 칩(반도체 기판)이란 웨이퍼 공정이 완료된 웨이퍼를 단위 회로 그룹으로 분할한 것을 말한다.
15. 실리콘나이트라이드, 질화 규소 또는 질화 실리콘막이라 할 때에는Si3N4뿐만 아니라, 실리콘의 질화물과 유사한 조성을 갖는 절연막을 포함하는 것으로 한다.
16. 웨이퍼 프로세스란 전공정(前工程)이라고도 불리우며, 경면 연마 웨이퍼(미러 웨이퍼) 상태에서 출발하여, 소자 및 배선 형성 공정을 거쳐서, 표면 보호막을 형성하고, 최종적으로 프로브에 의해 전기적 시험을 행할 수 있는 상태로 하기까지의 공정을 말한다.
17. 저유전율의 절연막, 절연 재료란 패시베이션(passivation)막으로 형성되는 보호막에 포함되는 산화 실리콘막(예를 들면, TEOS(Tetraethoxysilane) 산화막)의 유전율보다 낮은 유전율을 갖는 절연막이라고 정의할 수 있다. 일반적으로, TEOS 산화막의 유전율(ε)이 약 4.1∼4.2 이하인 것을 저유전율의 절연막이라 한다.
이하의 실시 형태에 있어서는 편의상 필요하다면 복수의 섹션 또는 실시 형태로 분할하여 설명하겠으나, 특별히 명시한 경우를 제외하고, 이들은 서로 관계가 없는 것이 아니라, 한쪽은 다른쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에 있어서, 요소의 수 등(갯수, 수치, 양, 범위 등을 포함)을 언급하는 경우, 특별히 명시한 경우 및 원리적으로 확실하게 특정의 수로 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니며, 특정한 수 이상이어도 이하이어도 된다.
게다가, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등을 포함)는 특별히 명시한 경우 및 원리적으로 확실하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아니라는 것은 물론이다.
마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등을 언급할 때에는 특별히 명시한 경우 및 원리적으로 확실하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 본 실시 형태를 설명하기 위한 도면 전체에 있어서 동일 기능을 갖는 것은 동일 부호를 붙이고, 그 반복 설명은 생략한다.
또한, 본 실시 형태에서 사용하는 도면에 있어서는, 평면도이더라도 도면을 보기 쉽게 하기 위하여 해칭을 붙인 경우도 있다.
또한, 본 실시 형태에 있어서는, 전계 효과 트랜지스터를 대표하는 MIS·FET(Metal Insulator Semiconductor Field Effect Transistor)를 MIS라 약칭하고, p채널형의 MIS·FET를 pMIS라 약칭하고, n채널형 MIS·FET를 nMIS라 약칭한다.
이하, 본 발명의 실시 형태를 도면에 의거하여 상세히 설명하겠다.
(제1 실시 형태)
도 6은 본 발명의 제1 실시 형태의 CMP 후세정 장치(1)를 도시하고 있다. CMP 후세정 장치(1)는 CMP 처리후의 웨이퍼(2)에 대해 세정 및 건조 처리를 일관되게 실시하기 위한 매엽형(枚葉型)의 세정 건조 장치이며, 1개의 로더(L)와, 그 후단의 1대의 브러시 세정실(C1)과, 그 후단의 1대의 브러시 세정실(C2)과, 그 후단에 병렬로 설치된 2대의 건조실(D1, D2)과, 그 후단의 1개의 언로더(UL)를 갖고 있다. 로더(L)와 브러시 세정실(C1) 사이에, 메가헤르츠급 주파수의 극초음파를 액 중에서 조사하는, 소위 메가소닉 세정실 등과 같은 초음파 세정실을 개재시켜도 된다. 메가헤르츠급 주파수로 함으로써, 캐비테이션(cavitation) 임계치를 상승시킬 수 있으며, 미세한 파티클을 제거할 수 있으며, 게다가 손상(damage)의 발생을 작게 할 수 있다. CMP 처리에서 세정 처리로 이행함에 있어서는, CMP 처리 직후의 수세 처리에서부터 브러시 세정실(1b1)까지의 사이에 있어서 웨이퍼(2)의 표면이 습윤 상태로 되어 있을 것이 요구된다.
로더(L)는 CMP 처리후의 웨이퍼(2)를 CMP 후세정 장치(1) 내에 반입하기 위한 기구부이다. 이 로더(L)에, 웨이퍼(2)를 순수 중에 침지하는 기구부 또는 웨이퍼(2)에 대해 순수를 스프레이하는 기구부를 형성하고, 웨이퍼(2) 표면의 습윤 상태를 유지시키도록 해도 된다. 그리고, 이 로더(L)에 있어서, 브러시 세정실(C1, C2) 및 건조실(D1, D2)에 웨이퍼(2)를 반송할 때의 타이밍을 조정하도록 한다. 즉 로더(L)로부터 건조실(D1, D2)까지의 사이에 웨이퍼(2)가 대기되는 일이 없도록 한다. 또한, 언로더(UL)는 세정 및 건조 처리후의 웨이퍼(2)를 CMP 후세정 장치(1)의 외부에 반출하기 위한 기구부이다.
브러시 세정실(C1)은 예를 들면 알칼리 세정을 행함으로써 주로 슬러리를 제거하기 위한 세정실이다. 여기에서는, 예를 들면 0.1%정도의 NH4OH 등을 포함하는약액(藥液; chemical solution)을 사용하여 10초, 순수 등을 사용하여 10초, 합계 20초의 브러시 세정 처리를 실시하는 것이 가능한 구조로 되어 있다. 브러시 세정실(C2)은 예를 들면 산 세정을 행함으로써 주로 중금속을 제거하기 위한 세정실이다. 여기에서는, 예를 들면 0.1%정도의 HF 등을 포함하는 약액을 사용하여 10초, 순수 등을 사용하여 10초, 합계 20초의 브러시 세정을 실시하는 것이 가능한 구조로 되어 있다. 이 세정 시간(브러시 세정실(C1, C2)의 합계 세정 시간)은 건조실(D1, D2)에서의 건조 시간과 동등하거가 그보다 짧게 설정되어 있다. 특히, 각 브러시 세정실(C1, C2)에서의 브러시 및 약액을 사용한 세정 시간은 건조실(D1, D2)에서의 건조 시간보다도 짧게 설정되어 있다.
건조실(D1, D2)은 세정 처리후의 웨이퍼(2)를 건조시키기 위한 처리실이다. 건조 처리 방법은 예를 들면 스핀 드라이법 또는 램프 어닐법을 사용하고 있다. 여기에서는, CMP 후세정 장치(1)의 건조 처리 시간이 예를 들면 40초 정도로 되어 있으나, 본 실시 형태에서는 1개의 CMP 후세정 장치(1)내에 2대의 건조실(D1, D2)을 설치하고 있으므로, 건조 처리 시간을 실효적으로 20초로 할 수 있다. 이와 같이 본 실시 형태에 따르면, 2대의 건조실(D1, D2)을 형성함으로써, 예를 들면 이하의 이유에서 CMP 후세정 처리의 스루풋을 향상시키는 것이 가능해진다. 즉 첫째로 브러시 세정 장치의 진행이 건조 처리의 진행에 방해받지 않도록 할 수 있으므로, 브러시 세정 공정에서의 대기 시간을 없앨 수 있기 때문이다. 둘째로 1회의 건조 처리로 2장의 웨이퍼(2)를 건조시킬 수 있기 때문이다.
또한, 본 실시 형태에 따르면, 예를 들면 이하의 이유에서 구리로 이루어지는 매립 배선의 배선 저항의 증대를 억제 또는 방지하는 것이 가능해진다. 예를 들면 세정 시간이 20초, 건조 시간이 40초가 적당한 후세정 프로세스에 있어서, 건조실이 1대인 경우, 브러시 세정에서부터 건조까지의 대기 시간은 20초 정도 필요하게 된다. 여기에서, 이 상태로 웨이퍼를 유지하면, 웨이퍼의 세정 도중에 있어서 건조나 부식의 우려가 있으므로, 이대로 과잉 세정을 20초 정도 행하게 되는데, 이 경우에는 상기한 바와 같이 브러시에 의한 기계적인 작용 또는 CMP 처리중의 약액이나 세정 중의 약액에 의한 화학적인 작용에 의해, 매립 배선의 상층이 깍이게 되어, 배선 저항의 증가가 현저해진다. 특히 배선이 고립되어 배치된 고립 배선에서는 약액에 의한 깍임이 생기기 쉽다. 이에 비하여, 본 실시 형태에 따르면, 브러시 세정 처리에서의 대기 시간을 없앨 수 있으며, 불필요한 세정 처리를 실시하지 않아도 되기 때문에, 구리로 이루어지는 매립 배선이 브러시 세정 중에 깍이게 되는 것을 억제 또는 방지할 수 있다. 따라서, 구리로 이루어지는 매립 배선의 배선 저항의 증대를 억제 또는 방지할 수 있다.
(제2 실시 형태)
도 7은 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법에서 사용한 CMP 장치(3)의 전체 구성의 일례를 도시하고 있다.
이 CMP 장치(3)는 후술하는 도전성 배리어막 및 구리로 이루어지는 주도체막의 연마에 사용하는 매엽식 CMP 장치이며, 표면에 주도체막이 형성된 웨이퍼(2)를 복수장 수용하는 로더(L), 주도체막을 연마, 평탄화하는 연마 처리부(P1), 도전성 배리어막을 연마, 평탄화하는 연마 처리부(P2), 연마가 종료된 웨이퍼(2)의 표면에방식 처리를 실시하는 방식 처리부(E), 방식 처리가 종료된 웨이퍼(2)를 후세정하기까지의 동안에, 그 표면이 건조하지 않도록 유지하는 침지 처리부(DIP), 방식 처리가 종료된 웨이퍼(2)를 후세정하는 CMP 후세정 처리부(1a) 및 후세정이 종료된 웨이퍼(2)를 복수장 수용하는 언로더(UL)를 구비하고 있다. CMP 후세정 처리부(1a)는 상기 제1 실시 형태의 CMP 후세정 장치(1)에 대응하는 처리부이며, 상기 알칼리 세정을 행하는 브러시 세정실(C1), 상기 산(酸) 세정을 행하는 브러시 세정실(C2), 상기 건조 처리를 행하는 건조 처리부(D)를 갖고 있다. 이 경우에도 건조 처리부(D)에는 상기 제1 실시 형태에서 사용한 것과 마찬가지로 2대 또는 그 이상의 건조실이 배치되어 있다. CMP 후세정 처리부(1a)는 세정 중인 웨이퍼(2)의 표면에 빛이 조사되는 것을 막기 위하여, 전체가 차광벽으로 둘러싸이며, 내부가 예를 들면 180룩스, 바람직하게는 100룩스 이하인 암실 상태로 되어 있다. 이것은 표면에 연마액이 부착된 웨이퍼(2)에 습윤 상태에서 빛이 조사되면, 실리콘의 광기전력에 의해 pn접합에 단락 전류가 흐르고, pn접합의 p측(+측)에 접속된 Cu 배선의 표면으로부터 Cu 이온이 해리되어 배선 부식을 유발하기 때문이다.
도 8에 도시한 바와 같이, CMP 장치(2)의 연마 처리부(P1, P2)는 상부가 개구된 하우징(3a)을 갖고 있으며, 이 하우징(3a)에 부착된 회전축(3b)의 상단부에는 모터(3c)에 의해 회전구동되는 연마판(플라텐; platen)(3d)이 설치되어 있다. 이 연마판(3d)의 표면에는 다수의 기공을 갖는 합성 수지를 균일하게 부착하여 형성한 연마 패드(3e)가 부착되어 있다. 이 연마판(3a)은 그 하부에 형성된 구동 기구에 의하여 수평면내에서 회전구동한다.
또한, 이 연마 처리부(P1, P2)는 웨이퍼(2)를 고정하기 위한 웨이퍼 캐리어(3f)를 구비하고 있다. 웨이퍼 캐리어(3f)를 부착한 구동축(3g)은 웨이퍼 캐리어(3f)와 일체로 되어 모터(도시 생략)에 의해 회전구동되며, 또한 연마판(3d)의 상측에서 상하이동되도록 되어 있다.
웨이퍼(2)는 웨이퍼 캐리어(3f)에 설치된 진공 흡착 기구(웨이퍼 척; 도시 생략)에 의해, 그 주면 즉 피연마면을 아래로 하여 웨이퍼 캐리어(3f)에 홀드된다. 웨이퍼 캐리어(3f)의 하면에는 웨이퍼(2)의 외주를 둘러싸도록 리테이너 링이 형성됨으로써, 웨이퍼(2)가 수용되는 오목부(3f1)가 구성되어 있으며, 이 오목부(3f1)내에 웨이퍼(2)를 수용하면 그 피연마면이 웨이퍼 캐리어(3f)의 하단면과 거의 동일하거나 약간 돌출된 상태가 된다. 웨이퍼 캐리어(3f)에 홀드된 웨이퍼(2)는 그 주면(피연마면)을 아래로 하여 고정되며, 소정의 하중으로 연마 패드(3e)에 가압된다.
연마판(3d)의 상측에는 연마 패드(3e)의 표면과 웨이퍼(2)의 피연마면 사이에 연마 슬러리(S)를 공급하기 위한 슬러리 공급관(3h)이 형성되어 있으며, 그 하단으로부터 공급되는 연마 슬러리(S)에 의해 웨이퍼(2)의 피연마면이 화학적 및 기계적으로 연마된다. 연마 슬러리(S)로서는, 예를 들면 알루미나 등의 지립와 과산화수소수 또는 초산 제2철 수용액 등의 산화제를 주성분으로 하며, 이들을 물에 분산 또는 용해시킨 것이 사용된다.
또한, 이 연마 처리부(P1, P2)는 연마 패드(3e)의 표면을 정형(드레싱)하기 위한 공구인 드레서(3i)를 구비하고 있다. 이 드레서(3i)의 하단부에는 다이아몬드 입자를 전착(電着)한 재료가 부착되어 있으며, 연마 패드(3i)의 표면은 연마 지립에 의한 막힘을 방지하기 위하여, 이 재료에 의하여 정기적으로 절삭된다. 드레서(3i)는 연마판(3d)의 상측에서 상하이동하는 구동축(3j)의 하단부에 부착되며, 모터(도시 생략)에 의해 회전구동되도록 되어 있다.
연마가 종료된 웨이퍼(2)는 방식 처리부(E)에 있어서, 그 표면에 방식 처리가 실시된다. 방식 처리부(E)는 상기한 연마 처리부(P1, P2)의 구성과 유사한 구성으로 되어 있으며, 여기에서는 먼저 연마판(플라텐)의 표면에 부착한 연마 패드(3e)에 웨이퍼(2)의 주면이 가압되어 연마 슬러리가 기계적으로 제거된 후, 예를 들면 벤조트리아졸(BTA) 등과 같은 부식방지제를 포함한 약액이 웨이퍼(2)의 주면에 공급됨으로써, 웨이퍼(2)의 주면에 형성된 구리 배선의 표면 부분에 소수성 보호막이 형성된다.
방식(防蝕) 처리가 종료된 웨이퍼(2)는 그 표면의 건조를 막기 위하여 침지 처리부(DIP)에 일시적으로 보관된다. 침지 처리부(DIP)는 방식 처리가 종료된 웨이퍼(2)를 후세정하기까지의 동안, 그 표면이 건조하지 않도록 유지하기 위한 것으로, 예를 들면 순수를 오버플로시킨 침지조(스토커) 중에 소정 갯수의 웨이퍼(2)를 침지시켜서 보관하는 구조로 되어 있다. 이 때, 구리로 이루어지는 매립 배선의 전기 화학적 부식 반응이 실질적으로 진행하지 않을 정도의 저온으로 냉각한 순수를 침지조에 공급함으로써, 매립 배선의 부식을 더 한층 확실하게 방지할 수 있다. 웨이퍼(2)의 건조 방지는 예를 들면 순수 샤워의 공급 등, 적어도 웨이퍼(2)의 표면을 습윤 상태로 유지할 수 있는 방법이라면, 상기한 침지조 중에서의 보관 이외의 방법으로 행해도 된다.
도 9는 상기 브러시 세정실(C1, C2)의 일례인 스크럽 세정 장치를 도시하고 있다. 이 스크럽 세정 장치는 모터(4a)에 의해 회전구동되는 스테이지(4b)를 구비하고 있으며, 이 스테이지(4b)에 홀드된 웨이퍼(2)가 수평면 내에서 소망하는 속도로 회전하도록 되어 있다. 또한, 스테이지(4b)상에서 회전하는 웨이퍼(2)의 상하면에는 원통형의 브러시(4c)가 가압되도록 되어 있다. 이들 브러시(4c)는 회전 구동 기구에 의해, 웨이퍼(2)의 주면에 대해 수직인 면 내에서 소망하는 속도로 회전하도록 되어 있다. 또한, 브러시(4c)에는 상기 세정액이 배관 등을 통하여 공급되도록 되어 있다. 브러시(4c)에 공급된 세정액은 예를 들면 폴리비닐알콜(PVA) 등과 같은 합성 수지의 다공질체로 구성된 브러시(4c)의 내부에서부터 표면(웨이퍼(2)와의 접촉면)에 조금씩 스며들어, 브러시(4c)와 접촉된 웨이퍼(2)의 표면을 적시게 되어 있다.
웨이퍼(2)에 부착된 슬러리 등을 제거할 때에는, 웨이퍼(2)의 상하면에 브러시(4c)를 가압하고, 웨이퍼(2)를 수평면내에 회전시키면서, 브러시(4c)를 웨이퍼(2)의 주면에 대해 수직인 면 내에서 회전시킨다. 이 때, 양 브러시(4c)는 그 표면에 형성된 후술하는 다수의 돌기의 선단이 약간(예를 들면 1㎜ 정도) 오목하게 되도록 하는 압력으로 웨이퍼(2)에 가압된다. 웨이퍼(2)의 회전 속도는 20rpm 정도로 하고, 브러시(4c)의 회전 속도는 예를 들면 120rpm 정도로 한다. 이와 같이 하여, 소정 시간 동안, 웨이퍼(2)의 양면을 브러시(4c)로 스크럽 세정함으로써, 그 표면에 부착된 슬러리 등을 제거할 수 있다.
도 10은 상기 브러시(4c)의 확대 사시도이다. 도시한 바와 같이, 이 브러시(4c)의 표면, 즉 웨이퍼(2)와의 접촉면에는 아주 작은 원통형의 돌기(4c1)가 소정의 간격을 두고 다수개 형성되어 있다. 이 브러시(4c)는 예를 들면 PVA와 같은 합성 수지의 다공질체로 구성되어 있다. 본 실시 형태에서는 브러시(4c)의 중심부로부터 양 단부를 향하여 돌기(4c1)의 수가 점차 많아지고 있다. 즉 돌기(4c1)는 브러시(4c)의 중심부에서 그 수가 가장 적고, 양 단부에서 그 수가 가장 많아지게 배치되어 있다.
이러한 브러시(4c)를 사용한 경우, 브러시(4c)의 중심부와 접촉하는 웨이퍼(2)의 중심부는 브러시(4c)의 단부와 접촉하는 웨이퍼(2)의 주변부에 비하여 브러시(4c)와의 접촉 시간은 길어진다. 그러나 그 반면, 웨이퍼(2)에 접촉하는 돌기(4c1)는 브러시(4c)의 중심부에서 그 수가 가장 적고, 양 단부에서 그 수가 가장 많기 때문에, 브러시(4c)와 웨이퍼(2)의 접촉 면적은 웨이퍼(2)의 중심부보다도 주변부의 쪽이 많아진다. 이에 따라서, 브러시(4c)와 웨이퍼(2)가 접촉하는 시간×면적의 값은 웨이퍼(2)의 전면에서 거의 균등하게 할 수 있다. 이 때문에, 구리로 이루어지는 매립 배선의 표면의 깍임량(에칭량)을, 웨이퍼(2)의 전면에서 거의 균등하게 할 수 있다.
본 발명자들의 실험에 따르면, 다음과 같은 조건에서 돌기(4c1)의 수를 최적화함으로써, 구리로 이루어지는 매립 배선의 표면의 깍임량은 웨이퍼(2)의 전면에서 거의 균등하게 되었다. 여기에서, 사용한 웨이퍼(2)의 직경은 예를 들면 125㎜정도, 웨이퍼(2)의 회전수는 예를 들면 22rpm정도, 브러시(4)의 직경은 예를 들면55㎜정도이다. 브러시(4c)는 웨이퍼(2)와의 접촉면이 1㎜ 정도 오목하게 되는 압력으로 웨이퍼(2)에 가압하였다.
웨이퍼(2)의 중심으로부터 최외주까지를 10등분하고, 각각의 영역에 접촉하는 돌기의 수를 브러시의 중심으로부터 단부를 따라서 점차 증가시킨 바, 브러시의 회전수가 120rpm인 경우, 돌기의 최적 갯수는 웨이퍼의 중심측으로부터 1, 1, 2, 3, 3, 4, 5, 6, 7, 8(개)였다. 또한, 브러시의 회전수가 30rpm인 경우, 돌기의 최적 갯수는 기판의 중심으로부터 3, 3, 8, 8, 8, 8, 8, 8, 8, 8(개)였다.
또한, 브러시(4c)와 웨이퍼(2)가 접촉하는 시간×면적을 기판(1)의 전면에서 거의 균등하게 하는 다른 수단으로서는, 예를 들면 브러시(4c)의 중심부로부터 양 단부를 향함에 따라 돌기(4c1)의 직경을 점차로 크게 하는(또는 브러시(4c)의 양 단부로부터 중심부를 향함에 따라 돌기(4c1)의 직경을 점차로 작게 하는) 등, 브러시(4c)와 웨이퍼(2)의 접촉 면적이 기판(1)의 중심부에 가까워질수록 작아지고, 웨이퍼(2)의 주변부에 가까워질수록 커지도록, 돌기(4c1)의 크기, 형상, 개수 등을 변경하는 여러 가지 수단을 채용할 수 있다.
또한, 브러시(4c)와 웨이퍼(2)의 접촉 면적을 웨이퍼(2)의 주변부로부터 중심부를 향함에 따라 작게 하는 상기 수단 대신에, 웨이퍼(2)의 표면에 가압하는 브러시(4c)의 압력을 웨이퍼(2)의 주변부로부터 중심부를 향함에 따라 작게(또는 중심부로부터 주변부를 향함에 따라 크게) 해도 된다. 이 경우에는, 브러시(4c)와 웨이퍼(2)의 접촉 면적이 웨이퍼(2)의 전면에서 거의 동일하더라도, 상기와 동일한 효과가 얻어진다.
웨이퍼(2)의 표면에 가압하는 브러시(4c)의 압력을 웨이퍼(2)의 주변부로부터 중심부를 향함에 따라 작게 할 때에는 예를 들면 브러시(4c)의 양 단부로부터 중심부를 향함에 따라 돌기(4c1)의 높이를 낮게 하거나, 브러시(4c)의 직경을 작게 해도 된다.
또한, 기판 회전수/브러시 회전수의 비(이하, "W/B 비"라고 함)를 최적화함으로써, 브러시(4c)의 중심부와 양 단부에서 돌기(4c1)의 수를 변화시키지 않고 웨이퍼(2)의 표면에 있어서의 균일성을 실현할 수 있다. 본 발명자들의 실험 결과에 따르면, 상기 롤형 세정 장치에서는 W/B비=1.2 이상, 디스크형 세정 장치에서는 W/B비=2.0 이상이 CMP 후세정에 있어서 유효한 세정 조건이 되었다.
이상과 같은 CMP 후세정시에 있어서, 웨이퍼(2)의 피연마면 내의 깍임량을 균일화하는 기술에 대해서는 본 발명자들에 의한 일본국 특허출원 2000-176769호에 개시되어 있다.
상기 후세정 처리에서는, 롤형 세정 방식에 관하여 설명하였으나, 이것에 한정되는 것은 아니며 여러 가지로 변경가능하고, 예를 들면 알칼리 세정시에 있어서 디스크형 세정 방식을 채용할 수도 있다. 또한, 산 세정시에 있어서 디스크형 세정 방식이나 펜형 세정 방식을 채용할 수도 있다. 도 11 및 도 12는 디스크형 세정 방식의 일례를 도시하고 있다. 도 11은 평면도, 도 12는 그 단면도이다. 웨이퍼(2)의 상하면에 평면 원형형상의 디스크 브러시(5)를 배치한 상태에서, 웨이퍼(2) 및 디스크 브러시(5)를 수평면 내에 회전시키면서 웨이퍼(2)의 표면을 세정한다. 또한, 도 13 및 도 14는 펜형 세정 방식의 일례를 도시하고 있다. 도13은 평면도, 도 14는 그 단면도를 도시하고 있다. 웨이퍼(2)의 주면(매립 배선 형성면) 상에 펜 브러시(6)를 배치한 상태에서 웨이퍼(2)를 수평면 내에 회전시키면서 펜 브러시(6)를 회전 및 요동시켜서 웨이퍼(2)의 주면과 단면을 세정한다. 펜 브러시(6)는 전단의 세정 처리(예를 들면 롤형 세정 또는 디스크형 세정)에서 제거할 수 없었던 것을 제거하는데 적당하다. 디스크 브러시(5) 및 펜 브러시(6)의 브러시 재질 등은 상기한 것과 동일하다.
상기 후세정 처리가 종료된 웨이퍼(2)는 순수(純水) 린스 및 스핀 드라이 후에, 건조된 상태에서 언로더(UL)(도 7 참조)에 수용되고, 복수매 단위로 일괄적으로 다음 공정으로 반송된다.
또, 방식 처리가 종료된 웨이퍼(2)의 표면 건조를 막기 위한 침지 처리부(기판 보관부)(DIP)를 차광 구조로 하고, 보관 중인 웨이퍼(2)의 표면에 조명광 등이 조사되지 않도록 할 수 있다. 이에 따라서, 광기전력 효과에 의한 단락 전류의 발생을 막을 수 있다. 침지 처리부(DIP)를 차광 구조로 할 때에는 구체적으로는 침지조(스토커)의 주위를 차광 시트 등으로 피복함으로써, 침지조(스토커)의 내부의 조도를 적어도 500룩스, 바람직하게는 300룩스 이하, 더욱 바람직하게는 100룩스 이하로 한다.
또한, 연마 처리 직후, 즉 그 표면에 남겨진 연마 슬러리 중의 산화제에 의한 전기 화학적 부식 반응이 개시되기 전에 바로 건조 처리부로 반송되고, 연마 슬러리 중의 수분이 강제 건조에 의해 제거되어도 된다. 이 경우, 연마 처리부(P1, P2)에 있어서 연마 처리에 제공된 웨이퍼(2)는 연마 처리 직후, 즉 그 표면에 남겨진 연마 슬러리 중의 산화제에 의한 전기 화학적 부식 반응이 개시되기 전에 바로 건조 처리부로 반송되고, 연마 슬러리 중의 수분이 강제 건조에 의해 제거된다. 그 후, 웨이퍼(2)는 건조 상태가 유지된 상태에서 CMP 후세정 처리부(1a)로 반송되고, 후세정 처리에 제공된 후, 순수 린스 및 스핀 드라이를 거쳐서 언로더(UL)에 수용된다. 이 경우, 연마 처리 직후부터 후세정이 개시되기까지의 동안, 웨이퍼(2)의 표면이 건조 상태로 유지되기 때문에, 전기 화학적 부식 반응의 개시가 억제되며, 이에 따라서 구리로 이루어지는 배선의 부식을 유효하게 방지하는 것이 가능해진다.
또한, 도 15 및 도 16은 본 실시 형태의 반도체 집적 회로 장치의 제조 방법에서 사용하는 플라즈마 처리 장치(7)의 일례의 단면도 및 평면도를 도시하고 있다. 이 플라즈마 처리 장치(7)는 CMP 연마 처리 및 CMP 후세정 처리후, 캡 절연막의 형성 처리 및 캡 절연막의 형성 전의 환원 처리에 사용하는 장치이다. 이 플라즈마 처리에 관해서는, 본원 발명자들에 의한 일본 특허출원 평11-226876호에 개시되어 있다.
이 플라즈마 처리 장치(7)로서는, 예를 들면 AMAT사 제품 P5000이 사용되고 있다. 플라즈마 처리 장치(7)에는 로드 록 챔버(7a)에 2개의 처리실(7b1, 7b2)와 카세트 인터페이스(7c)가 설치되어 있다. 로드 록 챔버(7a)내에는 웨이퍼(2)를 반송하는 로봇(7d)을 갖는다. 로드 록 챔버(7a)와 처리실(7b1, 7b2) 사이에는 처리중에도 로드 록 챔버(7a) 내의 고진공 상태가 유지되도록 게이트 밸브(7e)를 갖는다.
처리실(7b1, 7b2) 내에는, 웨이퍼(2)를 고정하는 서셉터(susceptor)(7f), 가스 흐름을 조정하는 배플판(7g), 서셉터(7f)를 지지하는 지지 부재(7h), 서셉터(7f)에 대향하여 배치되는 메쉬형의 전극(7i), 배플판(7g)에 거의 대향하여 배치된 절연판(7j)을 갖는다. 절연판(7j)은 서셉터(7f)와 전극(7i) 사이 이외의 불필요한 영역에서의 기생 방전을 억제하는 작용이 있다. 서셉터(7f)의 이면측에는 반사 유닛(7k)내에 설치된 램프(7m)가 배치되며, 램프(7m)에서 나온 적외선(7n)이 석영창(7p)을 통과하여 서셉터(7f) 및 웨이퍼(2)에 조사된다. 이에 따라서 웨이퍼(2)가 가열된다. 웨이퍼(2)는 서셉터(7f) 상에 페이스 업 구조(주면, 즉 매립 배선 형성면을 위로 한 상태)로 설치된다.
처리실(7b1, 7b2)은 그 내부를 높은 진공으로 배기하는 것이 가능하며, 처리 가스 및 고주파 전력이 가스 포트(7q)로부터 공급된다. 처리 가스는 메쉬형 전극(7i)을 통과하여 웨이퍼(2) 근방에 공급된다. 처리 가스는 진공 매니폴드(7r)로부터 배출되며, 처리 가스의 공급 유량 및 배기 속도를 억제함으로써 압력이 제어된다. 고주파 전력은 전극(7i)에 인가되며, 서셉터(7f)와 전극(7i) 사이에서 플라즈마를 생성한다. 고주파 전력은 예를 들면 13.56㎒의 주파수를 사용한다.
처리실(7b1)에서는 예를 들면 상기 수소 플라즈마 처리 및 암모니아 플라즈마 처리가 행해진다. 다만, 이 수소 플라즈마 처리와 암모니아 플라즈마 처리를 별개의 플라즈마 처리실에서 행해도 된다. 또한, 처리실(7b2)에서는, 상기 캡 막(질화 실리콘막)의 퇴적이 행해진다. 처리실(7b1)과 처리실(7b2)은 로드 록 챔버(7a)를 통하여 기계적으로 접속되어 있기 때문에, 상기 수소 플라즈마 처리 및암모니아 플라즈마 처리 후에 진공 파괴하지 않고 기판(1)을 처리실(7b2)에 반송할 수 있으며, 상기 플라즈마 처리(후처리)와 캡 막의 형성을 연속적으로 행할 수 있다.
플라즈마 처리(후처리) 시에는 예를 들면 다음과 같이 한다. 카세트 인터페이스(7c)로부터 웨이퍼(2)가 로봇(7d)에 의하여 로드 록 챔버(7a)에 반입된다. 로드 록 챔버(7a)를 충분한 감압 상태가 될 때까지 진공 배기하고, 로봇(7d)을 사용하여 처리실(7b1)에 웨이퍼(2)를 반송한다. 처리실(7b1)의 게이트 밸브(7e)를 닫고, 처리실(7b1) 내부가 충분한 진공도가 될 때까지 배기한 후, 처리실(7b1)에 수소 가스 또는 암모니아 가스를 도입하고, 압력 조정을 행하여 소정의 압력으로 유지한다. 그 후, 고주파 전원으로부터 전극(7i)에 전계를 인가하고, 상기와 같이 웨이퍼(2)의 표면을 플라즈마 처리한다. 소정 시간이 경과한 후 고주파 전계를 정지하고, 플라즈마를 정지한다. 그 후, 처리실(7b1) 내부를 진공 배기하고, 게이트 밸브(7e)를 열어서 로봇(7d)에 의해 기판(1)을 로드 록 챔버(7a)로 반출한다. 로드 록 챔버(7a)는 고진공 상태로 유지되고 있기 때문에, 웨이퍼(2)의 표면이 대기 분위기에 노출되지 않는다.
계속하여, 캡 막의 형성시에는 예를 들면 다음과 같이 한다. 먼저, 로봇(7d)을 사용하여 웨이퍼(2)를 처리실(7b2)에 반송한다. 처리실(7b2)의 게이트 밸브(7e)를 닫고, 처리실(7b2) 내부가 충분한 진공도가 될 때까지 배기한 후, 처리실(7b2)에 실란(SiH4), 암모니아, 질소의 혼합 가스를 도입하고, 압력 조정을 행하여 소정의 압력으로 유지한다. 그 후, 고주파 전원으로부터 전극(7i)에 전계를 인가하여 플라즈마를 발생하고, 상기 캡 막용의 절연막을 퇴적한다. 소정 시간이 경과한 후 고주파 전계를 정지하고 플라즈마를 정지한다. 그 후, 처리실(7b2) 내부를 진공 배기하고, 게이트 밸브(7e)를 열어서 로봇(7d)에 의하여 웨이퍼(2)를 로드 록 챔버(7a)에 반출한다. 또한, 로봇(7d)을 사용하여 카세트 인터페이스(7c)에 웨이퍼(2)를 반출한다.
다음에, 상기 CMP 장치(3) 및 플라즈마 처리 장치(7)를 사용한 본 실시 형태의 반도체 집적 회로 장치의 제조 방법의 일례를 설명하겠다. 여기에서는, 예를 들면 CMIS(Complementary MIS)-LIS(Large Scale Integrated circuit)의 제조 방법에 본 발명을 적용한 경우에 관하여 설명하겠다.
도 17은 그 제조 흐름도, 도 18∼도 27은 그 제조의 설명도를 도시하고 있다. 도 18은 그 제조 공정 중의 웨이퍼(2)의 요부 평면도, 도 19는 도 18의 X1-X1선의 단면도를 도시하고 있다. 웨이퍼(2)를 구성하는 반도체 기판(이하, 간단히 기판이라 함)(2S)은 예를 들면 1∼10Ω㎝ 정도의 비저항을 갖는 p형의 단결정 실리콘으로 이루어진다. 기판(2S)의 주면(디바이스 형성면)에는 홈형의 분리부(8)가 형성되어 있다. 이 분리부(8)내에는 예를 들면 산화 실리콘막이 매립되어 홈형의 소자 분리부(SGI: Shallow Groove Isolation 또는 STI: Shallow Trench Isolation)이 형성되어 있다. 또한, 기판(2S)의 주면측에는 p형 웰(PWL) 및 n형 웰(NWL)이 형성되어 있다. p형 웰(PWL)에는 예를 들면 붕소가 도입되며, n형 웰(NWL)에는 예를 들면 인이 도입되어 있다. 이러한 분리부(8)에 둘러싸인 p형 웰(PWL) 및 n형 웰(NWL)의 형성 영역에는 nMISQn 및 pMISQp가 형성되어 있다.
nMISQn 및 pMISQp의 게이트 절연막(9)은 예를 들면 두께 6㎚ 정도의 산화 실리콘막으로 이루어진다. 여기에서 말하는 게이트 절연막(9)의 막두께란 이산화 실리콘 환산 막두께(이하, 간단히 환산 막두께라 함)이며, 실제의 막두께와 일치하지 않는 경우도 있다. 게이트 절연막(9)을, 산화 실리콘막 대신에 산질화 실리콘막으로 구성해도 된다. 산질화 실리콘막은 산화 실리콘막에 비하여 막 중에서의 계면 준위 발생을 억제하거나, 전자 트랩을 저감하는 효과가 높기 때문에, 게이트 절연막(9)의 핫 캐리어 내성을 향상할 수 있으며, 절연 내성을 향상시킬 수 있다. 산질화 실리콘막을 형성하려면 예를 들면 반도체 기판(1)을 NO, NO2또는 NH3와 같은 함유 질소 가스 분위기 중에서 열처리하면 된다. 또한, p형 웰(PWL) 및 n형 웰(NWL)의 각각의 표면에 산화 실리콘으로 이루어진 게이트 절연막(9)을 형성한 후, 기판(2S)을 상기한 함유 질소 가스 분위기 중에서 열처리하고, 게이트 절연막(9)과 기판(2S)의 계면에 질소를 편석(偏析)시킴으로써, 상기와 동일한 효과를 얻을 수 있다.
또한, 게이트 절연막(9)을, 예를 들면 질화 실리콘막 또는 산화 실리콘막과 질화 실리콘막의 복합 절연막으로 형성해도 된다. 산화 실리콘으로 이루어지는 게이트 절연막(9)을 이산화 실리콘 환산 막두께로 5㎚ 미만, 특히 3㎚ 미만까지 얇게 하면, 직접적으로 터널 전류의 발생이나 스트레스에 기인하는 핫 캐리어 등에 의한 절연 내압의 저하가 현저해진다. 질화 실리콘막은 산화 실리콘막보다도 유전율이 높기 때문에 그 이산화 실리콘 환산 막두께는 실제 막두께보다도 얇아진다. 즉,질화 실리콘막을 갖는 경우에는 물리적으로 두껍더라도, 상대적으로 얇은 이산화 실리콘막과 동등한 용량을 얻을 수 있다. 따라서, 게이트 절연막(9)을 단일의 질화 실리콘막 또는 이것과 산화 실리콘의 복합막으로 구성함으로써, 그 실효 막두께를, 산화 실리콘막으로 구성된 게이트 절연막보다도 두껍게 할 수 있으므로, 터널 누설 전류의 발생이나 핫 캐리어에 의한 절연 내압의 저하를 개선할 수 있다. 또한, 산질화 실리콘막은 산화 실리콘막에 비하여 불순물이 관통하기 어렵기 때문에, 게이트 절연막(6)을 산질화 실리콘막으로 구성함으로써, 게이트 전극 재료 중의 불순물이 반도체 기판측으로 확산되는 것에 기인한 임계치 전압의 변동을 억제할 수 있다.
여기에서, 예를 들면 산화 실리콘(SiO2)의 유전율은 4∼4.2이며, 질화 실리콘(Si3N4)의 유전율은 8이다. 따라서, 질화 실리콘의 유전율을 산화 실리콘의 유전율의 2배로 하여 계산하면, 예를 들면 막두께가 6㎚인 질화 실리콘막의 이산화 실리콘 환산 막두께는 3㎚가 된다. 즉 막두께가 6㎚인 질화 실리콘막으로 이루어지는 게이트 절연막과 막두께가 3㎚인 산화 실리콘막으로 이루어지는 게이트 절연막은 용량이 동등하다. 또한, 막두께가 2㎚인 산화 실리콘막과 막두께가 2㎚인 질화 실리콘막(환산 막두께=1㎚)의 복합막으로 이루어지는 게이트 절연막의 용량은 막두께가 3㎚인 단일 산화 실리콘막으로 이루어지는 게이트 절연막의 용량과 동일하다.
nMISQn 및 pMISQp의 게이트 전극(10)은 예를 들면 저저항 다결정 실리콘막, WN(질화 텅스텐)막 및 W(텅스텐)막의 적층막으로 이루어진다. 다만, 게이트전극(10)은 저저항 다결정 실리콘막 상에 텅스텐 실리사이드막 또는 코발트(Co) 실리사이드막을 퇴적한 적층막 등을 사용하여 형성해도 된다. 또한, 게이트 전극(10)의 재료로서 다결정 또는 단결정의 실리콘(Si)과 게르마늄(Ge)의 합금을 사용해도 된다. 게이트 전극(10) 상에는, 예를 들면 산화 실리콘 등으로 이루어지는 게이트 캡 막(11)이 형성되어 있다. 또한, 게이트 전극(10)의 측면에는 예를 들면 산화 실리콘으로 이루어지는 사이드 월(12)이 형성되어 있다.
nMISQn의 n-형 반도체 영역(13a) 및 n+형 반도체 영역(13b)은 nMISQn의 소스·드레인용의 반도체 영역이며, 모두 예를 들면 인 또는 비소가 도입되어 있다. pMISQp의 p-형 반도체 영역(14a) 및 p+형 반도체 영역(14b)은 pMISQp의 소스·드레인 용의 반도체 영역이며, 모두 예를 들면 붕소가 도입되어 있다. 또한, n+형 반도체 영역(13b) 및 p+형 반도체 영역(14b)의 표면에는 예를 들면 티탄 실리사이드 또는 코발트 실리사이드 등으로 이루어지는 실리사이드층(15)이 형성되어 있다.
이와 같은 기판(2S)상에는 절연막(16)이 퇴적되어 있다. 이 절연막(16)은 게이트 전극(10, 10)의 좁은 스페이스를 매립할 수 있는 리플로우 특성이 높은 막, 예를 들면 BPSG(Boron-doped Phospho Silicate Glass)막으로 구성되어 있다. 또한, 스핀 도포법에 의해 형성되는 SOG(Spin On Glass)막으로 구성해도 된다. 절연막(16)에는 콘택트 홀(17a∼17c)이 형성되어 있다. 콘택트 홀(17a, 17b)의 바닥부로부터는 실리사이드층(15)의 상면 일부가 노출되어 있다. 또한, 콘택트 홀(17c)의 바닥부로부터는 게이트 전극(10)의 상면 일부가 노출되어 있다. 이 콘택트 홀(17a∼17c) 내에는 플러그(18)가 형성되어 있다. 플러그(18)는 예를 들면 콘택트 홀(17a∼17c)의 내부를 포함하는 절연막(16) 상에 CVD법 등에 의해 질화 티탄(TiN)막 및 텅스텐(W)막을 퇴적한 후, 절연막(16) 상의 불필요한 질화 티탄막 및 텅스텐막을 CMP법 또는 에치 백(etch back)법에 의해 제거하고, 콘택트 홀(17a∼17c)내에만 이들 막을 남겨 둠으로써 형성되어 있다.
절연막(16) 상에는 제1 배선층(M1)이 형성되어 있다. 제1 배선층(M1)은 예를 들면 텅스텐으로 이루어지며, 플러그(18)를 통해 nMISQn 및 pMISQp의 소스 드레인 또는 게이트 전극(10)과 전기적으로 접속되어 있다. 또한, 절연막(16) 상에는 제1 배선층(M1)을 덮도록, 절연막(19a) 및 절연막(19b)이 하층부터 차례로 퇴적되어 있다. 절연막(19a)은 예를 들면 유기 폴리머와 같은 저유전율의 절연막으로 이루어지며, 절연막(19b)은 예를 들면 산화 실리콘 등으로 이루어지며, 층간 절연막의 기계적 강도를 확보하는 기능을 갖고 있다.
절연막(19a)을 구성하는 유기 폴리머로서는, 예를 들면 폴리아릴에테르(PAE)계 재료의 SiLK(미국 The Dow Chemical Co 제품, 비유전율=2.7, 내열 온도=490℃ 이상, 절연 내압=4.0∼5.0㎹/Vm) 또는 FLARE(미국 Honeywell Electronic Materials 제품, 비유전율=2.8, 내열 온도=400℃ 이상) 등이 있다. PAE계 재료는 기본 성능이 높고, 기계적 강도, 열적 안정성 및 저비용성이 우수하다는 특징을 갖고 있다.
또한, 절연막(19a)의 재료로서는, PAE계 재료 대신에, SiOC계 재료, SiOF계 재료, HSQ(hydrogen silsesquioxane)계 재료, MSQ(methyl silsesquioxane)계 재료,포러스(porous) HSQ계 재료, 포러스 MSQ 재료 또는 포러스 유기계 재료를 이용할 수도 있다.
SiOC계 재료로서는, 예를 들면 Black Diamond(미국 Applied Materials, Inc제품, 비유전율=3.0∼2.4, 내열 온도=450℃), CORAL(미국 Novellus Systems, Inc 제품, 비유전율=2.7∼2.4, 내열 온도=500℃), Aurora 2.7(일본 에이 에스 엠 가부시키가이샤 제품, 비유전율=2.7, 내열 온도=450℃) 또는 p-MTES(히다치 가이하츠 제품, 비유전율=3.2) 등이 있다.
HSQ계 재료로서는, 예를 들면 OCD T-12(도쿄 오카 고교(Tokyo Ohka Kogyo Co., Ltd.) 제품, 비유전율=3.4∼2.9, 내열 온도=450℃), FOx(미국 Dow Corning Corp. 제품, 비유전율=2.9) 또는 OCL T-32(도쿄 오카 고교 제품, 비유전율=2.5, 내열 온도=450℃) 등이 있다.
MSQ계 재료로서는, 예를 들면 HSG-R7(히다치 가세이 고교 제품, 비유전율=2.8, 내열 온도=650℃), OCD T-9(도쿄 오카 고교 제품, 비유전율=2.7, 내열 온도=600℃), LKD-T200(JSR 제품, 비유전율=2.7∼2.5, 내열 온도=450℃), HOSP(미국 Honeywell Electronic Materials 제품, 비유전율=2.5, 내열 온도=550℃), HSG-RZ25(히다치 가세이 고교 제품, 비유전율=2.5, 내열 온도=650℃), OCL T-31(도쿄 오카 고교 제품, 비유전율=2.3, 내열 온도=500℃) 또는 LKD-T400(JSR 제품, 비유전율=2.2∼2, 내열 온도=450℃) 등이 있다.
포러스 HSQ계 재료로서는, 예를 들면 XLK(미국 Dow Corning Corp. 제품, 비유전율 2.5∼2), OCL T-72(도쿄 오카 고교 제품, 비유전율=2.2∼1.9, 내열온도=450℃), Nanoglass(미국 Honeywell Electronic Materials 제품, 비유전율=2.2∼1.8, 내열 온도=500℃ 이상) 또는 MesoELK(미국 Air Products and Chemicals, Inc, 비유전율=2 이하) 등이 있다.
포러스 MSQ계 재료로서는, 예를 들면 HSG-6211X(히다치 가세이 고교 제품, 비유전율=2.4, 내열 온도=650℃), ALCAP-S(아사히 가세이 고교 제품, 비유전율=2.3∼1.8, 내열 온도=450℃), OCL T-77(도쿄 오카 고교 제품, 비유전율=2.2∼1.9, 내열 온도=600℃), HSG-6210X(히다치 가세이 고교 제품, 비유전율=2.1, 내열 온도=650℃) 또는 silica aerogel(고베 세이코쇼 제품, 비유전율 1.4∼1.1) 등이 있다.
포러스 유기계 재료로서는, 예를 들면 polyELK(미국 Air Products and Chemicals, Inc, 비유전율=2 이하, 내열 온도=490℃) 등이 있다.
이러한 절연막(19a, 19b)에는 제1 배선층(M1)의 일부가 노출되는 스루홀(20)이 천공되어 있다. 이 스루홀(20)내에는 예를 들면 텅스텐 등으로 이루어지는 플러그(21)가 형성되어 있다.
절연막(19a)을 형성하기 위한 상기 SiOC계 재료 및 SiOF계 재료나 절연막(19b)은 CVD법에 의해 형성되어 있다. 상기 Black Diamond의 경우에는 원료 가스로서 예를 들면 트리메틸실란과 산소의 혼합 가스를 이용한다. 또한, 상기 P-MTES의 경우에는 원료 가스로서 예를 들면 메틸트리에톡시실란과 N2O의 혼합 가스를 사용한다. 그 외의 상기 유전율이 낮은 절연 재료는 도포법에 의해 형성되어 있다.
다음에, 도 20 및 도 21은 도 18 및 도 19에 이어지는 제조 공정 중에서의 웨이퍼(2)의 요부 평면도 및 그 X2-X2선의 단면도를 각각 도시하고 있다.
먼저, 본 실시 형태에서는, 상기와 같은 기판(2S)상에, 도 20 및 도 21에 도시한 바와 같이, 예를 들면 막두께 50㎚의 질화 실리콘막 등으로 이루어지는 절연막(22a)을 플라즈마 CVD법 등에 의해 퇴적한다. 절연막(22a)은 질화 실리콘막 대신에, 플라즈마 CVD법으로 형성된 탄화 실리콘(SiC), 탄질화 실리콘(SiCN) 또는 산화 실리콘막을 사용할 수 있다. 플라즈마 CVD법에 의해 형성된 탄화 실리콘계 재료로서는, 예를 들면 BLOk(AMAT사 제품, 비유전율=4.3)이 있으며, 그 형성시에는, 예를 들면 트리메틸실란과 헬륨의 혼합 가스를 사용한다. 또한, 플라즈마 CVD법에 의해 형성된 산화 실리콘계 재료로서는, 예를 들면 PE-TMS(Canon 제품, 비유전율=3.9)이 있으며, 그 형성시에는 예를 들면 트리메톡시실란과 산화질소(N2O) 가스의 혼합 가스를 사용한다. 이들 가스를 사용한 경우, 유전율을 질화 실리콘막보다도 대폭 낮출 수 있으며, 배선 용량 등을 낮출 수 있으므로, 반도체 집적 회로 장치의 동작 속도를 향상시킬 수 있다.
이어서, 절연막(22a) 상에, 절연막(19c, 19d)을 아래층부터 차례로 퇴적한다(도 17의 공정 100). 절연막(19c)은 상기 절연막(19a)과 동일한 저유전율의 절연막으로부터 선택된 재료로 이루어진다. 또한, 절연막(19d)은 상기 절연막(19b)와 동일한 재료로 이루어진다. 그 후, 포토레지스트막을 마스크로 한드라이 에칭으로, 절연막(19d, 19c, 22a)을 선택적으로 제거하고, 배선 홈(배선 개구부)(23a)을 형성한다(도 17의 공정 101). 배선 홈(23a)을 형성할 때에는 먼저 절연막(22a)을 에칭 스토퍼로 하여 절연막(19d, 19c)를 선택적으로 에칭하고, 그 후, 절연막(22a)을 에칭한다. 이와 같이, 배선 홈(23a)이 형성되는 절연막(19c, 19d)의 하층에 얇은 절연막(22a)을 형성해 두고, 이 절연막(22a)의 표면에서 에칭을 일단 정지한 후, 절연막(22a)을 에칭함으로써, 배선 홈(23a)의 깊이 정밀도를 향상시킬 수 있으며, 배선 홈(23a)을 지나치게 파지 않고 형성할 수 있다.
다음에, 도 22는 도 20 및 도 21에 이어지는 제조 공정 중에서의 웨이퍼(2)의 요부 단면도를 도시하고 있다.
먼저, 도 22에 도시한 바와 같이, 배선 홈(23a)의 내부를 포함하는 절연막(19c, 19d) 상에, 예를 들면 질화 티탄(TiN) 등으로 이루어지는 도전성 배리어막(24a)을 스퍼터링 방법 등에 의해 퇴적한다(도 17의 공정 102). 이 도전성 배리어막(24a)은 후술하는 주도체막 형성용의 구리의 확산을 방지하는 기능, 그 주도체막과 절연막(19c, 19d)와의 밀착성을 향상시키는 기능 및 주도체막의 리플로시에 구리의 습윤성을 향상시키는 기능을 갖고 있다. 이와 같은 기능을 갖는 막으로서는, 질화 티탄 대신에, 구리와 거의 반응하지 않는 질화 텅스텐(WN), 질화 탄탈(TaN) 등의 고융점 금속 질화물을 사용하는 것이 바람직하다. 또한, 그 질화 티탄 대신에, 고융점 금속 질화물에 실리콘(Si)을 첨가하는 재료, 또는 구리와 반응하기 어려운 탄탈(Ta), 티탄(Ti), 텅스텐(W), 티탄 텅스텐(TiW) 합금 등의 고융점 금속을 사용할 수도 있다. 본 실시 형태에서는 도전성 배리어막(24a)의 가장두꺼운 부분의 두께가 50㎚인 경우를 예시한다. 그러나, 본 발명자들의 검토 결과에 따르면, 이 도전성 배리어막(24a)을 더욱 얇게, 또는 없앨 수도 있다는 것이 판명되었다. 이에 관해서는, 본 발명자들에 의한 일본 특허출원 2000-104015호에 개시되어 있다.
계속하여, 도전성 배리어막(24a)상에, 예를 들면 구리로 이루어지는 주도체막(25a)을 퇴적한 후(도 17의 공정 103), 예를 들면 475℃ 정도의 비산화성 분위기(예를 들면 수소 분위기) 중에서 웨이퍼(2)에 대해 열처리를 실시함으로써 주도체막(25a)을 리플로우시키고, 구리를 배선 홈(23a)의 내부에 간극없이 매립한다.
본 실시 형태에서는 주도체막(25a)을 도금법에 의해 형성하였다. 도금법을 이용함으로써, 양호한 막질의 주도체막(25a)을 매립성 좋게, 또한 저렴한 비용으로 형성할 수 있다. 이 경우, 먼저 도전성 배리어막(24a) 상에, 구리로 이루어지는 얇은 도체막을 스퍼터링법에 의해 퇴적한 후, 그 위에 구리로 이루어지는 상대적으로 두꺼운 도체막을, 예를 들면 황산구리를 기본으로 하는 도금액을 사용한 전해 도금법 또는 무전해 도금법에 의해 성장시킴으로써 주도체막(25a)을 퇴적하였다.
단, 주도체막(25a)을 스퍼터링법에 의해 형성할 수도 있다. 이 도전성 배리어막(24a) 및 주도체막(25a)을 형성하기 위한 스퍼터링법으로서는, 통상의 스퍼터링법으로도 좋은데, 매립성 및 막질을 향상시키기 위해서는, 예를 들면 롱 슬로우 스퍼터링법, 콜리메이터 스퍼터링법 등과 같은 지향성이 높은 스퍼터링법을 사용하는 것이 바람직하다. 또한, 주도체막(25a)을 CVD법에 의해 형성할 수도 있다.
다음에, 도 23은 도 22에 이어지는 제조 공정 중에서의 웨이퍼(2)의 요부 단면도를 도시하고 있다.
여기에서는, 상기 CMP 장치(3)를 사용하여, 웨이퍼(2) 상의 주도체막(25a)을 연마 처리부(P1)에서 연마하고, 그 후 도전성 배리어막(24a)을 연마 처리부(P2)에서 연마한 후(도 17의 공정 104), 순수 등의 세정 처리를 거쳐서, 배선 홈(23a)내에 구리를 주성분으로 하는 매립 배선(26a)을 형성한다.
계속하여, 웨이퍼(2) 표면의 습윤 상태가 유지된 상태에서 바로 CMP 후세정 처리로 이행한다. 먼저, 웨이퍼(2)에 대해 알칼리 세정 처리를 실시한다(도 17의 공정 105). 여기에서는, CMP 처리시의 슬러리 등의 이물질을 제거하는 목적을 가지고 있으며, CMP에서 웨이퍼(2)에 부착된 산성 슬러리를 중화하고, 웨이퍼(2), 이물질, 세정용 브러시 간의 제타(zeta) 전위를 방향을 정리하여, 이들 사이의 흡착력을 없애기 위하여, 예를 들면 pH 8정도 또는 그 이상의 약알칼리 약액을 공급하면서, 기판(2S)의 표면을 스크럽 세정(또는 브러시 세정)한다. 알칼리 약액으로서, 예를 들면 아미노 에타놀(DAE(Diluted Amino Ethanol), 조성: 2-Aminoethanol, H2NCH2CH2OH, 농도: 0.001∼0.1% 정도, 바람직하게는 0.01%)를 이용하였다. 이 약액은 구리의 에칭 작용이 적고, NH4OH와 동등한 세정력을 갖는다.
계속하여, 웨이퍼(2)에 대해 산 세정 처리를 실시한다(도 17의 공정 106). 여기에서는, TDDB 특성의 향상, 잔류 금속 제거, 절연막(19d) 표면의 댕글링 본드(dangling bond)의 감소 및 절연막(19d) 표면의 요철 제거 등의 목적을 가지고있으며, 불산(hydrofluoric acid; HF) 수용액을 웨이퍼(2)의 표면에 공급하여 에칭에 의한 이물질 입자(파티클)를 제거한다. 불산 세정을 부가한 것만으로도 TDDB 특성을 개선할 수 있다. 이것은 산 처리에 의해 표면의 손상층이 제거되어 계면의 밀착성이 향상하였기 때문이라 생각된다. 불산(HF) 세정은 예를 들면 브러시 스크럽 세정을 사용하여, HF 농도를 0.5%, 세정 시간을 20초로 하는 조건을 선택할 수 있다.
다음에, 상기 세정실(C2) 내에 있어서, 예를 들면 순수 린스 처리를 웨이퍼(2)에 대해 실시한 후, 상기 CMP 장치(3)내의 건조실(D1, D2) 내에 있어서, 예를 들면 스핀 건조, 램프 어닐 건조 또는 IPA(이소프로필알콜), 베이퍼(vapor) 건조 등과 같은 건조 처리(도 17의 공정 107)로 이행한다. 건조실(D1, D2)에서는 웨이퍼(2)를 1장씩 처리한다.
계속하여, 후처리(도 17의 공정 108, 109)로 이행한다. 여기에서는, 먼저 도 24에 도시한 바와 같이, 웨이퍼(2)의 표면(매립 배선(26a)이 노출되는 면)에 대해, 수소 플라즈마 처리를 실시한다. 이 수소 플라즈마 처리 조건은 예를 들면 웨이퍼(2)의 직경을 8인치(=약 20㎝)로 한 경우, 처리 압력을 5.0Torr(=6.6661×102㎩), 고주파(RF) 전력을 600W, 기판 온도를 400℃, 수소 가스 유량을 500㎤/min, 처리 시간을 10∼30초로 하고 있다. 전극간 거리는 600mils(15.24㎜)로 하였다.
계속하여, 수소 플라즈마 처리 공정(108) 후, 대기에 개방하지 않고 연속하여, 도 25에 도시한 바와 같이, 웨이퍼(2)의 표면(매립 배선(26a)이 노출되는 면)에 대해, 암모니아(NH3) 플라즈마 처리를 실시한다. 이 암모니아 플라즈마 처리 조건은 예를 들면 암모니아 유량을 200㎤/min 정도로 한 이외는 공정 108의 수소 플라즈마 조건과 동일하다.
또, 플라즈마 처리 조건은 이들 예시한 조건에 한정되지 않는 것은 물론이다. 본 발명자들의 검토에서는, 압력이 높을수록 플라즈마 손상을 감소할 수 있으며, 기판 온도가 높을수록 TDDB 수명의 기판내 편차를 감소할 수 있음과 아울러 수명을 길게 할 수 있다. 또한, 기판 온도가 높고, RF 전력이 크고, 처리 시간이 길수록 Cu의 표면에 힐록(hillock)이 생기기 쉽다는 것을 발견하였다. 이들 발견과 장치 구성 등에 따른 조건의 편차를 고려하면, 예를 들면 처리 압력은 0.5∼6Torr(=0.66661×102∼7.99932×102㎩), RF 전력은 300∼600W, 기판 온도는 350∼450℃, 수소 가스 유량은 50∼1000㎤/min, 암모니아 가스 유량은 20∼500㎤/min, 처리 시간은 5∼180초, 전극간 거리는 150∼1000mils(3.81∼25.4㎜)의 범위로 설정할 수 있다.
상기와 같은 후처리 후, 캡 절연막의 형성 공정(도 17의 공정 110)으로 이행한다. 즉, 암모니아 플라즈마 처리 공정(109) 후, 대기에 개방하지 않고 연속하여 도 26에 도시한 바와 같이, 매립 배선(26a) 및 절연막(19d)의 표면 상에, 절연막(22b)(캡 막)을 CVD법 등에 의해 퇴적한다. 절연막(22b)은 예를 들면 상기 절연막(22a)과 동일 두께의 동일 재료로 이루어지며, 절연막(22a)과 동일한 변형예가 있다. 상기한 후처리 및 캡용 절연막(22b)의 형성 처리는 상기한 플라즈마 처리 장치(7)를 이용하였다.
이와 같이 본 실시 형태에서는 캡 막용의 절연막(22b)의 퇴적에 앞서 수소 플라즈마 처리 및 암모니아 플라즈마 처리를 웨이퍼(2)에 대해 차례로 실시한다.
암모니아 플라즈마에서는 CMP로 산화된 구리 배선 표면의 산화구리(CuO, CuO2)를 구리(Cu)로 환원한다. 또한, 셋트 플로우시의 구리의 실리사이드화를 막는 질화구리(CuN)층이 매립 배선(26a)의 표면(아주 얇은 영역)에 형성된다. 배선 사이의 절연막(19d) 상면(아주 얇은 영역)에서는, SiN화 또는 SiH화가 진행되어, 절연막(19d) 표면의 댕글링 본드를 보상하고, 또한 캡 막(질화 실리콘막)과 매립 배선(26a) 및 절연막(19d)의 밀착성을 향상시킬 수 있으며, 계면의 리크 전류를 감소할 수 있다. 이와 같은 효과에 의해, TDDB 수명을 향상시킬 수 있다.
한편, 수소 플라즈마에서는 본 발명자들에 의한 일본 특허출원 평11-226876호 및 특허출원 2000-104015호에서도 기술된 바와 같이, 암모니아 플라즈마 처리 등에 비하여 유기계의 제거 능력이 매우 높기 때문에, CMP에서의 슬러리에 포함되어 있는 BTA, 슬러리 성분이나 CMP 후세정의 유기산과 프로세스 중에 생성된 잔류 유기물을 거의 완전히 제거하고, 계면의 리크 전류를 감소시킬 수 있다. 그 결과, TDDB 수명을 더욱 향상시킬 수 있다.
따라서, 이 수소 플라즈마 처리와 암모니아 플라즈마 처리를 차례로 실시함으로써, 구리를 주성분으로 하는 매립 배선(26a) 표면의 환원 및 내(耐)실리사이드배리어층의 형성과, 절연막 계면의 크리닝 및 SiH 효과, SiN 효과를 얻을 수 있으며, 더욱 신뢰성을 향상시킬 수 있다. 도 27은 실제로 수소 플라즈마 처리 및 암모니아 플라즈마 처리를 조합하여 실시하였을 때의 TDDB 특성을 나타내고 있다. CMP 조건 및 CMP 후세정 조건은 모두 동일하다. 층간 절연막이, 예를 들면 TEOS(Tetraethoxysilane) 가스를 사용한 플라즈마 CVD법에 의해 형성된 산화 실리콘막 상에, 플라즈마 CVD법에 의해 형성된 질화 실리콘막을 퇴적함으로써 구성되어 있는 경우에 있어서, 수소 플라즈마와 암모니아 플라즈마를 조합하여 실시한 샘플에서는, 암모니아 플라즈마 처리를 단독으로 실시한 경우와 비교하여, TDDB 수명이 약 2자리수 향상되는 것이 판명되었다. 이 환원 처리에 의한 TDDB 수명의 향상에 관해서는, 본 발명자들에 의한 일본 특허출원 평11-226876호, 특허출원 2000-104015호에 개시하고 있다.
또한, 도 27에는 층간 절연막이 본 실시 형태에서 설명한 바와 같은 유전율이 낮은 재료(예를 들면 상기 SiLK)로 구성되어 있는 경우의 그 대략적인 추정 특성을, SiLK의 절연 내압이 4.0∼5.0㎹/㎝정도인 것, 유기 SOG(Spin On Glass) 층간 구조의 TDDB 특성 평가의 경험 등에서 나타났다. 암모니아 플라즈마 처리만으로는, 예를 들면 약0.13∼0.17㎹/㎝, 10년의 동작 환경에서는 불충분하게 되는 경우가 있는데 비하여, 수소 플라즈마 및 암모니아 플라즈마를 사용하는 본 실시 형태의 경우에는 상기 동작 환경에 대해 충분한 신뢰도를 확보할 수 있다. 층간 절연막에 저유전율막을 사용한 경우의 환원 처리에 의한 TDDB 수명의 구조에 관해서는, 본 발명자들에 의한 일본 특허출원 2000-300853호에 개시하고 있다.
도 28은 상기와 같이 하여 제7 배선층까지 형성한 CMIS-LSI의 일례를 도시하고 있다. 특별히 한정되는 것은 아니지만, 이하에 각 부분의 칫수를 기재한다.
제1 배선층(M1)의 막두께 및 배선 피치(인접 배선의 중심에서부터 중심까지의 거리)는 예를 들면 0.4㎛ 정도 또는 0.25㎛ 정도이다. 또한, 제2 배선층(M2)에서부터 제5 배선층(M5)까지는 상기한 Cu 배선의 형성방법에 의해 제조한다. 제2 배선층(M2) 및 제3 배선층(M3)의 도전성 배리어막의 두께는 예를 들면 0.05㎛ 정도, 주도체막의 두께는 예를 들면 0.35㎛ 정도, 배선 폭 및 배선 피치는 예를 들면 0.5㎛ 정도 또는 0.25㎛ 정도이다. 제4 배선층(M4) 및 제5 배선층(M5)의 도전성 배리어막의 두께는 예를 들면 0.05㎛ 정도, 주도체막의 두께는 예를 들면 0.95㎛ 정도, 배선 폭 및 배선 피치는 예를 들면 1.0㎛ 정도 또는 0.25㎛ 정도이다. 또한, 제6 배선층(M6)은 예를 들면 텅스텐막, 알루미늄막 및 텅스텐막의 3층 구성으로 되어 있다. 또한, 제7 배선층(M7)은 예를 들면 알루미늄막으로 이루어진다. 제7 배선층(M7)의 패드에는 범프 전극이 형성되거나, 또는 본딩 와이어가 접속되는데 도시를 생략하고 있다. 제7 배선층(M7)을 알루미늄과 텅스텐의 적층막으로 구성하고 있는 이유의 하나로서, 그 적층막은 다마신 배선 구조를 채용하지 않는 통상의 반도체 집적 회로 장치의 최상층에 일반적으로 사용하고 있으며, 범프 전극이나 본딩 와이어의 접속 신뢰성을 확보할 수 있다는 것이 경험적으로 증명되어 있기 때문이다. 제1 배선층(M1)과 제2 배선층(M2)을 접속하는 스루홀의 직경은 예를 들면 0.45㎛ 정도 또는 0.25㎛ 정도이다. 제2 배선층(M2)과 제3 배선층(M3)을 접속하는 스루홀의 직경은 예를 들면 0.5㎛ 정도 또는 0.25㎛ 정도이다. 제3 배선층(M3)과 제4 배선층(M4)을 접속하는 스루홀의 직경은 예를 들면 0.5㎛ 정도또는 0.25㎛ 정도이다. 제4 배선층(M4)과 제5 배선층(M5)을 접속하는 스루홀의 직경은 예를 들면 1.0㎛ 정도 또는 0.25㎛ 정도이다. 제5 배선층(M5)과 제6 배선층(M6)을 접속하는 스루홀의 직경은 예를 들면 0.5㎛ 정도 또는 0.25㎛ 정도이다.
(제3 실시 형태)
본 발명의 제3 실시 형태는 상기 제2 실시 형태의 변형예를 설명하는 것으로, 상기 CMP 후세정 처리시에 있어서 알칼리 세정 처리후, 환원 처리를 실시하고, 산세정을 더 실시하는 것이다.
즉 도 17의 공정 105를 거친 후, 도 29에 도시한 바와 같이, 웨이퍼(2)에 대해 환원 처리를 실시한다. 여기에서는 수소 가스 분위기 중에서, 예를 들면 200∼475℃, 바람직하게는 300℃, 예를 들면 0.5∼5분, 바람직하게는 2분 정도의 열처리를 기판(1)에 대해 실시하였다(수소(H2) 어닐). 이에 따라, CMP시에 발생한 매립 배선(26a) 표면의 산화 구리막을 구리로 환원할 수 있으며, 그 후의 산 세정에 의한 매립 배선(26a)의 에칭을 억제 또는 방지할 수 있다. 이 때문에, 배선 저항의 상승, 배선 저항의 편차 및 단차의 발생을 동시에 억제 또는 방지할 수 있으며, 게다가 에치 코로젼(etch corrosion)의 발생도 억제 또는 방지할 수 있다. 또한, 환원 처리를 행하지 않은 경우, CMP 처리시에 웨이퍼(2)의 표면에 부착된 BTA 등과 같은 유기물이 세정 처리시에 마스크로 되어 절연막(19d)의 표층을 양호하게 깍을 수 없는 경우가 있는데, 본 실시 형태와 같이 환원 처리를 실시함으로써, CMP시에 부착된 BTA 등의 유기물을 제거할 수 있으므로, 절연막(19d)의 표층을 충분히 또한 균일하게 제거할 수 있다. 이에 따라서, 반도체 집적 회로 장치의 TDDB 수명을 대폭 향상시키는 것이 가능해진다.
도 30에 본 실시 형태에 따른 TDDB 특성의 결과를 나타낸다. 도면으로부터 알칼리 세정과 산 세정의 연속 시퀀스의 TDDB 특성과 비교하여, 알칼리 세정, 수소 어닐 및 산 세정의 시퀀스의 TDDB 특성은 약 2자리수 향상되는 것을 알 수 있다. 층간 절연막에 저유전율의 절연 재료를 사용한 매립 구리 배선 구조의 신뢰성을 고려하면, TDDB 수명이 2자리수 향상되는 것은 매우 유효한 프로세스이다. 알칼리 세정과 산 세정 사이에, 수소 어닐을 삽입함으로써, TDDB 수명이 향상되는 이유로서는, CMP시에 부착되는 BTA 등의 유기물이 제거되기 때문이라 생각된다. 유기물이 부착된 채 산 세정을 행하면, TDDB 수명을 좌우하는 인접 절연막 표면의 크리닝(리프트 오프)을 충분히 할 수 없으리라 추정된다. 한편, 본 실시 형태에서는 수소 어닐 처리를 실시하고 나서 세정 처리를 실시하기 때문에, 절연막의 표층을, 충분히 그리고 균일하게 리프트 오프할 수 있으며, TDDB 수명을 향상시키는 것이 가능해진다.
또한, 상기와 같이 배선 저항의 발생은 CMP에 의한 산화막의 형성 촉진, 불산 세정 등의 산성 용액에 의한 산화 구리막의 제거, 배선 저항의 증가(변동) 및 단차의 발생의 순으로 진행한다. 따라서, 알칼리 세정이 종료된 시점에서, 수소 어닐 처리를 실시함으로써, CMP시에 발생한 배선 표면의 산화 구리막을 구리로 환원할 수 있으며, 그 후의 산 세정에 의한 구리 배선의 에칭을 억제 또는 방지할 수있다. 이에 따라, 배선 저항 상승, 편차 및 단차의 발생을 동시에 억제 또는 방지할 수 있음과 아울러 에치 코로젼의 발생도 억제 또는 방지할 수 있다.
도 31은 본 실시 형태를 적용한 경우, 배선 저항의 수소 어닐 의존성을 나타낸 그래프이다. 알칼리 세정 및 산 세정을 연속적으로 실시하는 것보다도, 알칼리 세정, 수소 어닐 및 산 세정을 순차로 실시하는 편이, 배선 저항을 약 6% 감소시킬 수 있었다. 또한, 저항의 편차도 6.4%를 5.9%로 감소시킬 수 있었다. 상기의 예에서는, 환원 처리로서 수소 어닐을 실시하는 경우에 관하여 설명하였으나, 이것에 한정되는 것은 아니며 예를 들면 수소 플라즈마 또는 암모니아 플라즈마를 실시해도 된다. 이 경우, 상기한 효과 외에, 환원 처리 시간을 단축할 수 있으며, 스루풋을 향상시킬 수 있다는 효과가 얻어진다. 수소 플라즈마 또는 암모니아 플라즈마와 비교한 경우의 수소 어닐의 이점으로서는, 디바이스 프로세스에서 잘 사용되고 있으며 실적이 있고, 또한 진공 상태를 형성할 필요가 없기 때문에, 비교적 용이하게 처리를 실시할 수 있다는 이점이 있다. 또한, 상기 CMP 후세정 처리에 선행하거나 이와 병행하여, 웨이퍼(2)의 표면을 순수 스크럽 세정, 순수 초음파 세정, 순수 유수 세정 또는 순수 스핀 세정하거나, 웨이퍼(2)의 이면을 순수 스크럽 세정해도 된다.
또한, 상기 예에서는 CMP 후세정 처리의 알칼리 세정 처리를 실시한 후, 산 세정 처리전에 환원 처리를 실시하는 경우에 관하여 설명하였으나, 이것에 한정되는 것은 아니며 여러가지로 변경가능하다. 예를 들면, CMP 처리후, 상기 환원 처리(수소 어닐 등)을 실시하고, 그 후 알칼리 세정 및 산 세정을 차례로 실시하도록해도 된다.
또한, 상기 예에서는 CMP 후세정 처리시에 있어서 알칼리 세정 처리 및 산 세정 처리를 실시하는 경우에 관하여 설명하였으나, 이것에 한정되는 것은 아니며, 예를 들면 CMP 후세정 처리시에 산 세정 처리만을 실시하도록 해도 된다. 이 경우, CMP 처리후, 산 세정 처리를 행하기 전에, 상기 환원 처리(수소 어닐 처리)를 실시하는 것이 바람직하다. 산 세정만을 행한 것만으로도 TDDB 특성이 개선된다. 이것은 손상층의 제거에 의해 계면의 특성을 향상시킬 수 있었기 때문이라 생각된다. 이 경우에도 CMP층(3)에 환원 처리부를 형성하도록 해도 된다.
또한, 상기의 예에서는 후처리시에 있어서, 수소 플라즈마 처리후에 암모니아 플라즈마 처리를 행하는 경우에 관하여 설명하였으나, 이것에 한정되는 것은 아니며, 예를 들면 암모니아 플라즈마 처리후에 수소 플라즈마 처리를 진공 상태를 유지한 상태에서 연속적으로 행하도록 해도 된다. 또한, 암모니아 플라즈마 처리만을 행하도록 해도 된다. 이러한 경우, 배선 저항은 상기한 경우보다도 저하하였지만, TDDB 수명을 향상시킬 수 있었다.
또한, 건조 처리후, 후처리에 앞서 상기한 수소 어닐 처리를 실시해도 된다. 또한, 건조 처리후, 수소 어닐 처리를 실시하고, 그 후, 후처리로서 암모니아 플라즈마만을 행하도록 해도 된다. 어떻게 하더라도 수소 어닐의 조건으로서는, 처리 온도는 예를 들면 200∼475℃, 바람직하게는 300℃ 정도, 처리 시간은 예를 들면 0.5∼5분, 바람직하게는 2분 정도로 하였다. 이 방법은 특히 매립 배선용의 구리로 이루어지는 주도체막을 도금법에 의해 형성하는 경우에 적당하다. 또한, 후세정 처리중 또는 그 직전의 환원 처리시에 있어서 수소 어닐을 행하지 않는 경우에 적당하다. 이와 같이 수소 어닐 처리를 실시함으로써, 도금법에 의해 형성된 구리를 재결정화시킬 수 있으므로, 배선 저항을 낮추는 것이 가능해진다. 또한, 이 수소 어닐 처리를 행하지 않고 캡 막(절연막(22b))을 퇴적하면, 열응력에 의해 캡 막의 박리가 생기는 경우가 있는데, 수소 어닐 처리를 실시함으로써, 이것을 억제 또는 방지할 수 있다.
(제4 실시 형태)
본 발명의 제4 실시 형태에서는, 연마 프리 화학 기계 연마법을 이용하는 경우에 관하여 설명하겠다.
먼저, 상기 도 22에서 설명한 웨이퍼(2)를, CMP 장치의 연마 처리부(P1)의 연마판(3d)상에 있어서, 지립을 포함하지 않는 슬러리를 사용한 화학 기계 연마(지립 프리 화학 기계 연마)를 행하고, 배선 홈(23a)의 외부의 구리로 이루어지는 주도체막(22a)을, 도 32에 도시하는 바와 같이 제거한다.
여기에서 지립 프리 화학 기계 연마란 예를 들면 알루미나, 실리카 등의 분말로 이루어지는 지립의 함유량이 0.5중량% 이하인 연마액(슬러리)을 사용한 화학 기계 연마를 의미하고, 연마액으로서는 특히 지립의 함유량이 예를 들면 0.1중량% 이하인 것이 바람직하며, 0.05중량% 이하 또는 0.01중량% 이하인 것이 더욱 바람직하다.
또한, 연마액으로서는 구리의 부식 영역에 속하도록 그 pH가 조정된 것이 사용되며, 또한 도전성 배리어막(24a)에 대한 주도체막(25a)의 연마 선택비가 적어도5이상이 되도록 그 조성이 조정된 것이 사용된다. 이러한 연마액으로서, 산화제와 유기산을 포함한 슬러리를 예시할 수 있다. 산화제로서는, 과산화수소, 수산화암모늄, 질산암모늄, 염화암모늄 등을 예시할 수 있으며, 유기산으로서는, 구연산, 말론산(malonic acid), 푸말산(fumaric acid), 사과산(malic acid), 아디핀산, 안식향산(benzoic acid), 푸탈산(phthalic acid), 타르타르산(tartaric acid), 락트산(lactic acid), 호박산, 옥살산(oxalic acid) 등을 예시할 수 있다. 이들 중에서 과산화수소는 금속 성분을 포함하지 않으며, 또한 강산이 아니기 때문에, 연마액에 사용하기에 바람직한 산화제이다. 또한, 구연산은 식품 첨가물로서도 일반적으로 사용되고 있으며, 독성이 낮고 폐액으로서의 해(害)도 적고, 냄새도 없고, 물에의 용해도도 높기 때문에, 연마액으로 사용하기에 바람직한 유기산이다. 본 실시 형태에서는 예를 들면 순수에 5체적%의 과산화수소와 0.03중량%의 구연산을 첨가하고, 지립의 함유량을 0.01중량% 미만으로 한 연마액을 사용한다.
상기 연마액으로 화학 기계 연마를 행하면, 먼저 구리 표면이 산화제에 의해 산화되고, 표면에 얇은 산화층이 형성된다. 이어서 산화물을 수용성화하는 물질이 공급되면 상기 산화층이 수용액으로 되어 용출되고, 상기 산화층의 두께가 줄어든다. 산화층이 얇아진 부분은 다시 산화성 물질에 쬐여 산화층의 두께가 늘어나고, 이 반응을 반복하여 화학 기계 연마가 진행된다. 이와 같은 지립 프리의 연마액을 사용한 화학 기계 연마에 관해서는, 본원 발명자들에 의한 일본 특허출원 평9-299937호 및 특허출원 평10-317233호에 상세히 기재되어 있다.
연마 조건은 일례로서 하중=250g/㎠, 웨이퍼 캐리어 회전수=30rpm, 정반(定盤) 회전수=25rpm, 슬러리 유량=150㏄/min으로 하고, 연마 패드는 미국 로델(Rodel)사의 경질 패드(IC1400)을 사용한다. 연마의 종점은 주도체막(25a)이 제거되어 베이스의 도전성 배리어막(24a)이 노출된 시점으로 하고, 종점의 검출은 연마 대상이 주도체막(25a)으로부터 도전성 배리어막(24a)이 되었을 때에 변화하는 정판 또는 웨이퍼 캐리어의 회전 토크 신호 강도를 검출함으로써 행한다. 또한, 연마 패드의 일부에 구멍을 형성하고, 웨이퍼(2)의 표면으로부터의 광반사 스펙트럼 변화에 의거하여 종점을 검출하거나, 슬러리의 광학적 스펙트럼 변화에 의거하여 종점을 검출해도 된다.
상기와 같이 지립 프리 화학 기계 연마를 행함으로써, 배선 홈(23a)의 외부의 주도체막(25a)은 대부분 제거되어 하층의 도전성 배리어막(24a)이 노출되는데, 도 33 및 도 34에 확대해 도시하는 바와 같이, 베이스 단차에 기인하여 생긴 도전성 배리어막(24a)의 오목부(화살표로 도시함) 등에는 이 연마에서는 제거할 수 없었던 주도체막(25a)이 잔존하는 경우가 있다.
다음에, 배선 홈(23a)의 외부의 도전성 배리어막(24a)과 그 상면에 국소적으로 남겨진 주도체막(25a)을 제거하기 위하여, 웨이퍼(2)를, 상기 도 7에 도시한 연마 처리부(P1)로부터 연마 처리부(P2)로 옮기고, 지립을 포함하는 연마액(슬러리)을 사용한 화학 기계 연마(지립 사용 화학 기계 연마)를 행한다. 여기에서, 지립 사용 화학 기계 연마란 알루미나, 실리카 등의 분말로 이루어지는 지립의 함유량이 0.5중량%보다도 많은 연마액을 사용한 화학 기계 연마를 의미한다. 본 실시 형태에서는, 연마액으로서 순수에 5체적%의 과산화수소, 0.03중량%의 구연산 및 0.5중량%의 지립을 혼합한 것을 사용하는데, 이것에 한정되는 것은 아니다. 이 연마액은 상기의 슬러리 공급관(3h)을 통하여 연마판(3d)의 연마 패드(3e)에 공급된다.
또한, 이 지립 사용 화학 기계 연마에 있어서는, 도전성 배리어막(24a)의 상면에 국소적으로 남겨진 주도체막(25a)의 제거에 이어서, 배선 홈(23a) 외부의 도전성 배리어막(24a)을 제거한다. 따라서, 도전성 배리어막(24a)에 대한 주도체막(25a)의 연마 선택비가 상기 지립 프리 화학 기계 연마의 연마 선택비보다도 낮은 조건, 예를 들면 선택비 3이하의 조건에서 연마를 행하고, 배선 홈(23a) 내부의 주도체막(25a)의 표면이 연마되는 것을 억제한다.
연마 조건은 일례로서 하중=120g/㎠, 웨이퍼 캐리어 회전수=30rpm, 정반 회전수=25rpm, 슬러리 유량=150㏄/min으로 하고, 연마 패드는 미국 로델(Rodel)사의 IC1400을 사용한다. 연마량은 도전성 배리어막(24a)의 막두께에 상당하는 분량으로 하고, 연마의 종점은 도전성 배리어막(24a)의 막두께 및 연마 속도로부터 산출한 시간에 따라서 제어한다.
다음에, 도 35에 도시한 바와 같이, 상기의 지립 사용 화학 기계 연마를 행함으로써, 배선 홈(23a) 외부의 도전성 배리어막(24a)은 대부분 제거되어 하층의 절연막(19d)이 노출되는데, 도 36, 도 37에 확대해 도시한 바와 같이, 베이스 단차에 기인하여 생긴 절연막(19d)의 오목부(화살표로 도시) 등에는 상기의 연마에서 제거할 수 없었던 도전성 배리어막(24a)이 잔존한다.
이어서, 배선 홈(23a) 내부의 주도체막(25a)의 연마를 가능한 한 억제하면서, 배선 홈(23a) 외부의 절연막(19d)상에 국소적으로 남겨진 도전성배리어막(24a)을 제거하기 위한 선택적 화학 기계 연마(제3 스텝의 CMP)를 행한다. 이 선택적 화학 기계 연마는 주도체막(25a)에 대한 도전성 배리어막(24a)의 연마 선택비가 적어도 5이상이 되는 조건에서 행한다. 또한, 이 화학 기계 연마는 주도체막(25a)의 연마 속도에 대한 절연막(19d)의 연마 속도의 비가 1보다도 커지는 조건에서 행한다.
상기 선택적 화학 기계 연마를 행할 때에는, 일반적으로 상기 지립 사용 화학 기계 연마에서 사용한 바와 같은 0.5중량%보다도 많은 지립을 함유하는 연마액에 부식방지제를 첨가한 것을 사용한다. 부식방지제란 주도체막(25a)의 표면에 내식성의 보호막을 형성함으로써 연마의 진행을 저지 또는 억제하는 약제를 말하며, 벤조트리아졸(BTA), BTA 카르본산 등의 BTA 유도체, 도데실메르캅탄, 트리아졸, 톨릴트리아졸 등이 사용되는데, 특히 BTA를 사용한 경우에 안정된 보호막을 형성할 수 있다.
부식방지제로서 BTA를 사용하는 경우, 그 농도는 슬러리의 종류에 따라 달라지는데, 통상 0.001∼1중량%, 더욱 바람직하게는 0.01∼1중량%, 더욱 바람직하게는 0.1∼1중량%(3단계)의 첨가로 충분한 효과가 얻어진다. 본 실시 형태에서는 연마액으로서 상기 제2 스텝의 지립 사용 화학 기계 연마에서 사용한 연마액에 부식방지제로서 0.1중량%의 BTA를 혼합한 것을 사용하는데, 이것에 한정되는 것은 아니다. 또한, 부식방지제의 첨가에 의한 연마 속도의 저하를 피하기 위하여, 폴리아크릴산, 폴리메타크릴산, 이들의 암모늄염 또는 에틸렌디아민4초산(EDTA) 등을 필요에 따라서 첨가해도 된다. 이와 같은 부식방지제를 포함하는 슬러리를 사용한화학 기계 연마에 관해서는 본원 발명자 등에 의한 일본 특허출원 평10-209857호, 일본 특허출원 평9-299937호 및 일본 특허출원 평10-317233호에 상세히 기재되어 있다.
이 선택적 화학 기계 연마는 상기의 지립 사용 화학 기계 연마가 종료된 후, 계속하여 CMP 장치(3)의 연마 처리부(P2)에서 행해진다. 부식방지제를 첨가한 연마액은 상기의 슬러리 공급관(3h)을 통하여 연마 패드(3e)의 표면에 공급된다. 연마 조건은 일례로서 하중=120g/㎠, 웨이퍼 캐리어 회전수=30rpm, 정반 회전수=25rpm, 슬러리 유량=190㏄/min으로 한다.
도 38, 도 39 및 도 40에 도시한 바와 같이, 상기의 선택적 화학 기계 연마를 행함으로써, 배선 홈(23a) 외부의 도전성 배리어막(24a)이 모두 제거되며, 배선 홈(23a)의 내부에 매립 배선(26a)이 형성된다.
매립 배선(26a)의 형성이 완료된 상기 웨이퍼(2)의 표면에는 지립 등의 파티클이나 Cu 산화물 등의 금속 입자를 포함한 슬러리 잔사(殘渣)가 부착되어 있다. 여기에서, 이 슬러리 잔사를 제거하기 위하여, 먼저 크린 스테이션(clean station)에서, BTA를 포함하는 순수로 웨이퍼(2)를 세정한다. 이 때, 세정액에 800㎑ 이상의 고주파 진동을 가하여 웨이퍼(2)의 표면으로부터 슬러리 잔사를 유리시키는 메가소닉 세정을 병용해도 된다. 이어서, 표면의 건조를 막기 위하여 기판(1)을 습윤 상태로 유지한 상태에서 연마 처리부(P2)로부터 후세정부로 반송하고, 세정실(C1)에 있어서, 0.1중량%의 NH4OH를 포함하는 세정액을 사용한 스크럽 세정을행하고, 계속하여 세정실(C2)에서 순수를 사용한 스크럽 세정을 행한다. 상기와 같이, 후세정부는 세정 중인 웨이퍼(2)의 표면에 빛이 조사하는 것에 기인하여 매립 배선(26a)에 부식이 발생하는 것을 막기 위하여, 전체가 차광벽으로 덮여져 있다.
상기 스크럽 세정(후세정)이 완료된 웨이퍼(2)는 스핀 드라이어 등을 갖는 건조실(D1, D2)에서 건조된 후, 다음 공정으로 반송된다. 그 후의 공정은 상기 제1 실시 형태와 동일하다. 도 41은 상술한 매립 배선(26a)의 형성 프로세스의 일부를 도시한 흐름도이다. 그 밖의 공정은 상기 제1 내지 제3 실시 형태의 각 수단과 동일하다.
본 실시 형태에 따르면, 상기 제2 실시 형태의 경우보다 TDDB 수명을 더 향상시킬 수 있다. 도 42는 본 실시 형태의 경우의 TDDB 수명을 나타낸 그래프이다. 본 실시 형태의 경우의 데이터는 라인 E로 나타내고 있다. 참고를 위하여, 처리 없음(라인 Ref)과 지립 사용의 화학 기계 연마의 경우(제2 실시 형태)의 데이터(라인 A)를 동시에 나타내고 있다. 암모니아 플라즈마 처리를 행하지 않고, 지립 프리 화학 기계 연마만을 행한 것만으로도, 라인 F에 나타낸 바와 같이 TDDB 특성이 개선된다. 이와 같이 지립 프리인 경우에 TDDB 수명이 향상되는 것은 산화실리콘막에 끼치는 손상을 감소할 수 있기 때문이라 생각된다. 지립 사용의 경우, 슬러리에는 2∼3㎛의 입경(2차 입경)의 지립(알루미나 등)이 포함된다. 이 지립에 의해 마이크로 스크래치가 생기고, 산화실리콘막(절연막(19d))의 표면에 손상을 준다. 그러나, 지립 프리의 경우에는 슬러리에 지립이 포함되지 않고, 또는 포함되어 있더라도 아주 소수이기 때문에, 손상을 대폭 경감할 수 있다. 이 때문에, TDDB 특성이 개선된 것이라 생각된다.
(제5 실시 형태)
본 실시 형태에서는, 상기 제1 실시 형태의 CMP 후세정 처리에 있어서의 산 세정 처리(도 17의 공정 106)시에, 약액으로서 상기 유기산을 사용하거나, 또는 불산과 유기산의 혼합 약액을 사용한다. 그 밖에는 상기 제1 내지 제 4 실시 형태와 동일하다. 유기산으로서, 예를 들면 구연산을 사용한 경우, 예를 들면 브러시 스크럽 세정을 행하고, 구연산 농도를 5%, 세정 시간을 45초로 하는 조건을 선택할 수 있다.
이와 같이 유기산 세정을 사용함으로써, CMP 등에서 생긴 표면의 손상층을 제거할 수 있다. 이에 따라서 TDDB 수명을 향상시킬 수 있다. 도 43은 본 실시 형태의 경우의 TDDB 수명을 나타낸 그래프이다. 본 실시 형태의 경우의 구연산을 적용한 데이터는 라인 H, HF 세정을 적용한 데이터는 라인 I로 나타내고 있다. 참고를 위하여, 처리없음(라인 Ref)과 상기 제2 실시 형태의 데이터(라인 A)를 동시에 나타내고 있다. 또한, 유기산을 사용한 경우, 베이스에 영향을 주지 않고 금속 이온만을 제거할 수 있는 효과도 있다. 즉 Fe, K, Ca 등의 불순물을 선택적으로 제거할 수 있다.
(제6 실시 형태)
도 44∼도 47은 본 발명의 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시한 평면도 및 단면도이다. 도 44∼도 47에서는 배선부만을 도시하고 있다.
도 44에 도시한 바와 같이, 상기 제1 내지 제5 실시 형태와 마찬가지로 매립 배선(26a) 및 캡 막용의 절연막(22b)을 형성한 후, 그 위에, 산화 실리콘막 등으로 이루어지는 저유전율의 절연막(19e) 및 TEOS를 원료 가스에 사용하여 플라즈마 CVD법에 의해 형성한 산화 실리콘막 등으로 이루어지는 절연막(19f)을 형성한다.
저유전율의 절연막(19e)은 예를 들면 수소 실세스키옥산(Hydrogen Silsesquioxane)을 원료로 하는 무기계 SOG막, 테트라알콕시실란(tetra alkoy silane)+알킬알콕시실란(alkyl alkoxy silane)을 원료로 하는 유기계 SOG막과 같은 도포형 절연막, 또는 플라즈마 CVD법으로 성막하는 플르오로카본(fluorocarbon) 폴리머막 등, 비유전율(ε)이 3.0 이하인 산화 실리콘계 절연막에 의하여 구성한다. 이와 같은 저유전율의 산화 실리콘막을 사용함으로써 배선간 기생 용량을 감소하고, 반도체 집적 회로 장치의 동작 속도를 향상할 수 있다.
다음에, 도 45에 도시한 바와 같은 패턴으로, 스루홀(30)을 개구한다. 스루홀(30)의 개구에는 포토리소그래피(photolithography)와 에칭을 사용한다. 도 46은 도 44의 X3-X3선의 단면도이다. 그런데, 저유전율의 절연막(19e)은 표면이 거친 막구조를 가지며, Si-OH 결합을 많이 갖는다. 이 때문에 그 상층에 형성하는 막의 막질과 계면 상태가 좋지 않다는 것이 경험적으로 판명되어 있다. 또한, 도전성 배리어막(질화 티탄 등)을 그대로 미처리로 성막하면 TDDB 특성이 좋지 않은 것도 경험적으로 판명되어 있다. 따라서, 다음으로 상기 실시 형태에서 설명한 암모니아 플라즈마 처리를 스루홀(30) 내부의 절연막(19e)의 노출부에 실시한다. 이에 따라서, 표면의 Si-OH 결합이 개선되어, 상기 실시 형태에서 설명한 바와 같이Si-O-N 결합으로 전환된다.
다음에, 도 47에 도시한 바와 같이, 스루홀(30) 내에, 예를 들면 질화 패턴 및 텅스텐으로 이루어지는 플러그(31)를 형성한다. 이 질화 티탄의 퇴적 시에, 상기 제1 내지 제6 실시 형태와 마찬가지로 Si-O-N 결합이 이탈되고, 질화 티탄과 저유전율의 절연막(19e)간의 계면이 개선되어 접착성이 향상된다. 이러한 스루홀(30) 내의 플라즈마 처리는 배선 홈에도 적용할 수 있는 것은 물론이다.
또한, 암모니아 플라즈마 처리 대신에 수소 플라즈마 처리, 질소, 아르곤, 헬륨 등이 혼합된 플라즈마 처리이어도 된다. 물론, 상기 암모니아 플라즈마 처리 및 수소 플라즈마 처리를 모두 실시해도 된다. 이에 따라서, 효과를 더욱 향상시킬 수 있다. 그 밖에는 상기 제1 내지 제5 실시 형태와 동일하다.
스루홀(30)의 개구 후에 포토레지스트막을 제거하기 위한 애싱(ashing) 공정에 있어서, 스루홀(30) 바닥부의 매립 배선(26a)의 표면이 산화되는 경우가 있다. 이러한 산화층을 제거하는 기술로서, 예를 들면 일본 특허출원 평11-16912호 공보에 기재된 기술이 있다.
(제7 실시 형태)
본 실시 형태에 있어서는, 듀얼 다마신법에 관하여 설명하겠다. 듀얼 다마신법은 구멍과 배선 홈을 동일한 도전성 재료로 동시에 매립하는 공정을 갖는 기술이다.
도 48은 제7 실시 형태에 있어서의 반도체 집적 회로 장치의 제조 공정 중의 요부 평면도, 도 49는 도 47의 X4-X4선의 단면도를 도시하고 있다. 절연막(22c,19g, 19h)에는 배선 홈(23a)이 형성되어 있다. 절연막(22c)은 예를 들면 질화 실리콘막으로 이루어진다. 절연막(19g, 19h)은 예를 들면 산화 실리콘막으로 이루어진다. 그 하층의 절연막(22a, 19c, 19d)에는 스루홀(32)이 형성되어 있다. 이 스루홀(32)은 배선 홈(23a)의 바닥면으로부터 제1 배선층(M1)의 상면에 이르는 정도, 즉 제1 배선층(M1)의 상면이 스루홀(32)의 바닥면으로부터 노출되도록 형성되어 있다.
계속하여, 제조 공정을 도 49 및 도 50에 도시한다. 도 50은 도 49의 X5-X5선의 단면도를 도시하고 있다. 여기에서는, 먼저, 예를 들면 탄탈(Ta)로 이루어지는 도전성 배리어막(24a)을, 상기와 동일한 조건으로 스퍼터링법에 의하여 퇴적한다. 여기에서도, 도전성 배리어막을 Ta로 하고 있으나, 상기한 바와 마찬가지로 TiN이나 그 밖에 예시한 막이어도 된다.
계속하여, 도전성 배리어막(24a) 상에, 구리로 이루어지는 주도체막(25a)(이 단계에서는 시트막)을, 예를 들면 150㎚ 정도의 증착(deposit) 막두께로 스퍼터링법에 의하여 퇴적한다. 이 때의 타켓으로서, 예를 들면 99.999%(5N) 이상, 바람직하게는 99.9999%(6N) 이상의 순도가 높은 무산소 구리를 사용하였다. 이에 따라서, 예를 들면 성막시의 주도체막(25a) 중의 구리의 농도를 99.999% 이상, 바람직하게는 99.9999% 이상으로 할 수 있다. 따라서, 구리 배선의 바닥면 및 측면에 순도가 높은 구리를 퇴적할 수 있다.
계속하여, 전해 도금법 등에 의하여 구리로 이루어지는 주도체막(23a)을 형성함으로써, 주도체막(23a)의 설계 막두께를 얻는다. 구리를 전해 도금법에 의해스루홀(32) 내에 매립할 때의 조건은 예를 들면 전류 밀도가 0.5∼1.0A/d㎡, 40초 정도이다. 또한, 구리를 배선 홈(23a) 내에 매립할 때의 조건은 예를 들면 전류 밀도가 1.0∼2.0A/d㎡, 140초 정도이다. 이어서, 상기 싱글 다마신법의 경우와 마찬가지로 수소 어닐 처리를 실시한다. 이 처리는 경우에 따라서는 없어도 된다.
계속하여, 제조 공정을 도 51 및 도 52에 도시한다. 도 52는 도 51의 X6-X6선의 단면도를 도시하고 있다. 여기에서는, 주도체막(23a) 및 도전성 배리어막(24a)을, 상기와 동일한 CMP법 등에 의하여 연마하고 여분의 부분을 제거함으로써 매립 배선(26a)을 형성한 후, 상기와 동일한 부식방지 프로세스 및 후세정 처리를 실시한다. 이 매립 배선(26a)은 스루홀(32)을 통하여 제1 배선층(M1)과 전기적으로 접속되어 있다.
계속하여, 제조 공정을 도 53 및 도 54에 도시한다. 도 54는 도 53의 X7-X7선의 단면도를 도시하고 있다. 여기에서는, 절연막(19h) 및 매립 배선(26a)의 표면에 대해 상기 제1 내지 제6 실시 형태에서 설명한 암모니아 플라즈마 처리 및 수소 플라즈마 처리를 실시한다. 이에 따라서, 싱글 다마신법에서 설명한 경우와 동일한 효과를 얻을 수 있다.
계속하여, 제조 공정을 도 55 및 도 56에 도시한다. 도 56는 도 55의 X8-X8선의 단면도를 도시하고 있다. 여기에서는, 절연막(22b)을 상기 제1 실시 형태 등과 동일하게 퇴적하여, 듀얼 다마신법에 의한 배선 구조를 얻었다.
이와 같은 본 실시 형태에서는, 상기 실시 형태의 구성에서 얻어지는 효과 이외에, 상기 제1 내지 제7 실시 형태와 동일한 구성 부분에 관해서는, 상기 제1내지 제7 실시 형태에서 설명한 것과 동일한 효과를 얻는 것이 가능해진다.
이상, 본 발명자들에 의하여 이루어지는 발명을 실시 형태에 의거하여 구체적으로 설명하였으나, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 벗어나지 않는 범위에서 여러 가지로 변경가능하다는 것은 물론이다.
예를 들면 상기 제1 내지 제8 실시 형태에 있어서는, 건조실을 2대 또는 그 이상 형성함으로써 세정 처리와 건조 처리의 시간적인 정합을 취하도록 하는 경우에 관하여 설명하였으나, 이것에 한정되는 것은 아니며, 예를 들면 건조실을 1대로 하고, 세정실과 건조실 사이에, 웨이퍼를 대기시키는 대기실을 설치하여 세정 처리와 건조 처리의 시간적인 정합을 취하도록 해도 된다. 이 경우, 대기실은 웨이퍼 표면의 습윤 상태를 유지 가능하게 하는 구조로 한다. 예를 들면 웨이퍼를 순수 등에 침지시킨 상태에서 대기시키는 것이 가능한 구조 또는 웨이퍼에 순수 등을 스프레이한 상태에서 대시키는 것이 가능한 구조를 갖고 있다. 이 대기실은 제1, 제2 세정실 사이에 개재시켜도 되고, 제2 세정실과 건조실 사이에 개재시켜도 된다. 또한, CMP 후세정 장치의 로더에 상기 대기실로서의 기능을 부여해도 된다. 또한, CMP 장치의 언로더에 상기 대기실로서의 기능을 부여해도 된다.
또한, 세정 처리와 건조 처리의 시간적인 정합을 취하기 위한 다른 예로서는, 예를 들면 세정실 내에 있어서, 웨이퍼에 대해 브러시 등을 접촉시키지 않고, 웨이퍼의 표면을 순수 등으로 세정하는 처리를 실시하는 것만으로 해도 된다.
또한, 세정 처리 및 건조 처리 모두를 행할 수 있는 기구부를 갖는 세정 건조실을 복수대 형성하고, 그 각각의 세정 건조실 내에서, 웨이퍼에 대해 세정 처리및 건조 처리를 실시하도록 해도 된다.
이상의 설명에서는 주로 본 발명자에 의하여 이루어진 발명을 그 배경이 된 이용 분야인 CMIS 회로를 갖는 반도체 집적 회로 장치의 제조 방법에 적용한 경우에 관하여 설명하였으나, 이것에 한정되는 것은 아니며, 예를 들면 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 또는 플래시 메모리(EEPROM; Electic Erasable Programmable Read Only Memory) 등과 같은 메모리 회로를 갖는 반도체 집적 회로 장치의 제조 방법, 마이크로프로세서 등과 같은 논리 회로를 갖는 반도체 집적 회로 장치의 제조 방법 또는 상기 메모리 회로와 논리 회로를 동일 반도체 기판에 형성하고 있는 혼합형의 반도체 집적 회로 장치의 제조 방법에도 적용 가능하다. 또한, 마이크로 머신, 액정 기판 등과 같은 반도체 집적 회로 장치 이외의 장치의 제조 방법에 적용하는 것도 가능하다.
본원에 의하여 개시되는 발명 중, 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 이하와 같다.
즉, CMP 후세정 처리시에 있어서, 웨이퍼에 대해 세정 처리를 실시한 후, 복수대의 건조실에서 병렬로 건조 처리를 실시하도록 함으로써, CMP 후세정 처리의 스루풋을 향상시키는 것이 가능해진다.

Claims (38)

  1. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 웨이퍼에 대해 화학 기계 연마 처리를 실시하는 공정,
    (b) 상기 화학 기계 연마 처리 후의 웨이퍼에 대해 세정 처리를 실시하는 공정,
    (c) 상기 세정 처리를 행하기 위한 세정 처리실의 후단에 2대 이상의 매엽식(枚葉式; single wafer) 건조실을 설치하고, 그 각각의 건조실 내에서 병렬로 웨이퍼에 대해 건조 처리를 실시하는 공정을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  2. 제1항에 있어서, 상기 화학 기계 연마 처리는 지립 프리(abrasive-free) 연마 처리 후, 지립 사용(abrasive-used) 연마 처리를 실시하는 공정을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  3. 제2항에 있어서, 상기 지립 프리 연마 처리는 구리로 이루어지는 주도체막을 연마하는 공정이고, 상기 지립 사용 연마 처리는 도전성 배리어막을 연마하는 공정이며, 이들 공정을 구비하는 상기 화학 기계 연마 처리에 의해 매립 배선을 형성하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  4. 제1항에 있어서, 상기 세정 처리는 제1, 제2 세정 처리를 갖는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  5. 제4항에 있어서, 상기 제1 세정 처리는 알칼리 세정 처리이며, 상기 제2 세정 처리는 산 세정 처리인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  6. 제1항에 있어서, 상기 세정 처리의 시간이 상기 건조 처리의 시간보다도 짧은 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  7. 제1항에 있어서, 상기 세정 처리는 약액을 이용한 브러시 세정 처리 후, 순수(純水)를 이용한 브러시 세정 처리를 행하는 공정을 구비하며, 상기 약액을 이용한 브러시 세정 시간은 상기 건조 처리의 시간보다도 짧은 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  8. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 웨이퍼에 대해 화학 기계 연마 처리를 실시하는 공정,
    (b) 상기 화학 기계 연마 처리 후의 웨이퍼를 습윤 상태로 유지하여 대기시키는 공정,
    (c) 상기 화학 기계 연마 처리 후의 웨이퍼에 대해 세정 처리를 실시하는 공정,
    (d) 상기 세정 처리를 행하기 위한 세정 처리실의 후단에 2대 이상의 매엽식 건조실을 설치하고, 그 각각의 건조실 내에서 병렬로 웨이퍼에 대해 건조 처리를 실시하는 공정을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  9. 제8항에 있어서, 상기 화학 기계 연마 처리는 지립 프리 연마 처리 후, 지립 사용 연마 처리를 실시하는 공정을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  10. 제9항에 있어서, 상기 지립 프리 연마 처리는 구리로 이루어지는 주도체막을 연마하는 공정이고, 상기 지립 사용 연마 처리는 도전성 배리어막을 연마하는 공정이며, 이들 공정을 구비하는 상기 화학 기계 연마 처리에 의해 매립 배선을 형성하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  11. 제8항에 있어서, 상기 (b)공정은 상기 웨이퍼를 순수 중에 침지 또는 상기 웨이퍼에 대해 순수를 스프레이한 상태에서 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  12. 제11항에 있어서, 상기 (b)공정은 상기 세정 처리의 전단에 설치된 로더 내에서 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  13. 제11항에 있어서, 상기 (b)공정은 상기 화학 기계 연마 처리의 후단에 설치된 언로더 내에서 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  14. 제11항에 있어서, 상기 (c)공정의 세정 처리는 제1, 제2 세정 처리를 갖고, 상기 (b)공정은 상기 제1 세정 처리와 상기 제2 세정 처리와의 사이에 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  15. 제8항에 있어서, 상기 세정 처리는 제1, 제2 세정 처리를 갖는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  16. 제15항에 있어서, 상기 제1 세정 처리는 알칼리 세정 처리이며, 상기 제2 세정 처리는 산 세정 처리인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  17. 제8항에 있어서, 상기 세정 처리의 시간이 상기 건조 처리의 시간보다도 짧은 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  18. 제8항에 있어서, 상기 세정 처리는 약액을 이용한 브러시 세정 처리 후, 순수를 이용한 브러시 세정 처리를 행하는 공정을 구비하며, 상기 약액을 이용한 브러시 세정 시간은 상기 건조 처리의 시간보다도 짧은 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  19. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 웨이퍼에 대해 화학 기계 연마 처리를 실시하는 공정,
    (b) 상기 화학 기계 연마 처리 후의 웨이퍼에 대해 세정 처리를 실시하는 공정,
    (c) 상기 화학 기계 연마 처리 후의 웨이퍼를 습윤 상태로 유지하여 대기시키는 공정,
    (d) 상기 세정 처리를 행하기 위한 세정 처리실의 후단에 1대의 매엽식 건조실을 설치하고, 그 건조실 내에서 웨이퍼에 대해 건조 처리를 실시하는 공정을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  20. 제19항에 있어서, 상기 화학 기계 연마 처리는 지립 프리 연마 처리 후, 지립 사용 연마 처리를 실시하는 공정을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  21. 제20항에 있어서, 상기 지립 프리 연마 처리는 구리로 이루어지는 주도체막을 연마하는 공정이고, 상기 지립 사용 연마 처리는 도전성 배리어막을 연마하는공정이며, 이들 공정을 구비하는 상기 화학 기계 연마 처리에 의해 매립 배선을 형성하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  22. 제19항에 있어서, 상기 세정 처리는 제1, 제2 세정 처리를 갖는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  23. 제22항에 있어서, 상기 제1 세정 처리는 알칼리 세정 처리이며, 상기 제2 세정 처리는 산 세정 처리인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  24. 제19항에 있어서, 상기 (c)공정은 상기 웨이퍼를 순수 중에 침지시킨 상태 또는 상기 웨이퍼에 대해 순수를 스프레이한 상태에서 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  25. 제24항에 있어서, 상기 (c)공정은 상기 세정 처리의 전단에 설치된 로더 내에서 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  26. 제24항에 있어서, 상기 (c)공정은 상기 화학 기계 연마 처리의 후단에 설치된 언로더 내에서 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  27. 제24항에 있어서, 상기 (b)공정의 세정 처리는 제1, 제2 세정 처리를 구비하며, 상기 (c)공정은 상기 제1 세정 처리와 제2 세정 처리 사이에 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  28. 제19항에 있어서, 상기 (c)공정은 상기 세정 처리를 행하는 세정실 내에서, 상기 웨이퍼에 대해 브러시에 의한 기계적인 세정을 실시하지 않고 수세(水洗) 처리를 실시하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  29. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 웨이퍼에 대해 화학 기계 연마 처리를 실시하는 공정,
    (b) 상기 화학 기계 연마 처리 후의 웨이퍼에 대해 세정 처리를 실시하는 공정,
    (c) 상기 세정 처리 후의 웨이퍼에 대해 건조 처리를 실시하는 공정을 구비하며,
    상기 세정 처리와 건조 처리를 동일한 매엽식의 세정 건조실 내에서 행하고, 그 세정 건조실을 2대 이상 설치한 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  30. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 웨이퍼에 대해 화학 기계 연마 처리를 실시하는 공정,
    (b) 상기 화학 기계 연마 처리 후의 웨이퍼를 습윤 상태로 유지하여 대기시키는 공정,
    (c) 상기 화학 기계 연마 처리 후의 웨이퍼에 대해 세정 처리를 실시하는 공정,
    (d) 상기 세정 처리 후의 웨이퍼에 대해 건조 처리를 실시하는 공정을 구비하며,
    상기 세정 처리와 건조 처리를 동일한 매엽식의 세정 건조실 내에서 행하고, 그 세정 건조실을 2대 이상 설치한 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  31. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 웨이퍼의 주면 상에 절연막을 퇴적하는 공정,
    (b) 상기 절연막에 배선 형성용의 개구부를 형성하는 공정,
    (c) 상기 절연막 상에, 상기 배선 형성용의 개구부를 매립하도록, 도체막을 퇴적하는 공정,
    (d) 상기 웨이퍼에 대해 화학 기계 연마 처리를 실시함으로써, 상기 배선 형성용의 개구부 내에 상기 도체막으로 이루어지는 매립 배선을 형성하는 공정,
    (e) 상기 화학 기계 연마 처리 후의 웨이퍼를 습윤 상태로 유지하여 대기시키는 공정,
    (f) 상기 화학 기계 연마 처리 후의 웨이퍼에 대해 세정 처리를 실시하는 공정,
    (g) 상기 세정 처리를 행하기 위한 세정 처리실의 후단에 2대 이상의 매엽식 건조실을 설치하고, 그 각각의 건조실 내에서 병렬로 웨이퍼에 대해 건조 처리를 실시하는 공정을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  32. 제31항에 있어서, 상기 (c)공정은 도전성 배리어막을 퇴적한 후, 그 위에 구리로 이루어지는 주도체막을 퇴적함으로써 도체막을 퇴적하는 공정을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  33. 제32항에 있어서, 상기 (d)공정은 상기 구리로 이루어지는 주도체막을 연마하는 것을 주 목적으로 한 지립 프리 연마 처리 후, 상기 도전성 배리어막을 연마하는 것을 주 목적으로 한 지립 사용 연마 처리를 실시하는 공정을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  34. 제31항에 있어서, 상기 (e)공정은 상기 웨이퍼를 순수 중에 침지시킨 상태 또는 웨이퍼에 순수를 스프레이한 상태에서 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  35. 제31항에 있어서, 상기 세정 처리는 제1, 제2 세정 처리를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  36. 제35항에 있어서, 상기 제1 세정 처리는 알칼리 세정 처리이며, 상기 제2 세정 처리는 산 세정 처리인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  37. 제31항에 있어서, 상기 세정 처리의 시간이 상기 건조 처리의 시간보다도 짧은 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  38. 제31항에 있어서, 상기 세정 처리는 약액을 이용한 브러시 세정 처리 후, 순수를 이용한 브러시 세정 처리를 행하는 공정을 구비하며, 상기 약액을 이용한 브러시 세정 시간은 상기 건조 처리의 시간보다도 짧은 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
KR1020020046258A 2001-08-07 2002-08-06 반도체 집적 회로 장치의 제조 방법 KR20030014123A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001238945A JP2003051481A (ja) 2001-08-07 2001-08-07 半導体集積回路装置の製造方法
JPJP-P-2001-00238945 2001-08-07

Publications (1)

Publication Number Publication Date
KR20030014123A true KR20030014123A (ko) 2003-02-15

Family

ID=19069782

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020046258A KR20030014123A (ko) 2001-08-07 2002-08-06 반도체 집적 회로 장치의 제조 방법

Country Status (3)

Country Link
US (1) US20030032292A1 (ko)
JP (1) JP2003051481A (ko)
KR (1) KR20030014123A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100512500B1 (ko) * 2001-09-11 2005-09-07 가부시끼가이샤 도시바 반도체 장치의 제조 방법
KR101029104B1 (ko) * 2008-08-12 2011-04-13 주식회사 하이닉스반도체 반도체 소자의 제조방법

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6825120B1 (en) * 2002-06-21 2004-11-30 Taiwan Semiconductor Manufacturing Company Metal surface and film protection method to prolong Q-time after metal deposition
US6746971B1 (en) * 2002-12-05 2004-06-08 Advanced Micro Devices, Inc. Method of forming copper sulfide for memory cell
JP2004266212A (ja) 2003-03-04 2004-09-24 Tadahiro Omi 基板の処理システム
US7129167B1 (en) * 2003-03-14 2006-10-31 Lam Research Corporation Methods and systems for a stress-free cleaning a surface of a substrate
US20050048768A1 (en) * 2003-08-26 2005-03-03 Hiroaki Inoue Apparatus and method for forming interconnects
JP2005142369A (ja) * 2003-11-06 2005-06-02 Renesas Technology Corp 半導体装置の製造方法
US20050124151A1 (en) * 2003-12-04 2005-06-09 Taiwan Semiconductor Manufacturing Co. Novel method to deposit carbon doped SiO2 films with improved film quality
KR20060043082A (ko) 2004-02-24 2006-05-15 마츠시타 덴끼 산교 가부시키가이샤 반도체장치의 제조방법
KR101149346B1 (ko) 2004-06-28 2012-05-30 램 리써치 코포레이션 스트레스 없는 버프용 방법 및 시스템
JP4493444B2 (ja) * 2004-08-26 2010-06-30 株式会社ルネサステクノロジ 半導体装置の製造方法
US20060081965A1 (en) * 2004-10-15 2006-04-20 Ju-Ai Ruan Plasma treatment of an etch stop layer
US7919391B2 (en) * 2004-12-24 2011-04-05 S.O.I.Tec Silicon On Insulator Technologies Methods for preparing a bonding surface of a semiconductor wafer
US20060201532A1 (en) * 2005-03-14 2006-09-14 Applied Materials, Inc. Semiconductor substrate cleaning system
CN100482585C (zh) * 2005-10-24 2009-04-29 鸿富锦精密工业（深圳）有限公司 碳纳米管制备装置
CN100539005C (zh) * 2006-09-30 2009-09-09 中芯国际集成电路制造(上海)有限公司 化学机械抛光后晶圆表面的清洗方法
US8048717B2 (en) * 2007-04-25 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method and system for bonding 3D semiconductor devices
JP2009238896A (ja) * 2008-03-26 2009-10-15 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2009290040A (ja) * 2008-05-30 2009-12-10 Renesas Technology Corp 半導体集積回路装置の製造方法
JP5744382B2 (ja) * 2008-07-24 2015-07-08 株式会社荏原製作所 基板処理装置および基板処理方法
KR101958874B1 (ko) 2008-06-04 2019-03-15 가부시키가이샤 에바라 세이사꾸쇼 기판처리장치, 기판처리방법, 기판 파지기구, 및 기판 파지방법
US20110052797A1 (en) * 2009-08-26 2011-03-03 International Business Machines Corporation Low Temperature Plasma-Free Method for the Nitridation of Copper
JP5159738B2 (ja) * 2009-09-24 2013-03-13 株式会社東芝 半導体基板の洗浄方法および半導体基板の洗浄装置
GB2495256B (en) 2010-06-25 2014-07-23 Anastasios J Tousimis Integrated processing and critical point drying systems for semiconductor and mems devices
US8758638B2 (en) * 2011-05-10 2014-06-24 Applied Materials, Inc. Copper oxide removal techniques
TW201318779A (zh) * 2011-09-26 2013-05-16 Entegris Inc 清潔基板之刷具
US9570311B2 (en) * 2012-02-10 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Modular grinding apparatuses and methods for wafer thinning
US20130255721A1 (en) * 2012-04-03 2013-10-03 Illinois Tool Works Inc. Concave nodule sponge brush
US8778087B2 (en) * 2012-04-03 2014-07-15 Illinois Tool Works Inc. Conical sponge brush for cleaning semiconductor wafers
KR101529788B1 (ko) * 2013-12-10 2015-06-29 성균관대학교산학협력단 금속 칼코게나이드 박막 및 그 제조방법
CN108203074B (zh) * 2016-12-19 2020-07-07 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制备方法
US11427731B2 (en) 2018-03-23 2022-08-30 Teledyne Micralyne, Inc. Adhesive silicon oxynitride film
JP2020017668A (ja) 2018-07-26 2020-01-30 キオクシア株式会社 半導体装置の製造方法
CN112151669B (zh) * 2019-06-27 2024-04-09 联华电子股份有限公司 存储器元件的制作方法
US11694910B2 (en) 2019-09-10 2023-07-04 Illinois Tool Works Inc. Brush with non-constant nodule density
US11948811B2 (en) * 2019-12-26 2024-04-02 Ebara Corporation Cleaning apparatus and polishing apparatus
JP2022178486A (ja) * 2021-05-20 2022-12-02 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3326642B2 (ja) * 1993-11-09 2002-09-24 ソニー株式会社 基板の研磨後処理方法およびこれに用いる研磨装置
JP3150095B2 (ja) * 1996-12-12 2001-03-26 日本電気株式会社 多層配線構造の製造方法
US6048789A (en) * 1997-02-27 2000-04-11 Vlsi Technology, Inc. IC interconnect formation with chemical-mechanical polishing and silica etching with solution of nitric and hydrofluoric acids
US6191007B1 (en) * 1997-04-28 2001-02-20 Denso Corporation Method for manufacturing a semiconductor substrate
US6171957B1 (en) * 1997-07-16 2001-01-09 Mitsubishi Denki Kabushiki Kaisha Manufacturing method of semiconductor device having high pressure reflow process
JP3371775B2 (ja) * 1997-10-31 2003-01-27 株式会社日立製作所 研磨方法
DE69825143T2 (de) * 1997-11-21 2005-08-11 Ebara Corp. Vorrichtung zum polieren
US6181012B1 (en) * 1998-04-27 2001-01-30 International Business Machines Corporation Copper interconnection structure incorporating a metal seed layer
JP3003684B1 (ja) * 1998-09-07 2000-01-31 日本電気株式会社 基板洗浄方法および基板洗浄液
JP4095731B2 (ja) * 1998-11-09 2008-06-04 株式会社ルネサステクノロジ 半導体装置の製造方法及び半導体装置
US6355571B1 (en) * 1998-11-17 2002-03-12 Applied Materials, Inc. Method and apparatus for reducing copper oxidation and contamination in a semiconductor device
US6242349B1 (en) * 1998-12-09 2001-06-05 Advanced Micro Devices, Inc. Method of forming copper/copper alloy interconnection with reduced electromigration
US6153523A (en) * 1998-12-09 2000-11-28 Advanced Micro Devices, Inc. Method of forming high density capping layers for copper interconnects with improved adhesion
KR100665745B1 (ko) * 1999-01-26 2007-01-09 가부시키가이샤 에바라 세이사꾸쇼 구리도금방법 및 그 장치
JP3974284B2 (ja) * 1999-03-18 2007-09-12 株式会社東芝 半導体装置の製造方法
JP3664605B2 (ja) * 1999-04-30 2005-06-29 信越半導体株式会社 ウェーハの研磨方法、洗浄方法及び処理方法
US6159857A (en) * 1999-07-08 2000-12-12 Taiwan Semiconductor Manufacturing Company Robust post Cu-CMP IMD process
US6274478B1 (en) * 1999-07-13 2001-08-14 Motorola, Inc. Method for forming a copper interconnect using a multi-platen chemical mechanical polishing (CMP) process
US6521532B1 (en) * 1999-07-22 2003-02-18 James A. Cunningham Method for making integrated circuit including interconnects with enhanced electromigration resistance
US6656842B2 (en) * 1999-09-22 2003-12-02 Applied Materials, Inc. Barrier layer buffing after Cu CMP
US6136680A (en) * 2000-01-21 2000-10-24 Taiwan Semiconductor Manufacturing Company Methods to improve copper-fluorinated silica glass interconnects
US20010043989A1 (en) * 2000-05-18 2001-11-22 Masami Akimoto Film forming apparatus and film forming method

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100512500B1 (ko) * 2001-09-11 2005-09-07 가부시끼가이샤 도시바 반도체 장치의 제조 방법
US6992009B2 (en) 2001-09-11 2006-01-31 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device
KR101029104B1 (ko) * 2008-08-12 2011-04-13 주식회사 하이닉스반도체 반도체 소자의 제조방법

Also Published As

Publication number Publication date
US20030032292A1 (en) 2003-02-13
JP2003051481A (ja) 2003-02-21

Similar Documents

Publication Publication Date Title
KR20030014123A (ko) 반도체 집적 회로 장치의 제조 방법
KR100698987B1 (ko) 반도체 집적 회로 장치의 제조 방법
JP4554011B2 (ja) 半導体集積回路装置の製造方法
US7084063B2 (en) Fabrication method of semiconductor integrated circuit device
US6730594B2 (en) Method for manufacturing semiconductor device
US6436302B1 (en) Post CU CMP polishing for reduced defects
KR20030089474A (ko) 반도체 장치의 제조 방법 및 반도체 장치
KR20030051359A (ko) 반도체 장치 및 그 제조 방법
US20010015345A1 (en) Planarized copper cleaning for reduced defects
JP2000315666A (ja) 半導体集積回路装置の製造方法
JP2006179948A (ja) 半導体装置の製造方法および半導体装置
JP2008141204A (ja) 半導体集積回路装置の製造方法
KR100746895B1 (ko) 반도체 집적 회로 장치의 제조 방법
JP2003347299A (ja) 半導体集積回路装置の製造方法
JP4535505B2 (ja) 半導体装置の製造方法
JP2002329780A (ja) 半導体装置の製造方法および半導体装置
JP2007005840A (ja) 半導体集積回路装置の製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid