JPH01154519A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、大規模集積回路を形成する製造方法に係り、
特に、縮少投影露光装置を用いたホトリソグラフィー工
程において微細なパターンを有する大面積の大規模集積
回路（以下ＬＳＩと略す）を露光するに好適な製造方法
に関する。

〔従来の技術〕

近年ますます微細化するＬＳＩのパターン形成のために
、縮小投影露光装置を用いることが一般化している。こ
の装置には、４：１，５：１゜１０：１など種々の縮小
率のみのがあるが、精度及び露光面積の関係から５：１
のものが多く用いられている。これらは、露光の範囲が
例えば５：１の装置では２１ｍｍφ程度（ウェハー上の
寸法）が限度である。

〔発明が解決しようとする問題点〕

近年の半導体装置の高集積化に大容量化に伴い、パター
ンの微細化及び、チップの大面積化が進んでおり、前記
露光装置の性能を超えるような勢いである。すなわち縮
少投影露光装置の露光光学系に、高解像度と大きな投影
面積の両者を同時に満足させることが次第に困難になっ
てきており、露光装置の性能限界が、ＬＳＩの開発に重
大な障害になりつつある。

本発明の目的は、微細なパターンが転写でき、かつ大面
積のＬＳＩが形成できる半導体装置の製造方法を提供す
ることにある。

〔問題点を解決するための手段〕

上記目的を達成するために、本発明では、微細なパター
ンの転写が可能となるようにＬＳＩを構成するトランジ
スタ群を回路ブロックに分け、この各回路ブロック間に
トランジスタを含まない非能動領域を設け、この領域で
それぞれの回路ブロック間を接続する粗い配線パターン
を接合することにより、大面積でかつ微細なパターンを
有するＬＳＩを形成できるようにした。とくに工程の初
期に於いて位置合せマークをあらかじめ形成すること等
により、露光工程の最初の段階で問題になるブロック間
の相対的位置決めを、通常の位置合せと同様なプロセス
で行なえる。

〔作用〕

大面積の大規模集積回路のトランジスタ群を含む回路を
ブロック化し、各ブロックを別個にパターン形成するこ
とによって、微細なパターンの転写が可能となり、かつ
ブロック間に非能動領域を設けて、各ブロックを接合で
きる。したがって、御細なパターンを有する大面積の大
規模集積回路を形成することができる。またあらかじめ
形成された合せマークを用いることにより、露光工程の
最初の段階での位置基準を精度良く検出でき、ブロック
間の相対的位置決めを実用的な精度で実現できる。

〔実施例〕

以下本発明を実施例を用いて説明する。第１図は本発明
の実施例を示す製造工程を示す図であり、縮少投影露光
装置によるレジストパターンの露光工程を示したもので
ある。図中１は縮少投影露光装置の露光用光源、２はコ
ンデンサレンズ、３Ｒ。

３Ａ、３Ｂは各々レチクルＲ，レチクルＡ、レチクルＢ
、４Ｒは初期レジストレーションパターン。

４Ａ、４Ｂは各々対応するレチクルステージのパターン
Ａ、パターンＢ、５はレチクルステージ。

６は縮少レンズ、７はウェハー、８はウェハーステージ
である。第１図（ｂ）、（ｄ）、（ｆ）は。

各々（ａ）、（ｃ）、（ｅ）工程途中におけるウェハー
上のパータン露光状態を示すものである。

また、パターン４Ａ、４Ｂは、ウェハー７上で接続して
１つのチップになるパターンである。またＸφ、Ｙφ、
ＸＩ、Ｙｌ、Ｙ２はウェハーステージの送り方向である
。

第１図の工程の詳細を以下に示す。

（工程１） まず同図（ａ）に示すように、回路パターン形成に先立
ち、初期レジストレーションパターン４Ｒを有するレチ
クル３Ｒを使って、ポジレジストを塗布したウェハー７
上に、レジストレーションマーク１０を露光し、現像後
エツチングによりウェハー上にマーク溝を形成する。但
し、露光工程にはポジレジストを用いているので、レチ
クル３Ｒは大部分黒で、パターン４Ｒが白抜きになって
いる。

（工程２） 次に酸化工程およびＳｉ３Ｎ４膜デポ工程を経た後、（
ｃ）に示すように、回路パターンＡの最初の層４Ａが描
かれたレチクル３Ａを用いて、ポジレジストを塗布した
ウェハー７上に１列おきに、パターン４Ａを露光する。

但しこの露光に先立つ位置合せには、（工程１）で形成
したレジストレーションマーク溝１０Ｇの内、（ｄ）に
示す１１Ｖ、ＩＩＭ、ＩＩＬの３点を用いて、いわゆる
ウェハー・アライメントを行なう。

（工程３） 次に、（ｅ）に示すように、レチクルを３Ｂに取替え、
回路パターンＢの最初のＭ２Ｒを、前の工程（２）で空
けた行をうめるように露光する。

この場合も、位置合せは、（ｆ）に示す１２Ｖ、１２Ｍ
、１２Ｌの３点のマーク溝を用いて、あらかじめウェハ
ー・アライメントを行なう。

（工程２）、（工程３）の露光工程の後、レジスト現象
、エツチング加工の各工程により１回路パターンの最初
の層の形成が完了する。以下露光工程において、上記（
工程２）（工程３）と同様に、Ａ、Ｂのパターンを１列
ずつ交互に配列し、最終的にはＡ、Ｂを合せて１つのチ
ップができ上る。

但し最初の層の露光時以外は、工程（１）で形成したレ
ジストレーションマーク溝を１０Ｇを利用することは必
ずしも必要ではなく、途中の各工程で別途の各工程で別
途マークを形成して、パターンＡとパターンＢ各々独酸
に位置合せを行なってもよい。また、位置合せは、ウェ
ハー・アライメントではなくチップ毎すなわちいわゆる
チップ・アライメントを行なっても差支えない。なお第
１図は露光工程途中の状態を示しているので、レジスト
レーションマーク１０やパターンＡ、Ｂ等が見える訳で
はない。（ｄ）（ｆ）に示したレジストレーション溝１
０Ｇは、加工後であるので実パターンである。（見るこ
とができる。）レジストレーションマーク１０は、図示
したような十字形に限らず縮少投影露光に用いられるマ
ークであれば何でもよい。

第１図に示した露光方法には次のような特長がある。

（１）まず最初にレジストレーシヨン・マーク溝１０Ｇ
を、パターンＡ、Ｈのくり返しピッチに合せて、あらか
じめ形成するので、回路パターンの最初の層の形成、と
くに上記の例ではパターンＢの形成が極めて容易で精度
高く行なえる。この場合、パターンＡとパターンＢのく
り返しピッチはＹ方向だけでなくＸ方向も等しくする方
が、レジストレージョン・マークの露光を等間隔で行な
えるので都合が良い。なおマーク溝は、全チップではな
く、一部のみ（極端な場合１箇所のみ）形成して使用す
ることも可能であるが、実際上は全チップに対応して形
成する方が、精度等の点で有利である。

（２）第１図の例のようにウェハ・アライメントをＹ方
向に行なう場合、Ａ、Ｂのパターンの位置をＸ方向で接
続するよう列毎に交互すると、マーク溝１１ｖ〜１１Ｌ
、１２ｖ〜１２Ｌの選択が容易になる。すなわちＹ方向
の１列の中で、どのマーク溝を選んでも良く、実際上単
一パターンの露光時とほとんど変えらない手順で位置決
めができる。（逆にＹ方向で接続するように配列すると
、Ｙ方向に１個おきに異なるパターンになる。異なるパ
ターン位置のレジストレーシヨン・マーク溝を用いると
、パターン領域外周々の中での層間の合わせ精度が下が
るので、マーク溝の選択に制限が付く。）後続の工程で
も事情は同じである。

第２図は、第１図で示した製造方法で製造されたＬＳＩ
の、より具体的なパターン構成を示す図であるり、ＬＳ
Ｉとしては大容量ＤＲＡＭを製造した。図中２１Ａ、２
１Ｂはチップ、２２Ａ。

２２Ｂはメモリアレー、２３Ａ、２３ＢはＹ系のデコー
ダ、２４Ａ、２４ＢはＸ系のデコーダ。

２５Ａ、２５Ｂはセンスアンプを坊区動するトランジス
タ、２６Ａ、２６Ｂは各種信号、電源などの発生回路で
ある。図中２２Ａ、２３Ａ、２４Ａ。

２５Ａ、２６Ａが回路ブロン、りＡ、２２Ｂ、２３Ｂ、
２４Ｂ、２５Ｂ、２６Ｂが回路ブロックＢをそれぞれ連
成している。２７Ａ、２７ＢはブロックＡ、Ｂ間の接合
領域、２８はその接合境界であり、２ＬＡ、２１Ｂのパ
ターンを接合してＤＲＡＭの１つのチップのパターンが
構成される。

第２図に示したＤＲＡＭの特長は、チップ全体をＡ、Ｂ
２つのブロックに分け、微細パターンから成るトランジ
スタおよび配線は、各ブロック内に収め、両者の接合領
域２７Ａ、２７Ｂは非能動領域とし、比較的粗い（例え
ば〜６μｍピッチ）配線のみとしたことである。このよ
うにすることにより、第１図で示した製造工程において
、位置合せはＡ、Ｂ各ブロック内で精度良く行なえばよ
く、これは実際第１図で説明した如く容易に行なえる。

ブロック間の合せ精度は、３層々間以上になるが上記の
ように、粗いピッチ配線パターンの接続であるので、現
在の装置の性能で十分実現できる。

第３図（ａ）、（ｂ）は、本発明による製造方法におけ
る配線パターンの露光工程で用いるレチクルの接合領域
の一部を示す図である。図中４０Ａ、４０Ｂは各々回路
ブロックＡ、Ｂに対応したレチクル、４１Ａ、４１Ｂは
配線、４４Ａ、４４Ｂはパターン領域外周を遮光する黒
ワク部、４５Ａ、４５Ｂは接合境界である。図中４６Ａ
、４６Ｂに示したように、それぞれのレチクルのパター
ン境界を接合境界よりも広げ（広がり量ａ）露光領域を
重なり合せ、さらに、接合領域の配線幅を太くすること
によって、両者のレチクルの合せずれに対処できる。第
４図は、これを説明するために第３図に示したレチクル
上のパターンＡ、Ｂを接合した拡大図である。図中４４
Ａ、４４Ｂは第３図で示したレチクルパターンの遮光領
域、４５Ａ、４５Ｂは接合境界である。この例では、レ
チクルパターンＡに対してＢが左上にずれを生じた場合
について示している。前記のような露光工程ではポジレ
ジストを用いるので１図中のハツチングが重なり合った
部分４１Ａ、４１Ｂのレジストが現像後、配線として残
る。すなわち、重なり部分の配線パターンを太くすると
、パターンがずれても配線の太さＷ２を確保できる。さ
らに、遮光部を接合境界より後退させることにより、レ
ジスト残りをなくし、配線間のショートを防ぐことがで
きる。ここで、接合境界からの遮光部の後退量をａ、必
要な配線の太さをＷ。、境界部の太さをＷｉｔ太さＷ、
とする部分の長さをＬ　１　＋相対的な合せずれ量をＸ
方向Ｔｘ、Ｙ方向ＴＹ、合せずれの最大値をｌ　ＴＸＭ
　ｌ　、　　ｌ　ＴＹＭ　ｌと、それぞれしたとき、 ２　ａ＞　ｌ　ＴＸＭ　ｌ　　　　　　　　　　（１）
とすることが必要であり、また Ｗｌ〉Ｗｏ＋ＩＴＹＭ１　　　　　　　（２）Ｌｌ〉２
　ａ　＋Ｗｏ＋　Ｉ　ＴＸＭ　ｌ　　　　　（３）とす
ることが望ましい。

なお露光工程により、重ね合せて露光される領域の幅を
ｂ　（ｘ方向）とすると、 ｂ　＝２ａ＋Ｔｘ　　　　　　　　　　　（４）であり
、上記式（３）から Ｌｌ＞ｂ＋Ｗｏ　　　　　　　　　　（３）である。

第５図（ａ）、（ｂ）は、本発明による露光工程で用い
るレチクルの別の接合領域を示す図である。図中６１Ａ
、６１Ｂは横方向の合せ検査パターン、６２Ａ、６２Ｂ
は縦方向の合せ検査パターン、４５Ａ、４５Ｂは接合境
界である。このように、それぞれのレチクルの重なる部
分を利用して、位置合せ精度検査パターン（ここではバ
ーニア）を設けることによって、横、縦方向の合せ精度
を確認することができる。

第６図（ａ）、（ｂ）は、本発明による露光工程で形成
しと配線層の接合領域の平面図（１）および断面図（２
）を示す図である。図中７０は第１配線層、７１は第２
配線層、７２はそれぞれをつなぐコンタクト孔である。

（２）は（１）のＡ−Ａ’部の断面の概略図である。図
中８０は基板。

８１は第１配線層、８２は第２配線層、８３はシリコン
酸化膜などの絶縁膜である。同図に示したように、接合
領域で第１配線層を１本おきに第２配線層につなぎ換え
ることによって、接合領域で配線のピッチを一定に保っ
たまま、配線幅を太くすることができ、配線パターンの
接合が容易になる。

第７図（ａ）〜（ｆ）は本発明の他の実施例を示す図で
あって、近年盛んに開発、製造がされているＡ　Ｓ　Ｉ
　Ｃ（Ａｐｐｌｉｃａｔｉｏｎ　５ｐｅｃｉｆｉｃ　Ｉ
ｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ）を製造するもの
である。第７図（ａ）は完成したＬＳＩのブロックを示
す図であって同図に示すように製造するＬＳＩは、コア
となるＣＰＶ　（１０４；Ｆ）Ｌ／ジスタ（１０３；Ｅ
）、キャッシュメモリ（１０２：Ｄ）の各ブロックから
成るマイクロプロセッサ−（以下ＭＰと略す）である。

ＡＳＩＣとは、たとえばＦには既存の汎用マイクロプロ
セッサ−２Ｄにはやはり既存の汎用ＤＲＡＭやＳＲＡＭ
のパターン情報を利用して現成し、特定用途向けのＬＳ
Ｉとするものである。

合成は通常レチクルパターン作成時に行なうが、本発明
では、以下に説明する如くチップ上で合成する。さてチ
ップ１０１の周辺部分（ｃ）は、比較的粗いピッチの配
線と緩いレイアウトルールで構成したトランジスタとか
ら成っている。一方Ｆ。

Ｅ、Ｄの各部分は微細パターンで構成され、各々の縁１
０２ｐ、１０３ｐ、１０４ｐで周辺Ｃと粗い配線で接続
されている。１０２ｐ、ＩＱ３ｐ。

１０４Ｐは、非能動領域である。

第７図（ｂ）は上記ＬＳＩの製造方法を示す図であって
、レチクル１１３上に、Ｃ，Ｄ、Ｅ、Ｆの各ブロックの
パターンが１１４Ｇ、１１４Ｄ。

１１４Ｅ、１１４Ｆに示すように別の場所に作成されて
いる。１１４Ｃでは、Ｄ、Ｅ、Ｆのパターンが入る位置
を黒く遮光しておく。第７図（ｃ）〜（ｆ）は、ウェハ
ー１１７上に形成されたチップの１つに注目して、露光
される領域を順に示したものである。まず（３−ａ）１
１０のように、Ｄ、Ｅ、Ｆの領域を除いて露光する。（
２）は頂度この工程を示している。次にレチクルステー
ジ１１５をＹ１１方向に移動し、ウェハステージ１１８
の位置も調整して、パターン１１４Ｄをレンズ６の中心
を付近を使って露光する（３−ｂ）。

以下同様にして、１１４Ｅ、１１４Ｆを露光する（ｅ）
、（ｆ）。

この製造方法の特長は、比較的粗い周辺パターンは、レ
ンズ６の有効面を広く用いて大チップを露光し、微細パ
ターン領域り、Ｅ、Ｆは、解像度の高いレンズ中心は付
近を用いて露光することにより、微細パターンを有する
大形のＬＳＩパターンでも、現状のレンズで解像できる
ことである。

周辺パターンと微細パターンブロックの接続は、非能動
領域上の粗い配線で行ない、露光を重ね合せることは、
前記の実施例と同じである。

なお第１図に示した実施例と同様に少くとも微細パター
ン回路ブロック（上記の例ではり、Ｅ。

Ｆ）の露光工程の前に、レジストレーションマークを形
成しておくことは、ブロック間の相対精度を高める上で
重要である。

上記第１図、第７図の実施例の説明においては、現在微
細パターンの光による露光工程で主に用いられるポジレ
ジストを使用したが、これはネガレジストを用いて本発
明の本質は変らない。但しレチクル上のパターンは、周
辺の遮光領域４４Ａ。

４４Ｂやチップ内の非露光領域１１０をそのまま黒にし
て、他の白・黒反転することはもちろんである。また第
３図で示したような配線を接続部で太くすることは、位
置合せ精度を緩くするには効果的であるが、隣接配線と
のショートに注意する必要があり、最大台せずれＩＴＹ
ＭＩに対し、配線の間隙ｄを ｄ＞　ｌ　ＴＹＭ　Ｉ　　　　　　　　　　　（６）と
するべきである。

第７図では、比較的粗いパターンのブロックも縮少投影
により露光したが、これは例えば１：１の等倍の投影に
よりウェハ全体を一括露光することもパターンによって
は可能である。また微細パターンＤ、Ｅ、Ｆは各々別の
レチクル上に形成してもよい。

本発明の実施例では、レチクル上に必要な他のパターン
、例えばレチクルとステージとの合せマーク等は省略し
たが、これらが必要なことは従来と変らない。またレチ
クル上の遮光材料（クロム等）は露光装置の光源に対し
て裏側に設けるのが通常であるが、本発明の説明図面で
は判り易くする為に表側にあるかのように書かれている
。

第８図は、本発明によって製造したＬＳＩの別の例を示
すものであって、いずれも大容量のＤＲＡＭである。図
中１２０はチップ、１２１はメモリアレー１２２はカラ
ム（列：Ｙ系）のデコーダ。

１２３はロウ（行：Ｘ系）のデコーダ、１２４゜１２５
はタイミング発生回路などを含む間接周辺回路である。

１３１はパターンを接合した箇所を示すものであり、１
３２でも同様な接合が可能である。

第９図は上記接合部分の回路を示す図であり、第１０図
は同じく接合部分のチップパターンの概略を示す図であ
る。第９図において１４１はメモリアレー、１４２はセ
ンスアンプ、１４３はセンスアンプを含む信号伝送系で
第８図ではメモリアレーに含めて示した。１４４はカラ
ムデコーダ。

１４５はロウデコーダでワードドライバ１４６を含んで
いる。またφＸＯ〜φｘ３はプリデコード信号。

１４７はワード線である。第８図でパターン接合させた
１３１は第９図１３１Ａに示す如くＸアドレスデコーダ
からインバータ１５０を介してワードドライバ１４６へ
信号が伝送される部分である。

第１０図に上記部分のパターン構成を示す。図中１５０
が上記インバータ、接合部１３１Ｂの上がＰＭＯ８のド
ライバ群、１５１がワード線である０層の構造としては
、１６０がトランジスタを形成する能動領域、１６１が
ゲート、１６２〜１６４が各々第１〜第３の配線層、１
７１は第２配線層と能動領域、１７２は第１ｉｉ！線層
とゲート。

１７３は第１配線層と能動領域１７４は第１配線層と第
３配線層の各々コンタクトホールである。

但し実際は第１配線層と第３配線層は、第２配線層を介
して接続しているが、ここでは省略し１７４で示した。

第９図、第１０図から判るように、ワード線１４７．１
５１のピッチは極めて細かく、ここでブロック間接合は
容易ではないが、アドレスデコーダからワードドライバ
への配線は、プリデコーダ方式をとっているので比較的
粗く、接合が可能である。すなわち、第８図に示す如く
、機能としては１つの回路ブロックであっても、これを
分割して、本発明による回路ブロックを構成することが
できる。

〔発明の効果〕

以上説明した如く、本発明では、縮少投影露光によりＬ
ＳＩのパターン形成をする際、ＬＳＩを微細パターンか
ら成る複数のブロックに分け、ブロック間は非能動領域
と、粗いピッチの配線のみの構造とし、各ブロックを別
個に露光し上記非能動領域でブロック間を接合する。こ
れにより縮小投影露光装置のレンズの露光有効範囲を越
えるような大きなチップのＬＳＩでも十分な精度で解像
でき、また、とくに高解像度を要求する微細パターンを
有するＬＳＩでは、微細パターンのブロックを別個にレ
ンズ中心付近の解像度の高い部分を用いて露光できるの
で、微細パターンを有する超大形ＬＳＩを、露光装置の
大幅な性能向上なしに実現でき、ＬＳＩ製造上極めて効
果が大きい。

【図面の簡単な説明】

第１図は本発明の一実施例を示す製造工程の説明図、第
２図は本発明の製造方法で製造したＬＳＩのパターン構
成図、第３図は本発明による露光工程で用いるレチクル
の接合領域を示す図、第４図は本発明による露光工程で
用いるレチクルの接合領域の拡大図である。第５図は本
発明による露光工程で用いるレチクルの別の接合領域を
示す図、第６図は本発明による露光工程で形成した配線
層の接合領域の平面及び断面図である。第７図は本発明
の別の一実施例を示す同第８図は本発明により製造した
別のＬＳＩの回路ブロックを示す図、第９図は第８図に
示したＬＳＩの接合部分の回路図、第１０図は第８図に
示したＬＳＩの接合部分のパターン構成を示す図である
。 符号の説明 ２８．４５Ａ、４５Ｂ・・・接合境界、３Ｒ，３Ａ。 ３Ｂ、４０Ａ、４０Ｂ・・・レチクル、２７・・・接合
領域、４４Ａ、４４Ｂ・・・黒ワク部。 第７図 第７目 ２１５　ノＴ；？） 第２詞 ２夕Ａ ゛　　　　−一工−−フロックＡ フロックε　　　１ 第３目 第４図 第乙圃 ＪＪ　　　　　　　Ｆρ 第７圃 ＄８目 ノー、３− 第７目 （Ｏ）　　　　　　　（リ　　　　　　　　（ｅ）　　
　　　　　　　＜ｆ）第７目 第７０２ ７名ノ

Claims (1)

1. 【特許請求の範囲】 １、複数個のトランジスタと、複数体の配線とを少くと
   も有する大規模集積回路を形成する工程の少くとも一部
   において、縮小投影露光装置を用いレチクル上のパター
   ンを転写する工程を含む製造方法において、上記トラン
   ジスタ群を少くとも２個以上のブロックに分け、上記ブ
   ロック間にはトランジスタが存在しない非能動領域を設
   け、上記ブロックの内の少くとも１つをレチクルを用い
   てホトレジストパターン形成を行ない、上記非能動領域
   において他のブロックのレジストパターンと接合させて
   大規模集積回路を形成することを特徴とする半導体装置
   の製造方法。 ２、上記ブロック間の接合領域で、互いに一部重ね合っ
   てパターン転写露光をすることを特徴とする特許請求の
   範囲第１項記載の半導体装置の製造方法。 ３、上記ブロック間の接合領域で、互いに一部重ね合っ
   て露光する部分の重なり量をｂとするとき、重ね合う部
   分の少くとも一部のパターンに於て、重ね合う方向にＬ
   ＿１（＜ｂ）の範囲にわたって、重ね合う方向に直角の
   方向のパターン幅を太くしたことを特徴とする特許請求
   の範囲第２項記載の半導体装置の製造方法。 ４、上記ブロック間を重ね合う方向の最大位置合せ誤差
   を｜Ｔ＿Ｘ＿Ｍ｜とするとき、上記ブロック間の接合領
   域で、レチクル上のパターン境界の外周を遮光する黒わ
   く部を、接合部境界からａ（＞１／２｜Ｔ＿Ｘ＿Ｍ｜）
   だけ後退させたレチクルを用いることを特徴とする特許
   請求の範囲第２頁記載の半導体装置の製造方法。 ５、上記ブロック間の接合領域で、接合の位置合せ精度
   を検出するパターンを、首記露光の重なり部分に設けた
   ことを特徴とする特許請求の範囲の第２項記載の半導体
   装置の製造方法。 ６、上記ブロック間の接合領域におけるパターンを、配
   線層のみとしたことを特徴とする特許請求の範囲第１項
   記載の半導体装置の製造方法。 ７、上記レチクルの接合領域の配線層として、少くとも
   その一部において、接合境界の直外で他の配線層につな
   ぎ換えを行ない、接合領域で配線のピッチを全体として
   一定に保ち、層毎には接合境界で緩いピッチとしたこと
   を特徴とする特許請求の範囲第１項記載の半導体装置の
   製造方法。 ８、特許請求の範囲第１項記載の半導体装置の製造方法
   において、上記大規模集積回路をブロック毎に分けて露
   光する工程に先立ち、あらかじめレジストレーシヨン・
   マークをウェハー上に形成する工程を含むことを特徴と
   する半導体装置の製造方法。 ９、特許請求の範囲第１項記載の半導体装置の製造方法
   において、上記縮少投影露光装置による露光に先立つレ
   ジストレーションが、ウェハ上の縦（横）方向に複数箇
   所のマーク検出を行なう方法であるとき、半導体装置を
   横（縦）方向に分割してブロックとし、ウェハ上にて別
   個に露光して横（縦）方向に接合させることを特徴とす
   る半導体装置の製造方法。 １０、微細パータンから成る回路ブロックと該ブロック
   を除くチップ全体のブロックとに半導体装置を分け、上
   記微細パターンブロックはチップの全体のブロックとは
   別個に縮少投影露光装置の中心部分を使って露光するこ
   とを特徴とする特許請求の範囲第１項記載の半導体装置
   の製造方法。