JPS6135693B2 - - Google Patents

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JPS6135693B2
JPS6135693B2 JP55187308A JP18730880A JPS6135693B2 JP S6135693 B2 JPS6135693 B2 JP S6135693B2 JP 55187308 A JP55187308 A JP 55187308A JP 18730880 A JP18730880 A JP 18730880A JP S6135693 B2 JPS6135693 B2 JP S6135693B2
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    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073—Alignment marks and their environment
    • G03F9/7084—Position of mark on substrate, i.e. position in (x, y, z) of mark, e.g. buried or resist covered mark, mark on rearside, at the substrate edge, in the circuit area, latent image mark, marks in plural levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H—ELECTRICITY
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    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
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    • H01L2223/544—Marks applied to semiconductor devices or parts
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

【発明の詳細な説明】 本発明は半導体集積回路製造方法に係り特にマ
スクの位置合わせ若しくは検査用のいわゆるアラ
メイント．マークのパターンに関する。
従来、各層の所定のパターンが基体上に正確に
位置決めされているかどうかの確認のため、第１
層目のパターンを形成するマスクによりあらかじ
め基体の所定の位置に形成されているアライメン
ト．マークのパターンに第２層目のパターンを形
成するマスク中のアライメント、マークを嵌め込
む、若しくは第２層目のマークで囲むことが行な
われている。
かかるマークの形状としては例えば第１図ａ，
ｂに示されるものがある。
第１図ａにおいて、例えば第１層目のマスクに
より基体表面に形成されたマーク１を、第２層目
のマスクに形成されているマーク２で囲むように
して第２層目のマスクの位置合せを行なう。
又、第１図ｂにおいても同様に、第１層目のマ
スクにより基体表面に形成されたマーク１２に、
第２層目のマスクに形成されているマーク１１を
嵌め込むことにより第２層目のマスクの位置合わ
せを行なうものである。
これら、第１図ａ，ｂで示したマークのパター
ンは、第２層目のマスクを正確に第１層目で形成
している所定の集積回路等のパターンに重ね合わ
せることが可能であるばかりでなく、各層による
パターンを基体上に形成した後、正確に位置決め
が成されていたかどうかの検査を行なうことが出
来る。
ここで、これら所定のパターンが２層である場
合には、第１図ａ，ｂで示したマークを用いるこ
とで大きな問題が生じることがないものの、多層
のパターンを基体上の所定の位置に形成する場
合、即ち３層以上のパターンを形成する場合に
は、これらのアライメント．マークのパターンで
は不十分である。
例えば、第２図に示すように第１層目のアライ
メント．マーク２３に、第２層目のアライメン
ト．マーク２２を、次いでこの第２層目のアライ
メント．マーク２２に第３層目のアライメント．
マーク２１を嵌め込むことによりそれぞれ各層の
位置合わせを行なう場合について説明する。
かかる３層のパターンにおける位置合わせにお
いては、第１層目のマーク２１と第２層目のマー
ク２２との位置関係、並びに第２層目のマーク２
２と第３層目のマーク２３との位置関係は、確認
することが可能であるものの、第１層目のマーク
２１と第３層目のマーク２３との位置関係を確認
することは困難である。
従つて、第３層目のマスクにおけるパターンの
位置合わせが不十分になると共に各層のパターに
おけるそれぞれの位置関係を確認することができ
ない。
本発明は、上記問題点を鑑み、多層のパターン
におけるそれぞれの位置関係を１つのアライメン
ト．マークのパターンにより知ることを目的とし
ている。
つまり、本発明では、第１層目のマスクにより
書き込まれたアライメント．マークと、該第１層
目のアライメント．マークとは異なつた形状を有
する第２層のアライメント．マークのそれぞれ周
辺部領域の一部が相互に交差し、且つ第３層目以
上のマスクに書き込まれたアライメント．マーク
を前記第１層目及び第２層目のアライメント．マ
ークにより合成されたパターンに嵌め込む又はこ
のパターンを囲むようにすることを特徴としてい
る。
以下、図面を参照して本発明によるアライメン
ト．マークのパターンについて説明する。
第３図ａに示す本発明によるマークでは、第１
層目のマスクにより形成されたパターンの周辺領
域３１が、第２層目のマスクに形成されたパター
ンの周辺領域３２と一部領域で相互に重なり合う
ように設定されている。又、これらマークの周辺
領域によつて形成された領域内部に第３層目のア
ライメント．マーク３３を嵌め込むことにより、
第３層の位置合わせを行なう。
第３図ｂでも同様に第１層目のマークのパター
ン４１において、その一部領域のみを利用して第
２層目のマーク４２を位置合わせし、第３層目の
パターン４３で、これらマークの周辺領域からな
るパターンを囲むようにして位置合わせを行なつ
ている。
以上本発明の実施例から明確となつたように、
本発明によるアライメント．マークのパターンで
は、三層間全てのパターンについて相互にその位
置関係を確認することができる。又、従来第１層
目のパターンに第２層のマークを位置合わせする
時点で生じる誤差△Ｘに加え、第２層目のパター
ンに第３層目のマークを位置合わせする時点で再
び△Ｘの誤差が生じるため、都合第１層目と第３
層目のパターンの間には２△Ｘの誤差を生じるこ
とがあつた。しかし、本発明によれば実質的に第
３層目のマークは第１層目、第２層目の両者から
の誤差が等距離である、即ち第１層目より△Ｘ／
２の位置に合わせているため△Ｘ以上の誤差を生
じる可能性が低い。
例えば、各層の位置合わせによる誤差の許容範
囲を1.0μｍとすると、従来の位置合わせに対し
て、本発明では、３層全てでの位置合わせ不良率
においては約40％、第３層目だけに注目すると約
43％もその不良率を減少させることが可能であつ
た。
又、上記実施例の説明においては、三層のパタ
ーンについてのみ行なつたが、本発明の適用は、
三層のパターンに限るものではなく、三層以上の
多層のパターンについては全て適用可能である。
即ち、三層以上のパターンを形成する際には、前
述の方法を単にくり返すのみである。
更に、本発明によるパターンは、特にある一定
の方向又は点について対称な形状である必要はな
く、上下、左右の位置合わせが可能であるなら
ば、どの様な形状であろうとも実施することが可
能である。
以上、本発明では、第１層目及び第２層目で形
成されたパターンのそれぞれ一部領域により第３
層目若しくはそれ以上のマークの位置合わせを行
なう。それにより、多層間の位置状態をを１つの
パターンにより確認することが可能であり、又多
数マークを設ける必要がないことから、パターン
形成面積の縮小、検査の簡略及び自動化ができ、
更には、各パターンの位置合わせにおける精度を
向上させることが可能である。
【図面の簡単な説明】
第１図ａ，ｂ及び第２図は、従来のアライメン
ト．マークによる位置合わせを、第３図ａ，ｂは
本発明によるアライメント．マークによる位置合
わせを、それぞれ概略図により示している。 図中、１，２，１１，１２，２１，２２，２３
は従来のアライメント．マークによるパターン
を、３１，３２，３３，４１，４２，４３は、本
発明によるアライメント．マークによるパターン
である。

Claims (1)

    【特許請求の範囲】
  1. １ 第１層目のマスクにより書き込まれたアライ
    メント．マークと該第１層目のアライメント．マ
    ークとは異なつた形状を有する第２層目のアライ
    メント．マークのそれぞれ周辺部領域の一部が相
    互に交差し、且つ第３層目以上のマスクに書き込
    まれたアライメント．マークを前記第１層目及び
    第２層目のアライメント．マークにより合成され
    たパターンに嵌め込む、又は該パターンを囲むよ
    うにしてマスクの位置合わせを行なうことを特徴
    とする半導体装置の製造方法。
JP55187308A 1980-12-29 1980-12-29 Manufacture of semiconductor device Granted JPS57112021A (en)

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DE8181110535T DE3170209D1 (en) 1980-12-29 1981-12-17 Method of manufacturing a semiconductor device having improved alignment marks and alignment marks for said method
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