JP3420391B2 - 電気回路基板におけるアライメントマーク構造 - Google Patents

電気回路基板におけるアライメントマーク構造

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電気回路基板に形成さ
れ、その基板の位置を認識するための電気回路基板にお
けるアライメントマーク構造に関する。
【０００２】
【従来の技術】近年、電気回路基板上に実装されるＩＣ
チップのファインピッチが進んでおり、ＩＣチップが電
気回路基板上に０．５ｍｍピッチ以下でも実装されるよ
うになってきている。
【０００３】このように、ＩＣチップのファインピッチ
に伴い、ＩＣチップを自動機により実装する際には自動
機が電気回路基板の位置を正確に認識することが重要と
なってくる。このため、自動機が電気回路基板の位置を
正確に認識できるように、アライメントマークを電気回
路基板上に形成する必要がある。
【０００４】図４は、従来のアライメントマークを設け
た電気回路基板（以下、ＰＣＢ基板という）を示す図、
図５は、その拡大したアライメントマークを示す図であ
る。これらの図に示すように、複数のＩＣチップ１００
ａ，１００ｂ，１００ｃが所定のピッチで実装された多
層構造からなるＰＣＢ基板１０１上の両端上部には、Ｐ
ＣＢ基板１０１の位置を認識するための十字形状のアラ
イメントマーク１０２ａ，１０２ｂがそれぞれ形成され
ている。アライメントマーク１０２ａ，１０２ｂは、Ｐ
ＣＢ基板１０１の外層の銅箔導体パターン（図示省略）
により形成されており、その周辺は、アライメントマー
ク１０２ａ，１０２ｂが認識しやすいように半田レジス
ト１０３を開口した開口部１０４ａ，１０４ｂが形成さ
れている。
【０００５】
【発明が解決しようとする課題】ところで、上記した従
来のアライメントマーク１０２ａ，１０２ｂは、ＰＣＢ
基板１０１の外層の銅箔導体パターンにより形成されて
いるので、その表面が外部に露出しているために、酸化
等により腐食が生じる恐れがある。アライメントマーク
１０２ａ，１０２ｂに腐食が生じると、アライメントマ
ーク１０２ａ，１０２ｂの形状が変化することにより、
自動機がアライメントマーク１０２ａ，１０２ｂを誤認
識する恐れがある。
【０００６】また、アライメントマーク１０２ａ，１０
２ｂの真下近傍に下層銅箔の配線パターン（図示省略）
が位置している時には、自動機が下層銅箔の配線パター
ンをアライメントマーク１０２ａ，１０２ｂと誤認識し
てしまう恐れがあった。
【０００７】そこで、本発明は、アライメントマークの
誤認識を防止することができる電気回路基板におけるア
ライメントマーク構造を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上述事情に鑑
みなされたものであって、位置を認識するためのアライ
メントマークを設けた電気回路基板において、前記電気
回路基板は、外層とその背面側に積層される前記外層と
同一の導電性材料からなる内層との間に透明或いは半透
明の絶縁材を挟んだ多層構造で構成され、前記外層に設
けた導電パターンにより、前記外層の前記導電性材料と
同一材料によって前記アライメントマークを形成し、前
記アライメントマークの真下近傍で、前記外層より少な
くとも２層以上下層に位置する内層表面に、黒化処理し
た導体箔が一面に設けられてなるベタパターン領域部を
形成して、前記アライメントマークを形成した前記外層
と前記ベタパターン領域部を形成した前記内層間に位置
する、別の内層表面の前記アライメントマークの真下近
傍に導電パターンのない空白領域部を形成したことを特
徴とする。
【０００９】
【作用】本発明によれば、多層構造からなる電気回路基
板の外層に形成したアライメントマークの真下近傍に位
置する内層表面にベタパターン領域部を形成し、且つ、
この内層と前記外層間に位置している別の内層表面の前
記アライメントマークの真下近傍に導体パターンのない
空白領域部を形成したことにより、アライメントマーク
が内層の導体パターンと重ならず、しかも、コントラス
トがつくので見やすくなり、自動機による誤認識を防止
することができる。
【００１０】また、本発明によれば、アライメントマー
クの表面を被覆膜で被覆することによって、アライメン
トマークが外部に露出しないので、アライメントマーク
の腐食が防止される。
【００１１】
【実施例】以下、図面に沿って、本発明による実施例に
ついて説明する。
【００１２】図１は、本実施例に係るアライメントマー
ク構造を備えたＰＣＢ基板を示す斜視図である。この図
に示すように、ＰＣＢ基板１は、上部の第１の外層銅箔
２と、下部の第２の外層銅箔３と、第１、２の外層銅箔
２、３の間に位置している第１の内層銅箔４と、第２の
内層銅箔５からなる４層で構成され、各層にはそれぞれ
導体配線パターン（図示省略）が形成されている。これ
らの各外層銅箔２、３と内層銅箔４、５の間には、半透
明なガラスエポキシ材などの絶縁部材６、７、８がそれ
ぞれ挟まれている。
【００１３】ＰＣＢ基板１の表面を形成する第１の外層
銅箔２上の全面は、半田レジスト９で覆われており、第
の１外層銅箔２の両端角部付近には半田レジスト９を開
口した開口領域部１０ａ，１０ｂが形成されている。
【００１４】開口領域部１０ａ，１０ｂ内には、銅箔パ
ターンによってアライメントマーク１１ａ，１１ｂがそ
れぞれ形成されている。アライメントマーク１１ａ，１
１ｂは、本実施例では特徴的な形として、例えば十字形
に形成されている。アライメントマーク１１ａ，１１ｂ
の表面は、電解メッキ等の方法により半田メッキ（図示
省略）で被覆されている。
【００１５】第１の内層銅箔４は、図２に示すように、
第１の外層銅箔２に形成したアライメントマーク１１
ａ，１１ｂがある開口領域部１０ａ，１０ｂの真下に、
第１の内層銅箔４における導体配線パターン（図示省
略）を避けるようにして空白領域部１２が形成されてい
る。また、第２の内層銅箔５には、第１の外層銅箔２に
形成したアライメントマーク１１ａ，１１ｂがある開口
領域部１０ａ，１０ｂの真下に、黒化処理が施されてい
る銅箔を一面に配したベタパターン領域部１３が形成さ
れている。尚、図２では、図１で示した絶縁部材６、
７、８が省略されている。
【００１６】本実施例に係るアライメントマーク構造で
は、第１の外層銅箔２に形成したアライメントマーク１
１ａ，１１ｂがある開口領域部１０ａ，１０ｂの真下の
第１の内層銅箔４に空白領域部１２を設けて、第２の内
層銅箔５のその位置にベタパターン領域部１３を設けた
ことにより、アライメントマーク１１ａ，１１ｂは、第
１、第２の内層銅箔４、５の導体配線パターンと重なら
ないので、自動機によるアライメントマーク１１ａ，１
１ｂの誤認識や、認識不可が防止され、また、アライメ
ントマーク１１ａ，１１ｂの背景に第２内層銅箔５のベ
タパターン領域部１３が黒く見えることにより、コント
ラストがついて見やすくなって認識率が向上する。
【００１７】更に、アライメントマーク１１ａ，１１ｂ
の表面は、半田メッキで被覆されているので、アライメ
ントマーク１１ａ，１１ｂに腐食が生じるのを防止する
ことができる。
【００１８】図３は、上述したアライメントマーク構造
を有するＰＣＢ基板を使用した液晶パネルユニットを示
す概略図である。
【００１９】この液晶パネルユニット２０は、液晶表示
パネル２１と、上述したＰＣＢ基板１とで構成されてお
り、液晶表示パネル２１の一端側には液晶駆動用ＩＣ２
２ａ，２２ｂ，２２ｃと入力端子２３ａ，２３ｂ，２３
ｃをＴＡＢ（Tape Arutomatic Bonding ）方式により搭
載したＴＣＰ（Tape Carrier Package）２４ａ，２４
ｂ，２４ｃが予め実装されている。
【００２０】ＰＣＢ基板１の表面には、予め半田がプリ
コートされたＴＣＰ２４ａ，２４ｂ，２４ｃを実装する
ためのランド部２５が設けられており、ＰＣＢ基板１の
表面の両端角部付近には、図１、２に示した構造の十字
形のアライメントマーク１１ａ，１１ｂが形成されてい
る。
【００２１】また、液晶表示パネル２１の両端角部に
も、ＰＣＢ基板１のアライメントマーク１１ａ，１１ｂ
に対応した十字形のアライメントマーク２６ａ、２６ｂ
が形成されている。
【００２２】次に、上述した液晶パネルユニット２０を
構成するＰＣＢ基板１上に、自動機により液晶表示パネ
ル２１に実装されているＴＣＰ２４ａ，２４ｂ，２４ｃ
の各入力端子２３ａ，２３ｂ，２３ｃと、ＰＣＢ基板１
上のランド部２５とを位置合わせする場合の動作につい
て説明する。
【００２３】先ず、自動機（図示省略）は、ＰＣＢ基板
１のアライメントマーク１１ａ，１１ｂを認識すること
でＰＣＢ基板１の位置を認識する。次に、自動機は、液
晶パネル２１のアライメントマーク２６ａ，２６ｂを認
識することで液晶表示パネル２１の位置を認識する。
【００２４】この後、これらのアライメントマーク１１
ａ，１１ｂ，２６ａ，２６ｂが所定の位置関係にセット
されるように、即ち、液晶表示パネル２１に実装されて
いるＴＣＰ２４ａ，２４ｂ，２４ｃの各入力端子２３
ａ，２３ｂ，２３ｃが、ＰＣＢ基板１のランド部２５の
所定の位置に来るようにＰＣＢ基板１を移動させて、Ｔ
ＣＰ２４ａ，２４ｂ，２４ｃの上部から熱圧着すること
によりＰＣＢ基板１とＴＣＰ２４ａ，２４ｂ，２４ｃが
電気的に接続される。
【００２５】このように、本発明に係るアライメントマ
ーク構造を、ＴＣＰ２４ａ，２４ｂ，２４ｃが実装され
た液晶表示パネル２１と、ＴＣＰ２４ａ，２４ｂ，２４
ｃに電気信号を入力するためのＰＣＢ基板１とを位置合
わせする時に使用することによって、上述したように自
動機によるＰＣＢ基板１の位置合わせを確実に精度よく
行うことができる。
【００２６】尚、前記実施例ではＰＣＢ基板が４層の場
合であったが、これに限定されることなく、４層以上で
も適用可能である。
【００２７】また、前記実施例ではアライメントマーク
の形状は十字形であったが、この形状に限定されること
なく種々の形状でアライメントマークを形成してもよ
い。
【００２８】
【発明の効果】以上説明したように、本発明によると、
外層に形成したアライメントマークの真下近傍に位置す
る各内層に導体パターンのない空白領域部とベタパター
ン領域部をそれぞれ形成したことにより、アライメント
マークとその真下に位置する内層の導体パターンとが重
なることなく、且つ、アライメントマークにコントラト
がついてはっきり見えるので、自動機による誤認識や認
識不可がなくなり、確実に精度よく位置合わせを行うこ
とが可能となる。
【図面の簡単な説明】
【図１】本実施例に係るアライメントマーク構造を備え
たＰＣＢ基板を示す斜視図。
【図２】本実施例に係るアライメントマーク構造を説明
するための図。
【図３】本実施例に係るアライメントマーク構造を備え
たＰＣＢ基板を使用した液晶パネルユニットを示す図。
【図４】従来のアライメントマーク構造を備えたＰＣＢ
基板を示す図。
【図５】図４に示したアライメントマーク構造の拡大
図。
【符号の説明】
１ ＰＣＢ基板 ２ 第１の外層銅箔 ３ 第２の外層銅箔 ４ 第１の内層銅箔 ５ 第２の内層銅箔 ６、７、８ 絶縁部材 ９ 半田レジスト １１ａ，１１ｂ アライメントマーク １２ 空白領域部 １３ ベタパターン領域部 ２０ 液晶パネルユニット ２１ 液晶表示パネル ２４ａ，２４ｂ，２４ｃ ＴＣＰ（テープキャリアパッ
ケージ） ２５ ランド部
フロントページの続き (56)参考文献 特開 平７−122830（ＪＰ，Ａ) 実開 平１−84472（ＪＰ，Ｕ) 実公 平４−36148（ＪＰ，Ｙ２) 実公 昭49−38771（ＪＰ，Ｙ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H05K 3/00 - 3/46 H05K 1/00 - 1/02

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 位置を認識するためのアライメントマー
    クを設けた電気回路基板において、 前記電気回路基板は、外層とその背面側に積層される前
    記外層と同一の導電性材料からなる内層との間に透明或
    いは半透明の絶縁材を挟んだ多層構造で構成され、 前記外層に設けた導電パターンにより、前記外層の前記
    導電性材料と同一材料によって前記アライメントマーク
    を形成し、 前記アライメントマークの真下近傍で、前記外層より少
    なくとも２層以上下層に位置する内層表面に、黒化処理
    した導体箔が一面に設けられてなるベタパターン領域部
    を形成して、 前記アライメントマークを形成した前記外層と前記ベタ
    パターン領域部を形成した前記内層間に位置する、別の
    内層表面の前記アライメントマークの真下近傍に導電パ
    ターンのない空白領域部を形成した、 ことを特徴とする電気回路基板におけるアライメントマ
    ーク構造。
  2. 【請求項２】 前記アライメントマークの表面は、被覆
    膜で被覆されている、 請求項１記載の電気回路基板におけるアライメントマー
    ク構造。
  3. 【請求項３】 前記被覆膜は、半田メッキである、 請求項２記載の電気回路基板におけるアライメントマー
    ク構造。
  4. 【請求項４】 前記アライメントマークは、液晶駆動用
    半導体素子を搭載したテープキャリアパッケージが実装
    された液晶表示素子を備えたガラス基板と電気的に接続
    される前記テープキャリアパッケージに電気信号を入力
    するための電気回路基板に設けられる、 請求項１乃至３のいずれか１項記載の電気回路基板にお
    けるアライメントマーク構造。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2730572B2 (ja) * 1996-03-21 1998-03-25 日本電気株式会社 液晶表示装置及びその製造方法
TW384362B (en) * 1996-09-17 2000-03-11 Thk Co Ltd Ball connecting body, and linear guide device and ball screw device utilizing the ball connecting body
US7732732B2 (en) * 1996-11-20 2010-06-08 Ibiden Co., Ltd. Laser machining apparatus, and apparatus and method for manufacturing a multilayered printed wiring board
EP0884128B1 (en) 1996-11-20 2007-08-08 Ibiden Co., Ltd. Laser machining apparatus, and apparatus and method for manufacturing a multilayered printed wiring board
MY125599A (en) * 1996-12-19 2006-08-30 Ibiden Co Ltd Printed circuit boards and method of producing the same
US6232559B1 (en) * 1998-01-05 2001-05-15 International Business Machines Corporation Multi-layer printed circuit board registration
US6403891B1 (en) * 1998-03-27 2002-06-11 Intel Corporation Metallization removal under the laser mark area for substrates
CN1163782C (zh) * 1999-07-22 2004-08-25 皇家菲利浦电子有限公司 显示装置、设有显示装置的设备及制造该显示装置的方法
JP4504515B2 (ja) * 2000-06-13 2010-07-14 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP4884586B2 (ja) * 2000-12-18 2012-02-29 株式会社 日立ディスプレイズ 液晶表示装置
DE10325179A1 (de) * 2003-06-04 2004-12-23 Marconi Communications Gmbh Verfahren zum Montieren einer Schaltung
DE10326086B4 (de) * 2003-06-10 2006-04-13 Infineon Technologies Ag Verfahren und Justiermarken zur Positionierung eines Messkopfes auf einer Leiterplatte
US6933204B2 (en) * 2003-10-13 2005-08-23 International Business Machines Corporation Method for improved alignment of magnetic tunnel junction elements
JP2005310843A (ja) * 2004-04-16 2005-11-04 Sony Corp プリント配線基板、部品実装方法及び搭載位置確認方法
KR101127855B1 (ko) * 2005-06-02 2012-03-21 엘지디스플레이 주식회사 액정표시소자
KR101206496B1 (ko) * 2005-08-13 2012-11-29 삼성디스플레이 주식회사 인쇄 회로 기판 및 이를 포함하는 액정 표시 장치
US20070167056A1 (en) * 2006-01-17 2007-07-19 Universal Scientific Industrial Co., Ltd. Multi-layer printed circuit board, and method for detecting errors in laminating order of layers thereof
JP4862988B2 (ja) * 2006-01-25 2012-01-25 セイコーエプソン株式会社 配線基板及び半導体装置の製造方法
US7916247B2 (en) * 2007-08-30 2011-03-29 Seiko Epson Corporation Electro-optic device, and electronic apparatus including the same
CN105094447B (zh) * 2011-11-27 2018-01-16 宸鸿科技(厦门)有限公司 触控感测装置及其制造方法
KR102059026B1 (ko) * 2012-11-26 2019-12-26 삼성디스플레이 주식회사 표시 기판의 얼라인 장치 및 방법
JP6338348B2 (ja) * 2012-12-26 2018-06-06 キヤノン株式会社 フレキシブルプリント基板及び電子機器
US10892213B2 (en) * 2018-12-28 2021-01-12 Advanced Semiconductor Engineering, Inc. Wiring structure and method for manufacturing the same
JP2022045949A (ja) * 2020-09-10 2022-03-23 イビデン株式会社 プリント配線板およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57112021A (en) * 1980-12-29 1982-07-12 Fujitsu Ltd Manufacture of semiconductor device
JPS6038868B2 (ja) * 1981-11-06 1985-09-03 富士通株式会社 半導体パツケ−ジ
JPS6026320A (ja) * 1983-07-22 1985-02-09 Canon Inc 光学変調素子
US5418691A (en) * 1990-02-07 1995-05-23 Canon Kabushiki Kaisha Two printed circuit boards superiposed on one another both having position registry marks
US5468917A (en) * 1994-03-23 1995-11-21 International Business Machines Corporation Circuitized structure including flexible circuit with elastomeric member bonded thereto

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