KR100606909B1 - Ｃｍｏｓ 이미지 센서의 제조 방법 - Google Patents
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Abstract
본 발명은 포토 다이오드를 제외한 액티브 영역 및 게이트 전극 전체에서 균일하게 살리 사이드가 형성되도록 한 씨모스 이미지 센서의 제조 방법에 관한 것으로, 포토 다이오드 영역과 트랜지스터 영역이 정의되는 제 1 도전형 반도체 기판을 준비하는 단계; 전면에 절연막을 증착하고 상기 트랜지스터 영역의 게이트 전극 형성할 영역의 상기 절연막을 제거하는 단계; 상기 게이트 전극 형성 위치의 반도체 기판에 게이트 절연막을 형성하는 단계; 전면에 도전층을 증착하고 상기 절연막 표면이 노출되도록 평탄화하여 게이트 전극을 형성하는 단계; 상기 트랜지스터 영역의 상기 절연막을 제거하고, 노출된 반도체 기판에 저농도 제 2 도전형 불순물 영역을 형성하는 단계; 상기 게이트 전극 측벽에 스페이서를 형성하고 상기 게이트 전극 및 스페이서를 마스크로 이용하여 상기 반도체 기판에 고농도 제 2 도전형 불순물 영역을 형성하는 단계; 상기 게이트 전극 표면 및 노출된 액티브 영역의 에피층에 살리사이드를 형성하는 단계; 그리고 상기 절연막을 제거하고 마스크 및 이온 주입 공정으로 상기 포토 다이오드 영역에 제 2 도전형 불순물 영역 및 제 1 도전형 불순물 영역을 형성하는 단계를 포함하여 이루어진 것이다.
CMOS 이미지 센서, 살리사이드
Description
도 1은 일반적인 씨모스 이미지 센서의 1 화소의 등가회로도
도 2는 일반적인 씨모스 이미지 센서의 1 화소의 레이아웃도
도 3a 내지 3c는 종래 기술에 따른 CMOS 이미지 센서의 공정 단면도
도 4a 내지 4j는 본 발명의 실시예에 따른 CMOS 이미지 센서의 공정 단면도
도면의 주요 부분에 대한 설명
21 : 반도체 기판 22 : P형 에피층
23 : 소자 분리막 24 : 절연막
25 : 게이트 절연막 26 : 폴리 실리콘
26a : 게이트 전극 27 : 감광막
28 : 저농도 N형 불순물 영역 29 : 절연막
29a : 스페이서 30 : 고농도 N형 불순물 영역
31 : 살리 사이드 32 : N형 불순물 영역
33 : P형 불순물 영역
본 발명은 CMOS 이미지 센서의 제조 방법에 관한 것으로, 특히 포토 다이오드를 제외한 액티브 영역 및 게이트 전극 전체에서 균일하게 살리 사이드가 형성되도록 한 씨모스 이미지 센서의 제조 방법에 관한 것이다.
일반적으로, 이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게, 전하 결합 소자(charge coupled device: CCD)와 씨모스(CMOS; Complementary Metal Oxide Silicon) 이미지 센서(Image Sensor)로 구분된다.
상기 전하 결합 소자(charge coupled device: CCD)는 빛의 신호를 전기적 신호로 변환하는 복수개의 포토 다이오드(Photo diode; PD)가 매트릭스 형태로 배열되고, 상기 매트릭스 형태로 배열된 각 수직 방향의 포토 다이오드 사이에 형성되어 상기 각 포토 다이오드에서 생성된 전하를 수직방향으로 전송하는 복수개의 수직 방향 전하 전송 영역(Vertical charge coupled device; VCCD)과, 상기 각 수직 방향 전하 전송 영역에 의해 전송된 전하를 수평방향으로 전송하는 수평방향 전하전송영역(Horizontal charge coupled device; HCCD) 및 상기 수평방향으로 전송된 전하를 센싱하여 전기적인 신호를 출력하는 센스 증폭기(Sense Amplifier)를 구비하여 구성된 것이다.
그러나, 이와 같은 CCD는 구동 방식이 복잡하고, 전력 소비가 클 뿐만아니라, 다단계의 포토 공정이 요구되므로 제조 공정이 복잡한 단점을 갖고 있다. 또한, 상기 전하 결합 소자는 제어회로, 신호처리회로, 아날로그/디지털 변환회로 (A/D converter) 등을 전하 결합 소자 칩에 집적시키기가 어려워 제품의 소형화가 곤란한 단점을 갖는다.
최근에는 상기 전하 결합 소자의 단점을 극복하기 위한 차세대 이미지 센서로서 씨모스 이미지 센서가 주목을 받고 있다. 상기 씨모스 이미지 센서는 제어회로 및 신호처리회로 등을 주변회로로 사용하는 씨모스 기술을 이용하여 단위 화소의 수량에 해당하는 모스 트랜지스터들을 반도체 기판에 형성함으로써 상기 모스 트랜지스터들에 의해 각 단위 화소의 출력을 순차적으로 검출하는 스위칭 방식을 채용한 소자이다. 즉, 상기 씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
상기 씨모스 이미지 센서는 씨모스 제조 기술을 이용하므로 적은 전력 소모, 적은 포토공정 스텝에 따른 단순한 제조공정 등과 같은 장점을 갖는다. 또한, 상기 씨모스 이미지 센서는 제어회로, 신호처리회로, 아날로그/디지털 변환회로 등을 씨모스 이미지 센서 칩에 집적시킬 수가 있으므로 제품의 소형화가 용이하다는 장점을 갖고 있다. 따라서, 상기 씨모스 이미지 센서는 현재 디지털 정지 카메라(digital still camera), 디지털 비디오 카메라 등과 같은 다양한 응용 부분에 널리 사용되고 있다.
한편, CMOS 이미지 센서는 트랜지스터의 개수에 따라 3T형, 4T형, 5T형 등으로 구분된다. 3T형은 1개의 포토다이오드와 3개의트랜지스터로 구성되며, 4T형은 1개의 포토다이오드와 4개의 트랜지스터로 구성된다.
상기 4T형 CMOS 이미지 센서의 단위화소에 대한 레이아웃(lay-out)을 살펴보면 다음과 같다.
도 1은 일반적인 4T형 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃도이고 , 도 2는 일반적인 4T형 CMOS 이미지 센서의 등가 회로도이다.
일반적인 4T형 CMOS 이미지 센서의 단위화소는, 도 1 및 도 2에 도시한 바와 같이, 액티브 영역(10)이 정의되어 액티브 영역(10) 중 폭이 넓은 부분에 1개의 포토다이오드(20)가 형성되고, 상기 나머지 부분의 액티브 영역(10)에 각각 오버랩되는 4개의 트랜지스터의 게이트 전극(110, 120, 130, 140)이 형성된다. 즉, 상기 게이트 전극(110)에 의해 트랜스퍼 트랜지스터(Tx)가 형성되고, 상기 게이트 전극(120)에 의해 리셋 트랜지스터(Rx)가 형성되고, 상기 게이트 전극(130)에 의해 드라이브 트랜지스터(Dx)가 형성되며, 상기 게이트 전극(140)에 의해 셀렉트 트랜지스터(Sx)가 형성된다. 여기서, 상기 각 트랜지스터의 액티브 영역(10)에는 각 게이트 전극(110, 120, 130, 140) 하측부를 제외한 부분에 불순물 이온이 주입되어 각 트랜지스터의 소오스/드레인 영역이 형성된다. 따라서, 상기 리셋 트랜지스터(Rx)와 상기 드라이브 트랜지스터(Dx) 사이의 소오스/드레인 영역에는 전원전압(Vdd)가 인가되고, 상기 셀렉트 트랜지스터(Sx) 일측의 소오스/드레인 영역에는 전원전압(Vss)가 인가된다.
이와 같은 구성을 갖는 종래의 CMOS 이미지 센서의 제조 방법을 설명하면 다음과 같다.
도 3a 내지 3c는 종래 기술에 따른 CMOS 이미지 센서의 공정 단면도로써, 도 1의 I-I' 선상의 단면도이다.
도 3a에 도시한 바와 같이, p형 반도체 기판(1)에 저농도 P형(P-) 에피층(p-type epitaxel layer)(2)을 형성한다. 그리고, 액티브 영역과 소자 분리 영역을 정의하는 마스크를 이용하여 노광하고 현상하여 상기 소자 분리 영역의 상기 에피층(2)을 소정 깊이로 식각하여 트렌치를 형성한다. 상기 트렌치가 채워지도록 상기 기판에 O3 TEOS막을 형성하고, 화학 기계적 연마(CMP; Chemical Mechanical Polishing) 공정으로 상기 트렌치 영역에만 남도록 패터닝하여 상기 소자 분리 영역에 소자 분리막(3)을 형성한다.
그리고, 상기 기판 전면에 게이트 절연막 및 도전층을 차례로 형성하고 상기 게이트 절연막 및 도전층을 선택적으로 제거하여 트랜지스터 형성 영역에 게이트 전극(5) 및 게이트 절연막(4)을 형성한다.
도 3b에 도시한 바와 같이, 전면에 살리사이드 블록킹 용 TEOS 절연막(6)을 증착하고, 상기 절연막(6)위에 감광막(7)을 형성한다. 그리고, 노광 및 현상 공정으로 포토 다이오드 영역이 커버되도록 상기 감광막(7)을 패터닝한다. 즉, 상기 감광막(7) 패턴은 포토 다이오드 영역을 커버하고 상기 게이트 전극(5)의 일부를 노출시키도록 형성한다. 그리고, 상기 노출된 게이트 전극(5) 상측의 살리사이드 블록킹용 TEOS 절연막(6)을 선택적으로 제거한다.
도 3c에 도시한 바와 같이, 상기 감광막(7)을 제거하고 상기 노출된 게이트 전극(5) 표면에 살리사이드(8)을 형성한다.
그러나, 이와 같은 종래의 씨모스 이미지 센서의 살리 사이드 형성 방법에 있어서는 다음과 같은 문제점이 있었다.
즉, 포토 다이오드가 살리사이드화 되는 것을 방지하기 위하여 살리 사이드 블록킹용 마스크를 확장한 결과 픽셀부의 리드 아웃(Read out) 회로를 구성하는 게이트 전극 및 액티브 영역은 살리사이드(Salicide)와 비 살리사이드(Non-salicide)가 혼재되고, 그 결과 콘택부의 저항이 높아지게 된다. 또한 습식 식각 공정의 특성상 살이사이드 블록킹용 TEOS의 언더 컷(under-cut)이 발생할 수 밖에 없으며, 이것은 웨이퍼 내의 위치에 따라 변화하여 콘택 저항의 변화가 발생하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로,단위 화소 내 리드 아웃 회로부의 콘택 저항 감소 및 콘택 저항의 변화를 감소시킬 수 있는 씨모스 이미지 센서의 살리사이드 제조 방법을 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 CMOS 이미지 센서의 제조 방법은, 포토다이오드 영역과 트랜지스터 영역이 정의되는 제 1 도전형 반도체 기판을 준비하는 단계; 전면에 절연막을 증착하고 상기 트랜지스터 영역의 게이트 전극 형성할 영역의 상기 절연막을 제거하는 단계; 상기 게이트 전극 형성 위치의 반도체 기판에 게이트 절연막을 형성하는 단계; 전면에 도전층을 증착하고 상기 절연막 표면이 노출되도록 평탄화하여 게이트 전극을 형성하는 단계; 상기 트랜지스터 영역의 상기 절연막을 제거하고, 노출된 반도체 기판에 저농도 제 2 도전형 불순물 영역을 형성하는 단계; 상기 게이트 전극 측벽에 스페이서를 형성하고 상기 게이트 전극 및 스페이서를 마스크로 이용하여 상기 반도체 기판에 고농도 제 2 도전형 불순물 영역을 형성하는 단계; 상기 게이트 전극 표면 및 노출된 액티브 영역의 에피층에 살리사이드를 형성하는 단계; 그리고 상기 절연막을 제거하고 마스크 및 이온 주입 공정으로 상기 포토 다이오드 영역에 제 2 도전형 불순물 영역 및 제 1 도전형 불순물 영역을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
상기와 같은 특징을 갖는 본 발명에 따른 CMOS 이미지 센서의 제조 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 4a 내지 4j는 본 발명의 실시예에 따른 씨모스 이미지 센서의 공정 단면도이다.
도 4a에 도시한 바와 같이, p형 반도체 기판(21)에 저농도 P형(P-) 에피층(p-type epitaxel layer)(22)을 형성한다. 그리고, 액티브 영역과 소자 분리 영역을 정의하는 마스크를 이용하여 노광하고 현상하여 상기 소자 분리 영역의 상기 에피층(22)을 소정 깊이로 식각하여 트렌치를 형성한다. 상기 트렌치가 채워지도록 상기 기판에 O3 TEOS막을 형성하고, 화학 기계적 연마(CMP; Chemical Mechanical Polishing) 공정으로 상기 트렌치 영역에만 남도록 패터닝하여 상기 소자 분리 영역에 소자 분리막(23)을 형성한다.
그리고, 전면에 산화막 또는 질화막 등의 절연막(24)을 형성한다.
도 4b에 도시한 바와같이, 각 트랜지스터의 게이트 전극 패턴용 마스크를 이 용한 사진식각 공정으로 게이트 전극을 형성할 영역의 상기 절연막(24)을 제거한다.
도 4c에 도시한 바와 같이, 상기 게이트 전극 형성 위치에 상기 에피층(22)에 산화(Oxidation) 공정을 통하여 게이트 절연막(Gate Oxide)(25)를 형성하고, 전면에 폴리 실리콘(26)를 증착한다.
도 4d에 도시한 바와 같이, CMP 공정을 통하여 상기 절연막(24)의 표면이 노출되도록 상기 폴리 실리콘(26)을 평탄화하여 상기 트랜스퍼 트랜지스터(Tx), 리셋 트랜지스터(Rx), 드라이브 트랜지스터(Dx) 및 셀렉트 트랜지스터(Sx)의 게이트 전극(26a)을 형성한다.
도 4e에 도시한 바와 같이, 전면에 감광막(27)을 증착하고 노광 및 현상 공정으로 상기 포토 다이오드 영역 상측에만 남도록 패터닝한다. 그리고, 노출된 트랜지스터 영역의 절연막(24)을 습식 혹은 건식 식각 공정으로 제거한다.
도 4f에 도시한 바와 같이, 상기 트랜지스터 형성 영역의 에피층(22)에 불순물 이온 주입하여 저농도 N형 불순물 영역(28)을 형성하고, 상기 감광막(27)을 제거한다.
도 4g에 도시한 바와 같이, 상기 트랜지스터의 게이트 전극(26a) 측벽에 스페이서를 형성하기 위하여 전면에 질화막 혹은 산화막 등의 절연막(29)을 증착한다.
도 4h에 도시한 바와 같이, 건식 식각 공정을 이용하여 상기 절연막(29)을 식각하여 상기 게이트 전극(26a) 측벽에 스페이서(29a)를 형성한다. 그리고, 상기 측벽 스페이서(29a) 및 게이트 전극(26a)과 절연막을 마스크로 이용하여 상기 에피층에 고농도 N형 불순물 이온을 주입하여 고농도 n형 불순물 영역(30)을 형성한다.
도 4i에 도시한 바와 같이, 상기 노출된 게이트 전극(26a) 및 액티브 영역의 에피층(22)에 살리사이드(31)를 형성한다.
도 4j에 도시한 바와 같이, 습식 식각 공정을 이용하여 상기 절연막(24)을 모두 제거한 후, 마스크 및 이온 주입 공정에 의해, 상기 포토다이오드 영역의 포토 다이오드 N형 불순물 영역(32)과 상기 N형 불순물 영역(32)의 표면에 P형 불순물 영역(33)을 각각 형성한다.
이상에서 설명한 바와 같은 본 발명에 따른 CMOS 이미지 센서의 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 본 발명은 살리사이드 공정에 필요한 살리사이드 블록킹용 TEOS 증착 공정, 마스크 공정 및 식각 공정이 필요하지 않으므로 공정이 단순화 된다.
둘째, 포토 다이오드 영역을 제외한 전체 단위 화소 영역을 균일하게 살리사이드화하여 콘택 저항을 감소시키고, 웨이퍼 내에서 발생할 수 있는 공정 변화를 최소화 할 수 있다.
Claims (2)
- 포토다이오드 영역과 트랜지스터 영역이 정의되는 제 1 도전형 반도체 기판을 준비하는 단계;전면에 절연막을 증착하고 상기 트랜지스터 영역의 게이트 전극 형성할 영역의 상기 절연막을 제거하는 단계;상기 게이트 전극 형성 위치의 반도체 기판에 게이트 절연막을 형성하는 단계;전면에 도전층을 증착하고 상기 절연막 표면이 노출되도록 평탄화하여 게이트 전극을 형성하는 단계;상기 트랜지스터 영역의 상기 절연막을 제거하고, 노출된 반도체 기판에 저농도 제 2 도전형 불순물 영역을 형성하는 단계;상기 게이트 전극 측벽에 스페이서를 형성하고 상기 게이트 전극 및 스페이서를 마스크로 이용하여 상기 반도체 기판에 고농도 제 2 도전형 불순물 영역을 형성하는 단계;상기 게이트 전극 표면 및 노출된 액티브 영역의 에피층에 살리사이드를 형성하는 단계; 그리고상기 절연막을 제거하고 마스크 및 이온 주입 공정으로 상기 포토 다이오드 영역에 제 2 도전형 불순물 영역 및 제 1 도전형 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
- 제 1 항에 있어서,상기 게이트 절연막은 산화 공정에 의해 형성함을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
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2004
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