KR20140026122A - 불휘발성 메모리 소자 및 그 제조방법 - Google Patents

불휘발성 메모리 소자 및 그 제조방법 Download PDF

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KR20140026122A
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Abstract

본 기술은 셀 특성을 개선할 수 있는 불휘발성 메모리 소자 및 그 제조방법에 관한 것으로, 소자 분리막에 의해 정의된 활성 영역 상에 형성된 터널 절연막; 상기 터널 절연막 상에 형성되며 상기 소자 분리막 사이에 형성된 제1 부분과, 상기 제1 부분으로부터 상기 소자 분리막보다 돌출되어 형성되며 상기 제1 부분보다 좁은 폭으로 형성된 제2 부분을 포함하는 폴리 실리콘 패턴; 및 상기 폴리 실리콘 패턴의 표면에 형성되며, P타입 도펀트를 포함하는 도핑 영역을 포함한다.

Description

불휘발성 메모리 소자 및 그 제조방법{Non-volatile memory device and method of manufacturing the same}
본 발명은 불휘발성 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 낸드 플래시 메모리 소자 및 그 제조방법에 관한 것이다.
낸드 플래시 메모리 소자의 메모리 셀은 터널 절연막, 플로팅 게이트, 유전체막 및 컨트롤 게이트가 적층된 게이트 구조물을 포함한다. 플로팅 게이트는 소자 분리막을 사이에 두고 이격된 활성 영역들 각각의 상부에 형성된다. 플로팅 게이트용 물질로서 일반적으로 폴리 실리콘이 이용되며, 플로팅 게이트의 전기적 특성 개선을 위해 플로팅 게이트용 물질로서 도프트 폴리 실리콘을 이용할 수 있다. 컨트롤 게이트는 활성 영역들에 교차하는 방향을 따라 연장되어 형성된다. 이러한 컨트롤 게이트는 소자 분리막 상에서 서로 이웃한 플로팅 게이트들 사이를 채우며 형성될 수 있다.
도프트 폴리 실리콘으로 형성된 플로팅 게이트 표면의 도펀트(dopant)는 후속 열 공정 중 외부로 방출(out diffusion)될 수 있으며, 이로 인하여 플로팅 게이트 표면의 도펀트 농도가 감소한다. 고집적화 달성을 위해 메모리 셀 사이즈를 축소시키는 경우, 플로팅 게이트의 사이즈가 줄어들게 되므로 플로팅 게이트 표면 도펀트 농도 저하로 인해 셀 특성 열화가 심해진다. 또한, 외부로 확산된 도펀트 농도가 플로팅 게이트별로 불균일하여 플로팅 게이트별 도펀트 농도 차이로 인한 셀 별 프로그램 속도 차이가 발생할 수 있다.
또한, 메모리 셀 사이즈가 축소되는 경우 서로 이웃한 플로팅 게이트들 사이의 공간이 좁게 형성된다. 좁은 공간을 사이에 두고 형성된 플로팅 게이트들 상에 유전체막을 형성하면, 유전체막이 플로팅 게이트들 상부 모서리에서 돌출된 형태로 형성되어 플로팅 게이트들 사이의 공간이 유전체막에 의해 덮힐 수 있다. 이 경우, 유전체막 상부에 형성되는 컨트롤 게이트가 플로팅 게이트들 사이의 공간에 형성되지 못하므로 셀 간 간섭 현상이 심해질 수 있다.
본 발명의 실시 예는 셀 특성을 개선할 수 있는 불휘발성 메모리 소자 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 불휘발성 메모리 소자는 소자 분리막에 의해 정의된 활성 영역 상에 형성된 터널 절연막; 상기 터널 절연막 상에 형성되며 상기 소자 분리막 사이에 형성된 제1 부분과, 상기 제1 부분으로부터 상기 소자 분리막보다 돌출되어 형성되며 상기 제1 부분보다 좁은 폭으로 형성된 제2 부분을 포함하는 폴리 실리콘 패턴; 및 상기 폴리 실리콘 패턴의 표면에 형성되며, P타입 도펀트를 포함하는 도핑 영역을 포함할 수 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 소자의 제조방법은 소자 분리막에 의해 정의된 기판의 활성 영역 상에 제1 폴리 실리콘 패턴을 형성하는 단계; 상기 소자 분리막 상부에서 노출된 상기 제1 폴리 실리콘 패턴의 표면에 플라즈마 방식으로 P타입 도펀트를 도핑하여 상기 제1 폴리 실리콘 패턴의 표면에 도핑 영역을 형성하는 단계; 및 상기 도핑 영역의 표면에서 상기 P타입 도펀트에 산소가 흡착되어 발생한 자연 산화막을 제거하여 제2 폴리 실리콘 패턴을 형성하는 단계를 포함할 수 있다.
본 기술은 폴리 실리콘 패턴의 표면에 자연 산화막이 발생하도록 유도하고, 자연 산화막을 제거함으로써 폴리 실리콘 패턴의 폭을 줄일 수 있으므로 서로 이웃한 폴리 실리콘 패턴 사이의 공간을 넓게 확보할 수 있다. 이로써, 본 기술은 유전체막을 형성하는 후속 공정에서 폴리 실리콘 패턴 사이의 공간이 유전체막으로 덮히지 않도록 할 수 있으므로, 이어지는 컨트롤 게이트막 형성 공정시, 컨트롤 게이트막이 폴리 실리콘 패턴 사이에 형성되도록 할 수 있다. 따라서, 본 기술은 셀 간 간섭 현상을 개선할 수 있다.
또한, 본 기술은 플라즈마 방식으로 도펀트를 도핑함으로써 폴리 실리콘 패턴 내 도펀트량을 보충할 수 있다.
도 1a 내지 도 1e는 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1e는 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(101) 상에 전자의 터널링을 위한 터널 절연막(103), 및 플로팅 게이트용 폴리 실리콘막(105)을 형성한다. 반도체 기판(101)은 내부에 TN웰(Triple N-well: 미도시), 및 P웰을 형성하기 위한 도펀트가 주입된 것일 수 있다. 터널 절연막(103)은 실리콘 산화막으로 형성할 수 있다. 폴리 실리콘막(105)은 도프트 폴리 실리콘막의 단일막 또는 언도프트 폴리 실리콘막의 단일막 또는 언도프트 폴리 실리콘막 및 도프트 폴리 실리콘막이 적층된 적층막일 수 있다. 폴리 실리콘막(105)이 도프트 폴리 실리콘막을 포함하는 경우, 도프트 폴리 실리콘막 내에는 후속 공정에서 도핑될 도펀트와 동일한 P타입 도펀트가 도핑될 수 있다.
도 1b를 참조하면, 반도체 기판(101)의 활성 영역(A) 상부에 제1 폴리 실리콘 패턴(105A)을 형성하고, 활성 영역(A)을 정의하는 소자 분리막(109)을 형성한다. 이하, 제1 폴리 실리콘 패턴(105A) 및 소자 분리막(109)의 형성 공정 일례를 설명한다.
먼저, 폴리 실리콘막(105) 상에 소자분리 마스크(미도시)를 형성한다. 이 후, 소자 분리 마스크를 식각 베리어로 이용한 식각 공정으로 폴리 실리콘막(105)을 식각하여 제1 폴리 실리콘 패턴(105A)을 형성하고, 터널 절연막(103)을 노출한다. 이어서, 터널 절연막(103)의 노출된 영역을 식각하여 터널 절연막 패턴(103A)을 형성하고, 반도체 기판(101)을 노출한다. 이 후, 반도체 기판(101)의 노출된 영역을 일정 깊이로 식각하여 소자 분리 트렌치(107)를 형성한다. 이로써, 트렌치(107)가 형성되지 않은 영역에 활성영역(A)이 정의된다. 이어서, 소자분리 마스크, 제1 폴리 실리콘 패턴(105A), 터널 절연막 패턴(103A), 및 트렌치(107)가 형성된 결과물 상에 트렌치(107)를 채우면서 제1 폴리 실리콘 패턴(105A) 사이의 공간을 채우도록 절연막을 형성한다. 절연막은 갭-필이 용이한 PSZ(polysilazane)막을 코팅한 후, 어닐 공정으로 PSZ막을 경화하여 형성할 수 있다. 어닐 공정시 제1 폴리 실리콘 패턴(105A) 내부의 도펀트가 외부로 방출될 수 있다. 이 후, 소자분리마스크 상부의 절연막을 제거하고, 절연막의 EFH(electrical field height)를 조절하기 위한 식각 공정을 통해 절연막의 높이를 낮추어 소자 분리막(109)을 형성한다. 소자 분리막(109)은 소자 분리 트렌치(107) 내부에 형성되며, 터널 절연막 패턴(103A)의 높이보다 높고, 제1 폴리 실리콘 패턴(105A)의 높이보다 낮게 형성된다. 이로써, 제1 폴리 실리콘 패턴(105A)의 측벽 일부가 노출된다. 소자 분리마스크는 별도의 식각 공정을 통해 제거되거나, 절연막의 식각 공정 중 제거될 수 있다.
도 1c를 참조하면, 소자 분리막(109) 상부로 노출된 제1 폴리 실리콘 패턴(105A)의 표면에 플라즈마 도핑 방식으로 도펀트를 도핑한다. 이 때, 도핑되는 도펀트는 산소와 흡착이 용이한 P타입으로서, 예를 들어 보른(Boron)일 수 있다. 이로써, 제1 폴리 실리콘 패턴(105A)의 표면에 P타입 도핑 영역(111)이 형성된다.
플라즈마 도핑 방식은 플라즈마 분위기에서 바이어스 조절에 의해 도펀트를 도핑하므로 이온 빔을 가속시켜 도펀트를 도핑하는 이온 빔 주입 방식에 비해 제1 폴리 실리콘 패턴(105A)의 손상을 줄일 수 있다.
플라즈마 도핑 방식은 플라즈마 밀도 및 바이어스를 조절하여 제1 폴리 실리콘 패턴(105A)의 노출된 표면에 타겟으로하는 두께로 도펀트를 균일하게 도핑할 수 있다. 이에 따라, 플라즈마 도핑 방식을 이용하면 터널 절연막 패턴(103A)에 인접한 제1 폴리 실리콘 패턴(105A) 하부의 도펀트 농도를 상대적으로 낮게 유지하면서 제1 폴리 실리콘 패턴(105A)의 표면에 인접한 제1 폴리 실리콘 패턴(105A)의 상부의 도펀트 농도를 증가시킬 수 있다. 그 결과, 제1 폴리 실리콘 패턴(105A) 내부의 도펀트 농도를 증가시켜 제1 폴리 실리콘 패턴(105A)의 전기적 특성을 개선하면서, 터널 절연막 패턴(103A)에 인접한 도펀트 농도를 낮게 유지하여 터널 절연막 패턴(103A) 내부로 이동하는 도펀트 량을 줄일 수 있다. 이와 같이 도핑 영역(111)을 제1 폴리 실리콘 패턴(105A)의 표면으로 한정할 수 있는 플라즈마 도핑 방식은 제1 폴리 실리콘 패턴(105A) 내부 전체에 도핑 영역을 형성하는 인-시튜(in-situ) 방식에 비해 터널 절연막 패턴(103A)의 특성을 개선할 수 있다.
플라즈마 도핑 방식에 의해 형성된 도핑 영역(111)은 제1 폴리 실리콘 패턴(105A)마다 균일하게 형성될 수 있다. 이에 본 발명의 실시 예는 제1 폴리 실리콘 패턴(105A) 내 도핑 농도 균일도를 향상시킬 수 있어 셀 별 프로그램 속도의 균일도를 향상시킬 수 있다.
제1 폴리 실리콘 패턴(105A)의 노출된 표면 특히, 도핑 영역(111) 표면은 P타입이므로 산소가 흡착되기 쉽다. P타입 도펀트에 산소가 흡착되어 도핑 영역(111)의 표면이 일정 두께로 산화됨에 따라 자연 산화막(113)이 형성된다. 자연 산화막(113)은 플라즈마 도핑 공정 중 챔버 내에 발생한 산소 또는 챔버 외부의 대기 중에 기판(101)이 노출된 상태에서 발생한 산소와 도핑 영역(111)의 P타입 도펀트가 반응하여 형성된 반응 생성물이다.
자연 산화막(113)의 두께는 플라즈마 도핑에 이용되는 소스 가스와 비활성 가스의 분압비를 조절하여 제어할 수 있다. 소스 가스는 P타입의 도펀트를 포함하며, 예를 들어, B2H6를 포함할 수 있다. 비활성 가스는 산화 속도를 늦추어 자연 산화막(113)의 생성 속도를 늦추는 역할을 하며, 예를 들어 Ar, N2, H2 중 적어도 어느 하나를 포함한다. 자연 산화막(113)의 두께는 도핑 영역(111)이 제거되지 않도록, 도핑 영역(111)의 두께보다 얇게 형성한다.
도 1d를 참조하면, 자연 산화막(113)을 제거하여 하부 폭에 비해 상부 폭이 좁은 제2 폴리 실리콘 패턴(105B)을 형성한다. 자연 산화막(113)은 일반적으로 단위 공정을 진행하기 전 실시되는 세정 공정을 통해 제거할 수 있으므로 자연 산화막(113) 제거 공정을 별도로 실시하지 않아도 된다.
제2 폴리 실리콘 패턴(105B)은 소자 분리막(109)으로 보호되어 산화되지 않아 제1 폭으로 형성된 제1 부분(P1)과, 제1 부분(P1)으로부터 소자 분리막(109) 보다 돌출되며 제1 폭보다 좁은 제2 폭으로 형성된 제2 부분(P2)을 포함한다. 본 발명의 실시 예에서 제2 폴리 실리콘 패턴(105B)의 제2 폭은 별도의 산화 공정을 실시하지 않고 형성되는 자연 산화막(113)의 두께를 제어하여 형성할 수 있다.
제2 폴리 실리콘 패턴(105B)의 제2 부분(P2) 표면과, 제1 부분(P1) 표면에는 도핑 영역(111)이 잔류하므로, 제2 부분(P2) 표면과, 제1 부분(P1) 표면은 제2 부분(P2)의 중앙부와 제1 부분(P1)의 중앙부보다 P타입 도펀트를 높은 농도로 포함한다.
도 1e를 참조하면, 제2 폴리 실리콘 패턴(105B)의 표면을 따라 유전체막을 형성하고, 유전체막 상에 컨트롤 게이트막을 형성한다. 이 후, 컨트롤 게이트막 상에 활성 영역(A)에 교차하는 방향을 따라 게이트 마스크(미도시)를 형성하고, 게이트 마스크를 식각 베리어로 이용한 게이트 패터닝 공정으로 유전체막, 컨트롤 게이트막 및 제2 폴리 실리콘 패턴(105B)을 식각하여 컨트롤 게이트 패턴(123), 유전체막 패턴(121), 및 제3 폴리 실리콘 패턴(105C)이 형성된다. 여기서 형성된 제3 폴리 실리콘 패턴(105C)이 낸드 플래시 메모리 소자의 플로팅 게이트가 된다. 한편, 게이트 패터닝 공정 중 터널 절연막 패턴(103A)이 더 식각되어 최종 터널 절연막 패턴(103B)이 제3 폴리 실리콘 패턴(105C) 하부에만 잔류할 수 있다.
상기에서 유전체막은 제2 폴리 실리콘 패턴(105B)의 제1 부분(P1)에 비해 좁은 폭으로 형성된 제2 부분(P2)의 표면을 따라 형성된다. 제2 부분들(P2) 사이의 공간은 제1 부분(P1) 사이의 공간에 비해 넓으므로, 유전체막을 형성하더라도 제2 부분들(P2) 사이의 공간을 개구시킬 수 있다. 이로써, 컨트롤 게이트막으로 제2 부분들(P2) 사이의 공간 채울 수 있다. 제2 부분들(P2) 사이의 공간에 형성된 컨트롤 게이트막은 셀 간 간섭 현상을 줄이는 역할을 할 수 있다.
본 발명의 실시 예는 셀 간 간섭 현상을 줄이고, 플로팅 게이트인 제3 폴리 실리콘 패턴(105C) 내부에 도핑 영역(111)을 형성하여 제3 폴리 실리콘 패턴(105C)의 전기적 특성을 확보할 수 있으므로 셀 특성을 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
101: 반도체 기판 103: 터널 절연막
105: 폴리 실리콘막 105A: 제1 폴리 실리콘 패턴
105B: 제2 폴리 실리콘 패턴 111: 도핑 영역
113: 자연 산화막 121: 유전체막 패턴
123: 컨트롤 게이트 패턴

Claims (5)

  1. 소자 분리막에 의해 정의된 활성 영역 상에 형성된 터널 절연막;
    상기 터널 절연막 상에 형성되며 상기 소자 분리막 사이에 형성된 제1 부분과, 상기 제1 부분으로부터 상기 소자 분리막보다 돌출되어 형성되며 상기 제1 부분보다 좁은 폭으로 형성된 제2 부분을 포함하는 폴리 실리콘 패턴; 및
    상기 폴리 실리콘 패턴의 표면에 형성되며, P타입 도펀트를 포함하는 도핑 영역을 포함하는 불휘발성 메모리 소자.
  2. 소자 분리막에 의해 정의된 기판의 활성 영역 상에 제1 폴리 실리콘 패턴을 형성하는 단계;
    상기 소자 분리막 상부에서 노출된 상기 제1 폴리 실리콘 패턴의 표면에 플라즈마 방식으로 P타입 도펀트를 도핑하여 상기 제1 폴리 실리콘 패턴의 표면에 도핑 영역을 형성하는 단계; 및
    상기 도핑 영역의 표면에서 상기 P타입 도펀트에 산소가 흡착되어 발생한 자연 산화막을 제거하여 제2 폴리 실리콘 패턴을 형성하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 플라즈마 방식으로 상기 도핑 영역을 형성하는 단계에서 상기 P타입 도펀트를 포함하는 소스 가스 및 상기 자연 산화막의 생성 속도를 늦추는 비활성 가스의 분압을 조절하여 상기 자연 산화막의 두께를 조절하는 불휘발성 메모리 소자의 제조방법.
  4. 제 2 항에 있어서,
    상기 소스 가스는 B2H6를 포함하고,
    상기 비활성 가스는 Ar, N2, H2 중 적어도 어느 하나를 포함하는 불휘발성 메모리 소자의 제조방법.
  5. 제 2 항에 있어서,
    상기 자연 산화막의 두께는 상기 도핑 영역의 두께보다 얇게 형성되는 불휘발성 메모리 소자의 제조방법.
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