KR101194397B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명에 따른 반도체 소자의 제조 방법은 활성 영역 및 소자 분리 영역이 정의된 반도체 기판 상에 터널 절연막을 형성하는 단계와,상기 활성 영역 상부의 상기 터널 절연막 상에 폴리 실리콘막을 형성하는 단계, 및 상기 반도체 기판의 온도를 영하로 유지하거나 실리콘의 재결정화 온도 범위에서 상기 폴리 실리콘막에 불순물을 주입하는 단계를 포함한다.

Description

반도체 소자의 제조방법{Method for manaufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 불순물 주입 공정으로 인한 반도체 소자의 손상을 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자를 제조하는 과정 중 다수의 불순물 주입 공정이 도입될 수 있다. 고집적화에 유리한 구조를 가진 낸드 플래시 메모리 소자의 경우를 예로 들면, 낸드 플래시 메모리 소자는 폴리 실리콘으로 형성된 플로팅 게이트를 포함하고 있다. 플로팅 게이트의 내부에는 인(phosphorous)과 같은 불순물이 주입된다. 이러한 불순물은 폴리 실리콘 증착시 폴리 실리콘을 증착하기 위한 증착 가스와 함께 불순물 가스를 주입하여 인-시츄(in-situ) 방식으로 폴리 실리콘 내부에 주입되거나, 폴리 실리콘막 증착 후 불순물 주입 공정에 의해 폴리 실리콘 내부에 주입될 수 있다. 이 때, 고집적화로 인해 플로팅 게이트의 크기가 일정 크기 이하로 줄어들면, 인-시츄 방식으로 폴리 실리콘 내부에 불순물을 주입한 경우에는 폴리 실리콘 내부에 주입된 불순물의 양과 무관하게 폴리 실리콘 외부로 아웃 개싱(out gassing)되는 불순물의 양을 제어할 수 없는 문제가 발생한다. 폴리 실리콘 내부에 주입된 불순물의 양이 줄어들면, 플로팅 게이트의 폴리 디플리션 비(poly depletion ratio)가 감소하여 낸드 플래시 메모리 소자의 셀 특성이 열화되므로 문제가 된다. 도 1은 소자의 크기가 감소함에 따른 폴리 디플리션 비(C/Cmax)를 나타내는 그래프이다. 도 1에 도시된 바와 같이 낸드 플래시 메모리 소자의 컨트롤 게이트 폴리(Poly 2)에 가해진 소정 전압에 따른 폴리 디플리션 비(C/Cmax)는 소자의 크기가 감소함에 따라 줄어든다.
폴리 디플리션 비의 감소로 인한 셀 특성 열화를 개선하기 위해서, 낸드 플래시 메모리 소자의 소자 분리막을 형성하는 공정을 이용하여 플로팅 게이트용 폴리 실리콘막을 패터닝한 후, 폴리 실리콘 내부의 불순물의 도핑 농도를 강제적으로 증가시키기 위한 불순물 주입 공정을 추가로 실시할 수 있다. 불순물 주입 공정 시 낸드 플래시 메모리 소자의 플로팅 게이트용 폴리 실리콘막 내부에 주입된 불순물은 채널링(channeling)으로 인해 플로팅 게이트용 폴리 실리콘막 하부에 형성된 터널 절연막 내부에 트랩(trap)될 수 있다. 이를 방지하기 위해서 불순물 주입 공정은 틸트(tilt)된 각으로 실시할 수 있다. 그러나, 불순물 주입 공정을 틸트된 각으로 실시하는 경우, 플로팅 게이트용 폴리 실리콘막이 휘어지는 등의 손상이 발생할 수 있다.
본 발명은 불순물 주입 공정으로 인한 반도체 소자의 손상을 개선할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법은 활성 영역 및 소자 분리 영역이 정의된 반도체 기판 상에 터널 절연막을 형성하는 단계와,상기 활성 영역 상부의 상기 터널 절연막 상에 폴리 실리콘막을 형성하는 단계, 및 상기 반도체 기판의 온도를 영하로 유지하거나 실리콘의 재결정화 온도 범위에서 상기 폴리 실리콘막에 불순물을 주입하는 단계를 포함한다.
상기 반도체 기판의 온도를 영하로 유지하면서 상기 폴리 실리콘막에 불순물을 주입하는 단계는 상기 폴리 실리콘막이 형성된 상기 반도체 기판을 챔버 내의 웨이퍼 척 상에 배치하고, 상기 웨이퍼 척의 온도를 영하로 유지하여 실시한다.
상기 웨이퍼 척의 온도는 0℃ 내지 -273℃로 제어될 수 있다.
상기 실리콘의 재결정화 온도 범위는 800℃ 내지 1200℃로 제어될 수 있다.
상기 폴리 실리콘막은 언도프트 폴리 실리콘막 및 도프트 폴리 실리콘막의 적층 구조로 형성될 수 있다.
상기 폴리 실리콘막에 불순물을 주입하는 단계는 30˚ 내지 40˚로 틸트된 각으로 실시될 수 있다.
상기 폴리 실리콘막에 불순물을 주입하는 단계는 1mA 내지 3mA의 이온 빔 전류를 이용하여 실시될 수 있다.
상기 폴리 실리콘막에 불순물을 주입하는 단계는 상기 폴리 실리콘막의 측벽들 각각에 경사진 방향에서 실시될 수 있다.
상기 폴리 실리콘막에 불순물을 주입하는 단계에서 질량이 다른 불순물들을 각각 주입할 수 있다. 상기 질량이 다른 불순물들로 아세닉(As75) 및 인(P31)을 주입할 수 있다.
상기 폴리 실리콘막은 낸드 플래시 메모리 소자의 플로팅 게이트로 이용될 수 있다.
상기 폴리 실리콘막에 불순물을 주입하는 단계 이전, 상기 폴리 실리콘막의 표면을 비정질화시키는 단계를 더 포함할 수 있다. 상기 폴리 실리콘막의 표면을 비정질화시키는 단계는 아세닉(As) 또는 카본(C)을 이용한 임플란트 공정으로 실시할 수 있다.
상기 폴리 실리콘막에 불순물을 주입하는 단계 이 후, 상기 폴리 실리콘막의 표면에 베리어막을 형성하는 단계를 더 포함할 수 있다. 상기 폴리 실리콘막의 표면에 베리어막을 형성하는 단계는 N2 도핑 또는 N2 플라즈마 처리로 실시될 수 있다.
상기 폴리 실리콘막에 불순물을 주입하는 단계는, 스팟 빔(spot beam)을 이용하여 실시할 수 있다.
본 발명의 제2 실시 예에 따른 반도체 소자의 제조방법은 활성 영역 및 소자 분리 영역이 정의된 반도체 기판 상에 터널 절연막을 형성하는 단계와, 상기 터널 절연막 상에 폴리 실리콘막을 형성하는 단계와, 상기 폴리 실리콘막의 표면을 비정질화시키는 단계와, 상기 폴리 실리콘막에 불순물을 주입하는 단계와, 상기 폴리 실리콘막의 표면에 베리어막을 형성하는 단계, 및 상기 폴리 실리콘막을 패터닝하는 단계를 포함한다. 상기 폴리 실리콘막의 표면을 비정질화시키는 단계는 아세닉(As) 또는 카본(C)을 이용한 임플란트 공정으로 실시할 수 있다. 상기 폴리 실리콘막에 불순물을 주입하는 단계에서 인(P31)을 주입할 수 있다. 상기 폴리 실리콘막의 표면에 베리어막을 형성하는 단계는 N2 도핑 또는 N2 플라즈마 처리로 실시될 수 있다.
본 발명은 반도체 기판의 온도를 영하로 유지하거나, 실리콘의 재결정화 온도 범위에서 폴리 실리콘막에 대해 경사진 각으로 불순물 주입함으로써 불순물 주입 공정 시 발생하는 열에 의해 폴리 실리콘막이 손상되는 현상을 개선할 수 있다. 그 결과 본 발명은 불순물 주입 공정 시 발생하는 폴리 실리콘막의 손상으로 인해 플로팅 게이트 패턴의 형태가 변형되는 것을 방지할 수 있다.
또한 본 발명은 폴리 실리콘막의 표면에 베리어막을 형성함으로써 폴리 실리콘막에 주입된 불순물이 외부로 확산되는 것을 원천적으로 차단하여, 폴리 실리콘막에 추가로 불순물을 주입하는 공정을 삭제할 수 있다. 이에 따라, 본 발명은 추가 불순물 주입 공정시 발생하는 열에 의해 폴리 실리콘막이 손상되는 현상을 개선할 수 있다.
도 1은 소자의 크기가 감소함에 따른 폴리 디플리션 비(C/Cmax)를 나타내는 그래프이다.
도 2는 본 발명의 실시 예들에 따른 반도체 소자의 제조 방법을 설명하기 위해 낸드 플래시 메모리 소자의 게이트를 예로 들어 나타낸 단면도이다.
도 3은 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면이다.
도 4는 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법의 효과를 설명하기 위한 도면이다.
도 5 및 도 6은 본 발명의 실시 예에 따른 다양한 불순물 주입 공정을 설명하기 위한 도면이다.
도 7은 리본빔(ribbon beam) 및 스팟 빔(spot beam)을 이용한 불순물 주입 공정에 따른 플로팅 게이트의 형태를 나타내는 도면들이다.
도 8은 다양한 불순물 주입 공정에 따른 플로팅 게이트의 형태를 나타내는 도면들이다.
도 9는 본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 제3 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시 예들에 따른 반도체 소자의 제조 방법을 설명하기 위해 낸드 플래시 메모리 소자의 게이트를 예로 들어 나타낸 단면도이다.
도 2를 참조하면, 낸드 플래시 메모리 소자의 게이트는 터널 절연막(103), 플로팅 게이트(105), 유전체막(111), 및 컨트롤 게이트(113)가 적층된 구조로 형성될 수 있다. 터널 절연막(103) 및 플로팅 게이트(105)는 반도체 기판(101)의 활성 영역(A) 상부에 형성된다. 특히, 플로팅 게이트(105)는 반도체 기판(101)의 활성 영역(A)을 따라 셀 별로 분리되어 형성된다.
활성 영역(A)은 소자 분리막(109)에 의해 분리되는 영역이다. 소자 분리막(109)은 반도체 기판(101)을 식각하여 반도체 기판(101)에 형성된 트렌치(109) 내부를 채우도록 형성된다. 그리고 소자 분리막(109)의 상면 높이는 누설 전류를 개선하기 위해 터널 절연막(103)의 상면보다 높게 형성되는 것이 바람직하다. 그리고 소자 분리막(109)의 상면 높이는 컨트롤 게이트(113)에 인가되는 전압 대비 플로팅 게이트(105)에 유기되는 전압의 비인 커플링 비(coupling ratio)를 개선하기 위해 플로팅 게이트(105)의 상면보다 낮은 높이로 형성되는 것이 바람직하다.
유전체막(111)은 컨트롤 게이트(113)와 플로팅 게이트(105) 사이에 형성되며, 산화막/질화막/산화막의 적층 구조로 형성될 수 있으며, 서로 이웃한 플로팅 게이트들(105) 사이의 공간을 매립하지 않는 두께로 형성되는 것이 바람직하다. 컨트롤 게이트(113)는 유전체막(111) 상부에 형성되며, 서로 이웃한 플로팅 게이들(105) 사이의 공간을 매립하며 형성될 수 있다. 또한, 컨트롤 게이트(113)는 활성 영역(A)에 교차되는 방향으로 패터닝된다.
도 3은 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법에 따라 도 2에 도시된 낸드 플래시 메모리 소자의 게이트를 형성하는 공정을 나타낸 도면이다.
도 2 및 도 3을 참조하면, S11 단계에서, 반도체 기판(101)의 상부에 스크린 산화막을 증착한다. 스크린 산화막은 후속에서 반도체 기판(101)에 문턱 전압 조절용 불순물 또는 웰 형성을 위한 불순물 주입시 버퍼막 역할을 한다.
S11 단계 후, S13 단계에서 반도체 기판(101) 상부에 마스크 키를 패터닝 한다. 마스크 키는 후속 공정에서 이용되는 노광 마스크의 정렬이 올바른지 확인하기 위해 형성되는 것이다.
이어서 S15 단계에서, 반도체 기판(101) 내에 웰(well)을 형성하기 위한 불순물을 주입한다. 웰 형성 공정은 메모리 셀 어레이가 형성될 메모리 어레이 영역 및 메모리 셀 어레이를 구동시키기 위한 구동 소자들이 형성될 주변 영역(미도시)의 소자 구성에 따라 각 영역별로 서로 다른 웰을 형성하기 위해 다수의 불순물 주입 공정으로 구성될 수 있다. 웰 형성 공정을 위한 불순물 주입시 포토레지스트 패턴이 불순물 주입 마스크로 이용될 수 있다. 이러한 웰 형성 공정을 통해 메모리 어레이 영역에서 반도체 기판(101) 내에는 트리플 N웰 및 트리플 N웰 내부에 형성된 P웰이 형성될 수 있다.
S15 단계 후 S17 단계에서, 반도체 기판(101) 상부에 터널 절연막(103) 및 플로팅 게이트(105)용 폴리 실리콘막을 증착한다. 터널 절연막(103)은 산화막 증착 공정 또는 산화 공정을 이용하여 형성할 수 있다. 플로팅 게이트(105)용 폴리 실리콘막은 언도프트 폴리 실리콘막 및 도프트 폴리 실리콘막의 적층 구조로 형성될 수 있다. 도프트 폴리 실리콘막에는 인과 같은 N형 불순물이 도핑될 수 있다.
이어서 S19 단계에서, 소자 분리 영역과 활성 영역(A)을 구분하기 위한 소자 분리 트렌치 (107)를 형성한다. 소자 분리 트렌치(107)는 플로팅 게이트(105)용 폴리 실리콘막 상부에 소자 분리 마스크(미도시)를 형성한 후, 소자 분리 마스크에 의해 노출된 폴리 실리콘막을 제거하고, 폴리 실리콘막 제거로 노출된 터널 절연막을 제거하고, 터널 절연막의 제거로 노출된 반도체 기판을 소정 깊이로 식각함으로써 형성할 수 있다.
S19 단계 후 S111 단계에서, 소자 분리 트렌치(107) 내부에 소자 분리막(109)을 형성한다. 소자 분리막(109)은 PSZ(polysilizane), HDP산화막 등의 절연물을 코팅하여 트렌치(107)를 채우고, 건식 에치-백 또는 건식 식각 공정으로 절연물의 높이를 낮추어 소자 분리막(109)의 EFH(Electrical Field Height)를 제어하고 소자 분리 마스크를 제거함으로써 형성할 수 있다. 소자 분리막(109)의 EFH는 플로팅 게이트(105)와 컨트롤 게이트(113)가 대면하는 면적을 개선하기 위해 제어되는 것이다. 한편, 트렌치(107)를 채우는 절연물이 PSZ와 같이 유동성이 있는 물질인 경우 절연물의 높이를 제어하기 위한 식각 공정 전, 절연물의 경화를 위한 어닐링(annealing) 공정을 더 실시할 수 있다.
S111 단계 후 S113 단계에서, 플로팅 게이트(105)용 폴리 실리콘막 내부에 불순물을 추가로 주입하는 불순물 주입 공정을 실시한다. 본 발명의 실시 예에서는 반도체 기판(101)의 온도를 영하로 유지하면서 불순물 주입 공정을 실시한다.
불순물 주입 공정은 플로팅 게이트(105)용 폴리 실리콘막 내부에 주입된 불순물이 아웃-개싱(out-gassing) 됨에 따라 발생하는 폴리 디플리션 현상을 개선하기 위해 실시되는 것으로 반도체 기판(101)을 챔버 내의 웨이퍼 척 상에 배치시킨 후 실시된다. 불순물 주입 공정에 의해 폴리 실리콘 막 내부에 주입되는 불순물은 플로팅 게이트(105)용 폴리 실리콘막 증착시 폴리 실리콘막 내부에 도핑된 불순물과 동일한 종류(예를 들어, N형)인 것이 바람직하다. 또한 불순물 주입 공정은 불순물의 채널링(channeling)을 방지하기 위해 플로팅 게이트(105)용 폴리 실리콘막의 상면에 대해 경사진 각(tilted angle)으로 실시되는 것이 바람직하다.
경사진 각으로 불순물 주입 공정시 폴리 실리콘의 그레인 경계(grain boundary)에서의 손상이 증가되어 플로팅 게이트(105)가 휘어지는 현상이 발생할 수 있다. 특히, 불순물 주입 공정시 발생하는 열에 의해 폴리 실리콘 손상의 발생 정도가 증폭되어 플로팅 게이트(105)가 휘어지는 현상이 발생할 수 있다. 즉, 불순물 주입 공정으로 인한 셀프 어닐링(self annealing) 효과에 의해 플로팅 게이트(105)의 형태가 변형될 수 있다.
본 발명의 제1 실시 예에서는 불순물 주입 공정의 셀프 어닐링 효과에 의한 플로팅 게이트(105)용 폴리 실리콘의 손상을 방지하기 위해 반도체 기판(101)의 온도를 영하로 유지하면서 불순물 주입 공정을 실시한다. 반도체 기판(101)의 온도를 영하로 유지하기 위해 불순물 주입 공정이 실시되는 챔버 내의 웨이퍼 척(chuck)의 온도를 0℃ 내지 -273℃로 제어한다. 이로 인해, 불순물 주입 공정과 동시에 웨이퍼 척 상의 반도체 기판(101)의 배면이 냉각되어 불순물 주입 공정시 폴리 실리콘에 가해지는 열로 인하여 발생하는 어닐링 효과를 억제할 수 있다. 따라서, 본 발명의 실시 예에서는 플로팅 게이트(105)용 폴리 실리콘의 손상으로 인해 플로팅 게이트(105)가 휘어지거나 기울어지는 현상을 개선할 수 있으므로 플로팅 게이트(105)의 비대칭성(asymmetric)을 개선할 수 있고, 셀 특성을 향상시킬 수 있다.
또한 불순물 주입 공정 전에, 플로팅 게이트(105)용 폴리 실리콘의 일부를 비정질화시킬 수 있다. 이 경우, 불순물 주입 공정 후에 SPE(solid phase epitaxy: 고상 애피택시) 어닐링으로 실리콘을 재성장시킨다. 이러한 과정에서 비정질-결정 계면(a/c interface)을 넘는 EOR(end-of-range) 영역에 불균일한 EOR결함(end-of-range defects)이 발생할 수 있고, 이러한 EOR결함은 이온 주입에 따른 국부적인 폴리 게이트 손실을 유발한다. 그러나, 본 발명에서와 같이 반도체 기판(101)의 온도를 영하로 유지하면서 불순물 주입 공정을 실시하는 경우, 도 4에 도시된 바와 같이 비정질 실리콘막의 두께가 두꺼워진다. 비정질 실리콘막이 두꺼울수록 프렌켈 짝들(Frenkel pairs)(이온 빔 충격들로부터 발생된 vacancy-interstitial pairs)이 비정질 영역에 더욱 한정되고, 비정질-결정 계면을 넘어 결정 영역을 이동하는 것을 최소화 할 수 있다. 비정질 영역 내 프렌켈 짝들은 후속 SPE공정에 의해 격자 내로 다시 성장하여 과도한 틈새들을 유발하지 않는다. 따라서, 본 발명에서와 같이 반도체 기판(101)의 온도를 영하로 유지하면서 불순물 주입 공정을 실시하는 경우, EOR결함이 개선될 수 있다.
한편, 본 발명의 제1 실시 예에서 불순물 주입 공정의 조건은 플로팅 게이트(105)용 폴리 실리콘막에 가해지는 물리적 영향을 최소화하기 위해 다양하게 제어될 수 있다. 예를 들어, 이온 빔 전류를 1mA 내지 3mA로 감소시켜 불순물 주입 공정을 실시할 수 있다. 보다, 바람직하게 이온 빔 전류는 1mA로 제어한다. 또는, 도 5에 도시된 바와 같이 불순물 주입 대상막인 폴리 실리콘막의 측벽들 각각에 대해 경사진 방향인 4방향으로 불순물 주입 공정을 실시할 수 있다. 또는, 도 6에 도시된 바와 같이 불순물 주입 대상막 표면에 대한 불순물 주입 각(θ)을 30˚ 내지 40˚로 제한하여 불순물 주입 공정을 실시할 수 있다. 보다, 바람직하게 이온 주입 각(θ)는 35˚로 제어한다. 또는, 폴리 실리콘막의 불순물을 보상하기 위한 불순물 주입 공정을 1회로 제한하지 않고, 저밀도로 다수회 실시하여 폴리 실리콘막의 불순물을 보상할 수 있다. 또는 불순물 주입 공정시 이용되는 이온 빔의 형태를 제어하여 폴리 실리콘막에 가해지는 물리적인 영향을 최소화할 수 있다. 예를 들어, 폴리 실리콘막에 가해지는 물리적인 영향을 최소화하기 위해 리본 빔(ribon beam) 모드를 이용하여 180도씩 회전하면서 요구되는 불순물 농도의 절반으로 불순물 주입 공정을 실시하는 대신 스팟 빔(spot beam)을 이용하여 회전하면서 다수회로 불순물을 주입하는 방식으로 불순물 주입 공정을 실시할 수 있다. 이 경우, 불순물 주입면에서 받는 에너지를 줄여 폴리 실리콘막에 가해지는 물리적인 영향을 최소화할 수 있다. 그 결과, 도 7에 도시된 바와 같이 리본 빔 모드로 불순물을 주입하는 (a)의 경우에 비해 스팟 빔 모드로 불순물을 주입하는 (b)의 경우에 플로팅 게이트용 폴리 실리콘막이 기울어지는 현상이 개선된다.
또한 불순물 주입 공정시 주입되는 불순물은 폴리 실리콘막의 손상을 효과적으로 제어하기 위해 질량이 큰 불순물이거나, 불순물의 활성화를 효과적으로 제어하기 위해 질량이 작은 불순물 일 수 있다. 또는 질량이 큰 불순물과 질량이 작은 불순물을 각각 주입할 수 있다. 예를 들어, N형 불순물인 경우, 질량이 큰 아세닉(As75) 및 질량이 작은 인(P31) 중 적어도 어느 하나를 주입할 수 있다.
도 2 및 도 3을 참조하면, S113 단계 후 S115 단계에서, 플로팅 게이트(105)와 컨트롤 게이트(113) 사이를 절연시키기 위한 유전체막(111)을 형성하고, S117단계에서 유전체막(111) 상부에 컨트롤 게이트(113)용 도전막을 형성한다. 컨트롤 게이트(113)용 도전막은 도프트 폴리 실리콘막을 이용하여 형성하거나, 도프트 폴리 실리콘막 및 금속막의 적층 구조로 형성할 수 있다. 이어서, S119 단계에서 게이트 패턴을 패터닝한다.
상술한 바와 같이 본 발명의 제1 실시 예에서는 반도체 기판의 온도를 영하로 유지하면서 폴리 실리콘막에 대해 경사진 각으로 불순물 주입 공정을 실시하여 불순물 주입 공정 시 발생하는 열에 의해 폴리 실리콘막이 손상되는 현상을 개선할 수 있다. 그 결과 본 발명은 불순물 주입 공정 시 발생하는 폴리 실리콘막의 손상으로 인해 플로팅 게이트 패턴의 형태가 변형되는 것을 방지하여 플로팅 게이트의 비대칭성을 개선할 수 있고, 낸드 플래시 메모리 소자의 문턱 전압 분포 특성을 개선할 수 있다.
도 8은 아래의 표 1에 도시된 공정(a) 내지 (f)에 따른 플로팅 게이트 패턴의 형태를 나타낸 것이다. 도 8의 (a) 내지 (f)는 표 1의 (a) 내지 (f)에 대응된다.
Method (a)
add implant		 (b)
add implant(×)		 (c)
Ibeam=1mA		 (d)
quad-mode		 (e)
틸트각=35˚		 (f)
웨이퍼 온도=-100℃
PDR
(C/Cmax)		 92% 10% 96.2% 89.1% 94% 94.2%
bending
[L-R]		 2.38nm 1.5nm 1.41nm 0.64nm 1.8nm 1.36nm
height 757.9Å 785Å 761.3Å 761.6Å 755Å 785.8Å
도 8 및 표 1을 참조하면, 소자 분리막 형성 공정을 이용하여 플로팅 게이트용 폴리 실리콘막을 패터닝 한 후 종래 공정 조건으로 추가로 불순물을 주입하는 (a)의 경우, 추가 불순물 주입 공정을 주입하지 않은 (b)의 경우에 비해 폴리 디플리션 비(PDR)는 개선할 수 있으나, 폴리 실리콘 패턴이 휘어지거나, 일부가 손실되는 문제가 발생한다. 그러나, 불순물 주입시 이온 빔 전류(Ibeam)를 6mA에서 1mA로 감소시키는 (c)의 경우, (b)의 경우보다 폴리 디플리션 비(PDR)를 개선할 수 있으며, (a)의 경우보다 폴리 실리콘 패턴이 휘어지거나, 손실되는 문제를 개선할 수 있다. 또한, 불순물 주입시 2방향(bi-mode)이 아닌 4방향(quad-mode)에서 불순물을 주입하는 (d)의 경우, (b)의 경우보다 폴리 디플리션 비(PDR)를 개선할 수 있으며, (a)의 경우보다 폴리 실리콘 패턴이 휘어지거나, 손실되는 문제를 개선할 수 있다. 그리고, 불순물 주입시 틸트 각을 45˚에서 35˚로 낮추는 (e)경우, (b)의 경우보다 폴리 디플리션 비(PDR)를 개선할 수 있으며, (a)의 경우보다 폴리 실리콘 패턴이 휘어지는 문제를 개선할 수 있다. 또한 본 발명의 제1 실시 예에서와 같이, 불순물 주입시 웨이퍼 온도를 영하인 -100˚로 유지하는 (f)의 경우, (b)의 경우보다 폴리 디플리션 비(PDR)를 개선할 수 있으며, (a)의 경우보다 폴리 실리콘 패턴이 휘어지거나, 손실되는 문제를 개선할 수 있다.
도 9는 본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법에 따라 도 2에 도시된 낸드 플래시 메모리 소자의 게이트를 형성하는 공정을 나타낸 도면이다.
도 2 및 도 9를 참조하면, 도 3에서 상술한 S11 단계와 동일한 S21단계에서, 반도체 기판(101)의 상부에 스크린 산화막을 증착한다.
S21 단계 후, 도 3에서 상술한 S13 단계와 동일한 S23 단계에서 반도체 기판(101) 상부에 마스크 키를 패터닝 한다.
이어서 도 3에서 상술한 S15 단계와 동일한 S25 단계에서, 반도체 기판(101) 내에 웰(well)을 형성하기 위한 불순물을 주입한다.
S25 단계 후 도 3에서 상술한 S17 단계와 동일한 S27 단계에서, 반도체 기판(101) 상부에 터널 절연막(103) 및 플로팅 게이트(105)용 폴리 실리콘막을 증착한다.
이어서 도 3에서 상술한 S19 단계와 동일한 S29 단계에서, 소자 분리 영역과 활성 영역(A)을 구분하기 위한 소자 분리 트렌치 (107)를 형성한다. 이 때 플로팅 게이트(105)용 폴리 실리콘막이 1차 식각되어 소자 분리 영역 상에서 제거되고 활성 영역(A) 상에 잔류한다.
S29 단계 후 도 3에서 상술한 S111 단계와 동일한 S211 단계에서, 소자 분리 트렌치(107) 내부에 소자 분리막(109)을 형성한다.
S211 단계 후 S213 단계에서, 플로팅 게이트(105)용 폴리 실리콘막 내부에 불순물을 추가로 주입하는 불순물 주입 공정을 실시한다. 본 발명의 제2 실시 예에서는 실리콘을 재결정화시킬 수 있는 온도 범위를 유지하면서 불순물 주입 공정을 실시한다.
불순물 주입 공정은 플로팅 게이트(105)용 폴리 실리콘막 내부에 주입된 불순물이 아웃-개싱(out-gassing) 됨에 따라 발생하는 폴리 디플리션 현상을 개선하기 위해 실시되는 것이다. 불순물 주입 공정에 의해 폴리 실리콘 막 내부에 주입되는 불순물은 플로팅 게이트(105)용 폴리 실리콘막 증착시 폴리 실리콘막 내부에 도핑된 불순물과 동일한 종류(예를 들어, N형)인 것이 바람직하다. 또한 불순물 주입 공정은 불순물의 채널링(channeling)을 방지하기 위해 플로팅 게이트(105)용 폴리 실리콘막의 상면에 대해 경사진 각(tilted angle)으로 실시되는 것이 바람직하다.
경사진 각으로 불순물 주입 공정시 폴리 실리콘의 그레인 경계(grain boundary)에서의 손상이 증가되어 플로팅 게이트(105)가 휘어지는 현상이 발생할 수 있다. 특히, 불순물 주입 공정시 발생하는 열에 의해 폴리 실리콘 손상의 발생 정도가 증폭되어 플로팅 게이트(105)가 휘어지는 현상이 발생할 수 있다. 즉, 불순물 주입 공정으로 인한 셀프 어닐링(self annealing) 효과에 의해 플로팅 게이트(105)의 형태가 변형될 수 있다. 본 발명의 제2 실시 예에서는 불순물 주입 공정 시 발생하는 열에 의한 플로팅 게이트용 폴리 실리콘의 손상을 방지하기 위해 불순물 주입 공정시 반도체 기판(101)을 챔버 내의 온도를 실리콘을 재결정화시킬 수 있는 온도 범위인 800℃ 내지 1200℃로 유지한다. 이 경우, 불순물 주입 공정시 플로팅 게이트용 폴리 실리콘에 가해지는 열에 의해 발생하는 온도보다 높으며, 실리콘을 재결정화할 수 있는 온도가 플로팅 게이트용 폴리 실리콘에 가해져 플로팅 게이트용 폴리 실리콘용 게이트에 가해지는 손상이 개선될 수 있다. 따라서, 본 발명의 제2 실시 예에서는 플로팅 게이트용 폴리 실리콘의 손상으로 인해 플로팅 게이트(105)가 휘어지거나 기울어지는 현상을 개선할 수 있으므로 플로팅 게이트(105)의 비대칭성(asymmetric)을 개선할 수 있고, 셀 특성을 향상시킬 수 있다.
한편, 본 발명의 제2 실시 예에서 불순물 주입 공정의 조건은 본 발명의 제1 실시 예에서 상술한 바와 동일하게 플로팅 게이트(105)용 폴리 실리콘막에 가해지는 물리적 영향을 최소화하기 위해 다양하게 제어될 수 있다.
S213 단계 후 도 3에서 상술한 S115 단계와 동일한 S215 단계에서, 플로팅 게이트(105)와 컨트롤 게이트(113) 사이를 절연시키기 위한 유전체막(111)을 형성하고, 도 3에서 상술한 S117 단계와 동일한 S217단계에서 유전체막(111) 상부에 컨트롤 게이트(113)용 도전막을 형성한다. 컨트롤 게이트(113)용 도전막은 도프트 폴리 실리콘막을 이용하여 형성하거나, 도프트 폴리 실리콘막 및 금속막의 적층 구조로 형성할 수 있다. 이어서, 도 3에서 상술한 S119 단계와 동일한 S219 단계에서 게이트 패턴을 패터닝한다.
상술한 바와 같이 본 발명의 제2 실시 예에서는 플로팅 게이트용 폴리 실리콘막의 1차 식각 후, 플로팅 게이트용 폴리 실리콘막에 불순물을 추가 주입할 때, 온도를 실리콘의 재결정화가 발생하는 정도로 유지한다. 따라서 불순물 주입 공정 시 발생하는 열에 의해 폴리 실리콘막에 발생하는 손상이 제거될 수 있도록 한다. 그 결과 본 발명의 제2 실시 예에서는 불순물 주입 공정 시 발생하는 폴리 실리콘막의 손상으로 인해 플로팅 게이트 패턴의 형태가 변형되는 것을 방지하여 플로팅 게이트의 비대칭성을 개선할 수 있고, 낸드 플래시 메모리 소자의 문턱 전압 분포 특성을 개선할 수 있다.
도 10은 본 발명의 제3 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면이다.
본 발명의 제3 실시 예에서는 플로팅 게이트용 폴리 실리콘막을 1차 식각한 후 플로팅 게이트용 폴리 실리콘막에 추가로 불순물을 주입하는 공정을 삭제하여 추가 불순물 주입 공정으로 인해 플로팅 게이트용 폴리 실리콘막이 휘어지거나 손실되는 문제를 억제할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명의 제3 실시 예에서는 플로팅 게이트용 폴리 실리콘막에 대한 추가 불순물 주입 공정을 삭제하기 위해, 플로팅 게이트용 폴리 실리콘막 형성시 플로팅 게이트용 폴리 실리콘막에 주입된 불순물이 아웃-개싱(out-gassing)되는 현상을 억제하고 불순물 주입시 도즈량을 감소시킨다. 이를 위해 본 발명의 제3 실시 예에서는 통상적인 공정으로 반도체 기판상에 터널 절연막 및 플로팅 게이트용 폴리 실리콘막을 적층한 후, 도 9에 도시된 바와 같이 S31 단계에서 플로팅 게이트용 폴리 실리콘막을 비정질화한다. 플로팅 게이트용 폴리 실리콘막의 비정질화는 후속 불순물 주입시 도펀트 채널링으로 인해 플로팅 게이트용 폴리 실리콘막 하부에 형성된 터널 절연막으로 도펀트가 트랩되는 현상을 개선하기 위해 플로팅 게이트용 폴리 실리콘막의 표면을 타겟으로 실시되는 것이다. 이와 같이 플로팅 게이트용 폴리 실리콘막의 표면을 비정질화시키기 위해 아세닉(As) 또는 카본(C)을 이용한 임플란트(implant) 공정을 실시할 수 있다.
이 후, S33단계에서 플로팅 게이트용 폴리 실리콘막의 디플리션 비(depletion ratio)를 제어하기 위해 활성화 비가 높은 불순물을 주입한다. 예를 들어 n타입 불순물을 주입하는 경우, 인(P31)을 주입하여 플로팅 게이트용 폴리 실리콘막의 디플리션 비를 제어할 수 있다. 이어서, S35 단계에서 디플리션 비 개선을 위해 주입된 불순물이 외부로 확산되는 현상을 막기 위해 플로팅 게이트용 폴리 실리콘막 표면에 베리어막(barrier layer)을 형성한다. 베리어막은 N2 도핑 또는 N2 플라즈마 처리로 형성할 수 있다. 이어서, 통상적인 소자 분리 트렌치 형성, 소자 분리막 형성, 유전체막 형성, 컨트롤 게이트용 도전막 형성, 및 게이트 패터닝 공정을 실시한다.
상술한 바와 같이 본 발명의 제3 실시 예에서는 베리어막을 통해 플로팅 게이트용 폴리 실리콘막 내부의 불순물이 외부로 확산되는 현상을 방지할 수 있으므로 플로팅 게이트용 폴리 실리콘막 1차 식각 후, 플로팅 게이트용 폴리 실리콘막 내부의 불순물 보충을 위해 추가되는 불순물 주입공정을 삭제할 수 있다. 따라서, 본 발명의 제3 실시 예에서는 추가 불순물 주입 공정으로 인해 플로팅 게이트가 휘어지거나 기울어지는 현상을 개선할 수 있으므로 플로팅 게이트의 비대칭성(asymmetric)을 개선할 수 있고, 셀 특성을 향상시킬 수 있다.
한편, 본 발명의 제3 실시 예에 따른 불순물 주입 공정은 제1 및 제2 실시 예에서 플로팅 게이트용 폴리 실리콘막의 1차 식각 후 추가 실시되는 불순물 주입 공정에 적용되어, 추가로 불순물을 주입한 후 불순물이 외부로 확산되는 현상을 방지할 수 있다.
상기에서는 낸드 플래시 메모리 소자의 플로팅 게이트를 예로 들어 설명하였으나, 본 발명은 낸드 플래시 메모리 소자의 플로팅 게이트 뿐 아니라, 특정막에 불순물을 주입하는 공지의 어떠한 공정에도 적용될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101: 반도체 기판 103: 터널 절연막
105: 플로팅 게이트 107: 소자 분리 트렌치
109: 소자 분리막 111: 유전체막
113: 컨트롤 게이트

Claims (20)

  1. 활성 영역 및 소자 분리 영역이 정의된 반도체 기판 상에 터널 절연막을 형성하는 단계;
    상기 활성 영역 상부의 터널 절연막 상에 폴리 실리콘막을 형성하는 단계; 및
    상기 반도체 기판의 온도를 영하로 유지하거나 실리콘의 재결정화 온도 범위에서 상기 폴리 실리콘막에 불순물을 주입하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 반도체 기판의 온도를 영하로 유지하면서 상기 폴리 실리콘막에 불순물을 주입하는 단계는
    상기 폴리 실리콘막이 형성된 상기 반도체 기판을 챔버 내의 웨이퍼 척 상에 배치하고, 상기 웨이퍼 척의 온도를 영하로 유지하여 실시하는 반도체 소자의 제조방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 웨이퍼 척의 온도는 0℃ 내지 -273℃로 제어되는 반도체 소자의 제조방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 실리콘의 재결정화 온도 범위는 800℃ 내지 1200℃로 제어되는 반도체 소자의 제조방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 폴리 실리콘막은 언도프트 폴리 실리콘막 및 도프트 폴리 실리콘막의 적층 구조로 형성된 반도체 소자의 제조방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 폴리 실리콘막에 불순물을 주입하는 단계는 30˚ 내지 40˚로 틸트된 각으로 실시되는 반도체 소자의 제조방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 폴리 실리콘막에 불순물을 주입하는 단계는 1mA 내지 3mA의 이온 빔 전류를 이용하여 실시되는 반도체 소자의 제조방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 폴리 실리콘막에 불순물을 주입하는 단계는 상기 폴리 실리콘막의 측벽들 각각에 경사진 방향에서 실시되는 반도체 소자의 제조방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 폴리 실리콘막에 불순물을 주입하는 단계에서 질량이 다른 불순물들을 각각 주입하는 반도체 소자의 제조방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서,
    상기 질량이 다른 불순물들로 아세닉(As75) 및 인(P31)을 주입하는 반도체 소자의 제조방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 폴리 실리콘막은 낸드 플래시 메모리 소자의 플로팅 게이트로 이용되는 반도체 소자의 제조방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 폴리 실리콘막에 불순물을 주입하는 단계 이전, 상기 폴리 실리콘막의 표면을 비정질화시키는 단계를 더 포함하는 반도체 소자의 제조방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 폴리 실리콘막의 표면을 비정질화시키는 단계는 아세닉(As) 또는 카본(C)을 이용한 임플란트 공정으로 실시하는 반도체 소자의 제조방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 폴리 실리콘막에 불순물을 주입하는 단계 이 후,
    상기 폴리 실리콘막의 표면에 베리어막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 14 항에 있어서,
    상기 폴리 실리콘막의 표면에 베리어막을 형성하는 단계는 N2 도핑 또는 N2 플라즈마 처리로 실시되는 반도체 소자의 제조방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 폴리 실리콘막에 불순물을 주입하는 단계는, 스팟 빔(spot beam)을 이용하여 실시하는 반도체 소자의 제조방법.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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