KR20150041609A - 비휘발성 저항성 메모리 셀 - Google Patents
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Abstract
본 발명의 예는 비휘발성 저항성 메모리 셀 및 그 형성 방법을 포함한다. 비휘발성 저항성 메모리 셀의 예는 제 1 전극의 수직 연장 구조로서 형성되고, 상기 수직 연장 구조의 폭을 횡단하여 적어도 하나의 멤리스티브 재료를 포함하는, 상기 비휘발성 저항성 메모리 셀의 제 1 부분을 포함한다. 또한, 비휘발성 저항성 메모리 셀은 상기 제 1 부분의 적어도 일 측벽 상의 수직 연장하는 멤리스티브 재료 구조로서 형성된 제 2 부분을 포함한다.
Description
크로스바 메모리 어레이에서의 사용을 위한 것과 같은 비휘발성 저항성 메모리 셀을 설계 및 제조하는 것에 대한 연구 및 개발이 있었다. 이러한 전자공학은 현저하게 감소된 컴포넌트 사이즈를 포함하여 상당한 진보를 가능하게 할 수 있다. 하지만, 이러한 전자 디바이스의 설계 및 제조는 많은 문제점을 제시할 수 있다.
도 1은 본 발명에 따른 비휘발성 저항성 메모리 셀의 크로스바 어레이의 개략 사시도의 예를 나타낸다.
도 2는 본 발명에 따른 비휘발성 저항성 메모리 셀 및 연관 컴포넌트의 개략 사시도의 예를 나타낸다.
도 3은 본 발명에 따른, 그 제 1 부분의 측벽 상에 형성된 스위칭 요소를 갖는 비휘발성 저항성 메모리 셀의 개략 단면도의 예이다.
도 4는 본 발명에 따른, 그 측벽 상에 형성된 스페이서를 갖는 비휘발성 저항성 메모리 셀의 개략 단면도의 예이다.
도 5는 본 발명에 따라 형성된 비휘발성 저항성 메모리 셀의 블록도이다.
도 6은 본 발명에 따른, 탑 전극의 측벽 상에 형성된 스위칭 요소를 갖는 비휘발성 저항성 메모리 셀의 개략 단면도의 예이다.
도 7은 본 발명에 따른, 탑 전극의 측벽 상에 형성된 스위칭 요소를 갖는 비휘발성 저항성 메모리 셀의 개략 단면도의 다른 예이다.
도 2는 본 발명에 따른 비휘발성 저항성 메모리 셀 및 연관 컴포넌트의 개략 사시도의 예를 나타낸다.
도 3은 본 발명에 따른, 그 제 1 부분의 측벽 상에 형성된 스위칭 요소를 갖는 비휘발성 저항성 메모리 셀의 개략 단면도의 예이다.
도 4는 본 발명에 따른, 그 측벽 상에 형성된 스페이서를 갖는 비휘발성 저항성 메모리 셀의 개략 단면도의 예이다.
도 5는 본 발명에 따라 형성된 비휘발성 저항성 메모리 셀의 블록도이다.
도 6은 본 발명에 따른, 탑 전극의 측벽 상에 형성된 스위칭 요소를 갖는 비휘발성 저항성 메모리 셀의 개략 단면도의 예이다.
도 7은 본 발명에 따른, 탑 전극의 측벽 상에 형성된 스위칭 요소를 갖는 비휘발성 저항성 메모리 셀의 개략 단면도의 다른 예이다.
여기에 제시된 산화 티타늄과 다른 재료와 같은 스위칭 재료를 사용하는 나노스케일 디바이스는 저항성 스위칭 동작을 나타낸다. 이러한 디바이스의 스위칭 동작은 멤리스터 회로 요소로서 식별되었다. 나노스케일 스위치에 적용된 멤리스터 동작의 발견은 다양한 애플리케이션에서 멤리스터 동작을 구현하기 위한 관심과 지속된 연구 노력을 발생시켰다. 많은 잠재적 애플리케이션 중 하나는 이러한 스위칭 재료를 디지털 데이터를 저장하는 메모리 셀에서 사용하는 것이다. 스위칭 재료(예를 들어, 요소)로 형성된 이러한 메모리 셀의 어레이는 높은 디바이스 밀도를 제공하는 크로스바 구성으로 구축될 수 있다. 하지만, 메모리 셀 및/또는 스위칭 요소를 갖는 어레이에 속하는 제조 및/또는 신뢰도 문제를 향상시키기 위해 다루어지는 기술적인 문제가 있다.
이러한 문제 중에 (예를 들어, 여기에 설명하는 바와 같이 오프 상태 및/또는 전체 전류의 감소를 통해) 수용가능한 동작 수명을 제공하기 위해 복수의 온/오프 사이클에 대한 스위칭 요소의 스위칭 특성을 유지하는 것이 있다. (예를 들어, 비휘발성 저항성 메모리 셀 및/또는 그 어레이의 제조와 연관된 프로세스에 기인하는 손상 및/또는 오염인) 역효과로부터 스위칭 요소 및/또는 이와 연관된 컴포넌트를 보호하는 것은 이러한 문제점의 가능성을 감소시키는 데 기여할 수 있다. 예를 들어, 여기에 설명한 바와 같이 스위칭 산화물이 제조 프로세스에서 일찍 형성(예를 들어, 증착)된다면, 손상 및/또는 오염이 스위칭 산화물의 부근에서의 후속 에칭에 잠재적으로 기인할 수 있다. 따라서, 제조 프로세스에서 늦은 시간에서의 스위칭 요소의 형성(예를 들어, 증착)은 (예를 들어, 수동) 스위칭 산화물의 손상 및/또는 오염을 감소시킬 수 있다. 이렇게 제조된 비휘발성 저항성 메모리 셀 및/또는 그 어레이는 다른 이점들 중에서 더욱 양호한 스위칭 온/오프 비율, 오프 상태 및/또는 전체 전류의 감소, 더 낮은 초기 저항, 더 긴 내구성 및/또는 더 긴 데이터 유지를 가질 수 있다.
본 발명의 예들은 비휘발성 저항성 메모리 셀과 이를 형성하는 방법을 포함한다. 비휘발성 저항성 메모리 셀의 예는 제 1 전극 상의 수직 연장 구조로서 형성된 비휘발성 저항성 메모리 셀의 제 1 부분을 포함하며, 제 1 부분은 수직 연장 구조의 폭에 걸쳐 적어도 하나의 멤리스티브 재료를 포함한다. 또한, 비휘발성 저항성 메모리 셀은 제 1 부분의 적어도 일 측벽 상의 수직 연장 멤리스티브 재료 구조로서 형성된 제 2 부분을 포함할 수 있다. 멤리스티브 재료는 재료의 전기적 속성(예를 들어, 저항)을 결정하는 제어가능 상태 변수를 갖는 것으로 정의될 수 있다. 멤리스티브 재료는 여기 또는 다른 곳에서 제시된 다른 재료 중에서, 전이 금속 및/또는 희토류 금속의 산화물, 황화물, 셀렌화물, 질화물, 탄화물, 인화물, 비화물, 염화물 및/또는 브롬화물일 수 있다.
도 1은 본 발명에 따른 비휘발성 저항성 메모리 셀의 크로스바 어레이의 개략 사시도의 예를 나타낸다. 도 1은 이러한 비휘발성 저항성 메모리 셀(예를 들어, 멤리스터)의 2차원 어레이(100)의 예를 나타낸다. 어레이(100)는 탑 레이어에서 일반적으로 평행한 도전체 라인(102)(예를 들어, 비트 라인)의 제 1 그룹(101) 및 바닥 레이어에서 일반적으로 평행한 도전체 라인(104)(예를 들어, 워드 라인)의 제 2 그룹(103)을 갖는다. 제 1 그룹(101)의 도전체 라인(102)은 제 1 방향으로 이어지고, 제 2 그룹(103)의 도전체 라인(104)은 제 1 방향과 (예를 들어, 직각의) 각을 이룬 제 2 방향으로 이어진다. 도전체 라인(102, 104)의 2개 레이어는 2차원 크로스바 구조를 형성하며, 탑 레이어의 각각의 도전체 라인(102)은 바닥 레이어의 복수의 도전체 라인(104) 위에 교차한다.
본 발명의 상세한 설명에서, 그 일부를 형성하고 본 발명의 예들이 어떻게 실시될 수 있는지를 예시의 방식으로 나타내는 첨부 도면에 대한 참조가 이루어진다. 이러한 예들은 본 발명의 예를 본 기술 분야의 당업자가 실시하기에 충분히 상세하게 설명되며, 다른 예들이 이용될 수 있으며, 프로세스, 전기 및/또는 구조의 변화가 본 발명의 범위를 벗어나지 않고도 이루어질 수 있다는 것이 이해되어야 한다. 또한, 여기에 사용되는 적절한 "예를 들어" 및 "예시의 방식으로"는 "예시의 방식이며 한정적인 방식이 아닌"에 대한 축약어로서 이해되어야 한다.
도면은, 첫번째 숫자 또는 숫자들이 도면 번호에 대응하고 나머지 숫자가 도면에서의 요소 또는 컴포넌트를 식별하는 넘버링 관례를 따른다. 상이한 도면 간 유사한 요소 또는 컴포넌트는 유사한 숫자의 사용에 의해 식별될 수 있다. 예를 들어, 111은 도 1에서의 요소 "11"을 참조할 수 있고, 유사한 요소가 도 2에서 211로서 참조될 수 있다. 여기에서 다양한 도면에서 나타내어진 요소는 본 발명의 다수의 추가적인 예를 제공하기 위해 추가, 교환 및/또는 제거될 수 있다. 또한, 도면에서 제공된 요소의 부분 및 상대적인 스케일은 본 발명의 예를 예시하려는 것이며 한정적인 의미로 이해되어서는 안된다.
도 1에 나타낸 바와 같이, 비휘발성 저항성 메모리 셀(105)은, 도전체 라인이 어레이(100)에서 교차하는 각 위치에서 형성될 수 있다. 비휘발성 저항성 메모리 셀(105)은 제 1 그룹(101)의 도전체 라인(102)과 인터페이싱될 수 있어 탑 전극으로서의 역할을 하거나 비휘발성 저항성 메모리 셀(105)은 (미도시된) 개재된 도전 재료와 인터페이싱될 수 있어 탑 전극으로서의 역할을 한다. 마찬가지로, 비휘발성 저항성 메모리 셀(105)은 제 2 그룹(103)의 도전체 라인(104)과 인터페이싱될 수 있어 바닥 전극으로서의 역할을 하거나, 비휘발성 저항성 메모리 셀(105)은 (미도시된) 개재된 도전 재료와 인터페이싱될 수 있어 바닥 전극으로서의 역할을 한다.
스위칭 요소(107)를 포함하는 영역은 탑 및 바닥 도전체 라인(102, 104) 사이에 있으며, 여기에 설명된 다양한 예에서, 보호 스페이서 재료(109)는 (예를 들어, 어레이(100)의 후속 프로세싱 동안 손상, 오염 등에 대해 비휘발성 저항성 메모리 셀의 그 부분을 패시베이팅하기 위해) 비휘발성 저항성 메모리 셀(105)의 적어도 일부의 적어도 일 측벽 상에 형성될 수 있다. 탑 및 바닥 도전체 라인(102, 104) 사이의 공간 및/또는 어레이(100)의 스페이서 재료(109) 외부는, ILD(interlayer dielectric)를 형성하기 위해 유전 재료로 충진될 수 있으며, 이는 설명의 명료성을 위해 도 1에 명확하게 나타내지 않았다. 여기에 설명한 바와 같이, 스페이서 재료(109)는 비휘발성 저항성 메모리 셀의 스위칭 요소와 반응하지 않도록 선택될 수 있거나, 다양한 예에서 스위칭 요소로서의 역할을 할 수 있는 점에서, 스페이서 재료(109)는 ILD의 유전 재료와는 상이하다.
도 2는 본 발명에 따른 비휘발성 저항성 메모리 셀과 연관 컴포넌트의 개략 사시도의 예를 나타낸다. 도 2에 나타낸 메모리 셀 및 연관 컴포넌트(210)의 예는, 도전 라인(212)(예를 들어, 워드 라인) 및 바닥 전극(214)을 가질 수 있는 바닥 접촉 구조와, 탑 전극(220) 및 도전 라인(222)(예를 들어, 비트 라인)을 포함하는 탑 접촉 구조를 포함한다. 바닥 및 탑 전극(214, 220) 사이에, 비휘발성 저항성 메모리 셀(224)(예를 들어, 멤리스터)에 대해 (예를 들어, 멤리스티브 재료를 포함하는) 재료의 적어도 일부를 포함하는 영역이 있으며, 이는 일부 예에서 스위칭 요소를 포함할 수 있다. 여기에 추가로 설명하는 바와 같이, 디바이스(예를 들어, 멤리스터)가 낮은 저항값을 갖는 온 상태 및 높은 저항값을 갖는 오프 상태, 또는 온과 오프 상태 사이의 중간 상태로 스위칭될 수 있도록 제어가능하게 수정될 수 있는 상태 변수(예를 들어, 저항)에 의존하는 전기 특성을 갖는 멤리스티브 재료로부터 스위칭 요소가 형성된다.
바닥 및 탑 전극(214, 220)의 각각은 나노스케일의 폭을 가질 수 있다. 이하 사용되는 "나노스케일"이라는 용어는, 개체가 1 마이크로미터 미만의 하나 이상의 치수를 갖는 것을 나타낸다. 일부 예에서, 나노스케일은, 개체가 100 나노미터(nm) 미만의 하나 이상의 치수를 갖는 것을 나타낼 수 있다. 예를 들어, 바닥 및 탑 전극(214, 220)은 5nm 내지 500nm의 범위에 있는 폭을 가질 수 있다. 마찬가지로, 메모리 셀(224)에 대한 재료의 적어도 일부를 포함하는 영역은 수 나노미터 내지 수십 나노미터인 높이를 가질 수 있다.
도전 라인(212)(예를 들어, 워드 라인), 바닥 전극(214), 탑 전극(220) 및/또는 도전 라인(222)(예를 들어, 비트 라인)의 구조, 기능 및/또는 배열은 이하에 한정의 방식이 아니라 예시의 방식으로 제시된다. 즉, 일부 예에서, 동일하거나 유사한 기능을 달성하는 다른 수정 중에서, 바닥 및 탑 전극(214, 220)은 충분한 도전도 및/또는 낮은 저항을 제공할 수 있으며 워드 라인(212) 및 비트 라인(222)은 필요하지 않을 수 있거나 워드 라인(212) 및 비트 라인(222)은 충분한 도전도 및/또는 낮은 저항을 제공할 수 있으며 바닥 및 탑 전극(214, 220)은 필요하지 않을 수 있다.
이와 같이, 도 2에 나타낸 예에서, 워드 라인(212), 비트 라인(222)과 바닥 및 탑 전극(214, 220)은 전기적으로 도전성이지만 상이한 재료로 형성될 수 있다. 일부 예에서, 워드 라인(212) 및 비트 라인(222)은 높은 도전도 및/또는 낮은 저항을 제공할 수 있고, 이와 같이 다른 적절한 도전 재료 중에서 예를 들어, 텅스텐(W), 구리(Cu) 및/또는 알루미늄(Al) 도전체 라인을 나노스케일로 형성하기 위한 적절한 프로세스에 의해 형성될 수 있다. 바닥 및 탑 전극(214, 220)은 예를 들어, 그 재료가 스위칭 요소 재료와 상호작용하는 것을 방지하기 위해 선택된 도전 재료로 형성될 수 있다. 이와 같이, 도전 재료는 다른 적절한 도전 재료 중에서, 예를 들어, 백금(Pt), 금(Au), 구리(Cu), 탄탈룸(Ta), 텅스텐(W) 등과 같은 금속, 예를 들어, 질화티타늄(TiN), 질화텅스텐(WN) 등과 같은 금속 화합물 및/또는 도핑 또는 미도핑된 반도체 재료일 수 있다.
도 2에 나타낸 예에서, 탑 전극(220)은 바닥 전극(214)과 각을 이루어 연장한다. 예를 들어, 각은 대략 90도일 수 있지만, 설계 선택에 따라 다른 각도로 교차할 수 있다. 바닥 및 탑 전극(214, 220)이 상이한 평면에 있으므로, 메모리 셀(224)의 일부에 대한 재료를 포함하는 영역은 전극 사이의 오버랩 영역에 위치될 수 있으며, 다양한 예에서 구조 지지체가 제공될 수 있다. 따라서, 바닥 및 탑 전극(214, 220)의 부근 및/또는 이들 사이의 공간과 메모리 셀(224)과 연관 컴포넌트의 일부에 대한 (예를 들어, 멤리스티브 재료를 포함하는) 재료를 포함하는 영역의 외부는 다양한 예에서 유전 재료로 충진될 수 있어 ILD(226)를 형성한다. ILD(226)는 구조 지지체를 제공할 수 있고/있거나 바닥 및 탑 전극(214, 220)을 전기적으로 절연시킬 수 있다. 또한, ILD(226)는 인접 메모리 셀(예를 들어, 스위칭 요소) 및 연관 컴포넌트의 재료로부터 메모리 셀(224) 및 연관 컴포넌트의 부분에 대한 재료를 차폐(예를 들어, 격리)시킬 수 있다.
여기에 더욱 상세하게 설명하는 바와 같이, 메모리 셀 및 연관 컴포넌트(210)는 다양한 예에서 스페이서 재료(228)를 가질 수 있다. 스페이서 재료(228)가 메모리 셀의 스위칭 요소와 반응하지 않고, 후속 프로세싱(예를 들어, ILD의 형성) 동안 손상, 오염 등으로부터 스위칭 요소를 보호하고, 산소 공핍의 흐름을 안내하고/하거나 다양한 예에서 스위칭 요소로서의 역할을 하도록 선택될 수 있다는 점에서, 스페이서 재료(228)는 ILD(226)의 재료와는 상이하다. 다양한 예에서, 스페이서 재료(228)는 메모리 셀(224)의 일부에 대한 재료의 적어도 일 (예를 들어, 하나 이상의) 측벽 상에 형성될 수 있다. (예를 들어, 도 2에 나타낸 바와 같이) 일부 예에서 (예를 들어, 적어도 바닥 및 탑 전극(214, 220) 사이의 높이로 연장하게) 측벽을 둘러싸도록 형성될 수 있다. 이와 같이, 스페이서 재료는 (예를 들어, 프로세싱 및/또는 동일부의 형성 동안 및 그 후에) 예를 들어, ILD(226) 및/또는 다른 컴포넌트로부터 메모리 셀(224)의 일부에 대한 재료를 차폐(예를 들어, 격리)할 수 있다.
본 발명에 의해 다루어지는 문제의 이해를 촉진하기 위해, 비휘발성 저항성 메모리 셀 및 연관 컴포넌트(210)(예를 들어, 멤리스터)의 컴포넌트 및 동작 원리가 도 2를 참조하여 설명된다. 도 2에 나타낸 바와 같이, 다양한 예에서 바닥 및 탑 전극(214, 220) 사이의 메모리 셀(224)의 일부는 스위칭 요소에 대한 멤리스티브 재료를 포함한다. 도펀트가 스위칭 요소를 통해 제어가능하게 운반될 수 있고 스위칭 요소 또는 스위칭 요소와 전극의 인터페이스 중 어느 하나의 전기 특성을 변경하기 위해 재분포될 수 있도록 스위칭 요소는 일종의 이동 이온 도펀트를 운반할 수 있다. 도펀트 분포의 함수로서의 전기 특성을 변경하는 이러한 능력은 전압 전원(미도시)으로부터 바닥 및/또는 탑 전극(214, 220)으로 스위칭 전압을 인가함으로써 스위칭 요소가 상이한 스위칭 상태에 있게 할 수 있다.
다양한 예에서, 바닥 및 탑 전극(214, 220) 사이의 메모리 셀(224)의 일부는 2개의 서브-영역: 프라이머리 액티브 영역 및 도펀트 소스 영역을 갖는 액티브 영역을 포함할 수 있다. 프라이머리 액티브 영역은 멤리스터 스위칭 요소에 대한 재료를 포함할 수 있다. 다양한 예에서, 스위칭 요소에 대한 멤리스티브 재료는 (예를 들어, 약한 이온 도전 능력을 갖는 반도전 또는 명목적 절연인) 전기적으로 저항성일 수 있다.
많은 상이한 재료가 스위칭 요소에 대한 멤리스티브 재료로서 사용될 수 있다. 스위칭에 대한 적절한 특성을 나타내는 재료는 전이 금속 및/또는 희토류 금속의 산화물, 황화물, 셀렌화물, 질화물, 탄화물, 인화물, 비화물, 염화물 및 브롬화물을 포함한다. 또한, 적절한 스위칭 재료는 그 2원, 3원 및 4원 화합물을 포함하는 Si 및 Ge와 같은 원소 반도체, Ⅲ-Ⅴ 및 Ⅱ-Ⅵ 화합물 반도체와 같은 화합물 반도체을 포함한다. Ⅲ-Ⅴ 반도체는 예를 들어, BN, BP, BSb, AlP, AlSb, GaAs, GaP, GaN, InN, InP, InAs 및 InSb와 3원 및 4원 화합물을 포함한다. Ⅱ-Ⅵ 화합물 반도체는 예를 들어, CdSe, CdS, CdTe, ZnSe, ZnS, ZnO 및 3원 화합물을 포함한다. 적절한 재료는 다른 화합물 중에서 GeO, SiGe, GeSb, SiGeSb, GeSbTe 및 GaInZnO를 포함한다. 또한, Ⅱ-Ⅵ 화합물 재료는 상변화 재료를 포함할 수 있다. 또한, PCRAM 및 STT-RAM 기술이 멤리스티브 재료로서 포함될 수 있다. 또한, 재료는 a-Si 매트릭스에 Ag 필라멘트를갖는 a-Si:Ag와 같은 필라멘트 구조를 포함할 수 있다. 가능한 스위칭 재료의 이러한 항목은 예시의 방식으로 제시되며 본 발명의 범위를 한정하지 않는다.
도펀트 소스로부터의 도펀트 종은 스위칭 요소의 재료의 전기적 특성을 변화시키는 데 사용될 수 있다. 본 발명에서 이용되는 도펀트 종은 또한 멤리스티브 재료로 고려된다. 하나 이상의 도펀트 종이 스위칭 요소의 재료와 결합되는 것은 이용되는 스위칭 재료의 특정 유형에 따른다. 이와 같이, 도펀트 종은 예를 들어, 전자 공여체 또는 수용체와 같이 작용하는 양이온, 음이온, 공핍 및/또는 불순물일 수 있다. 예를 들어, 전이 금속 산화물의 경우에(TMO)(예를 들어, 그 중에서 TiO2, TaOx), 상태 변수로서 작용하는 도펀트 종은 대전된 산소 공핍(Vo2 +) 또는 이온일 수 있다. 질화물(예를 들어, 그 중에서 BN, GaN, InN)에 있어서, 상태 변수로서 작용하는 도펀트 종은 대전된 질화물 공핍 및/또는 황화물 이온일 수 있다. 화합물 반도체에 있어서, 상태 변수로서 작용하는 도펀트는 n-타입 또는 p-타입 불순물일 수 있다.
도펀트 소스 영역은 스위칭 요소의 전체 저항을 변화시키기 위해 프라이머리 액티브 영역 내의 스위칭 재료로 또는 이로부터 공급될 수 있는 도펀트의 소스/싱크로서 기능하는 도펀트 소스 재료를 포함할 수 있다. 도펀트 소스 재료는 일반적으로 스위칭 재료와 동일할 수 있지만 더 높은 도펀트 농도를 갖는다. 예를 들어, 스위칭 재료가 TiO2인 경우, 도펀트 소스 재료는 TiO2 -x일 수 있으며, x는 0.01 내지 0.1과 같이 1보다 상당히 작은 수이다. 이 경우에, TiO2 -x 재료는 프라이머리 액티브 영역 내의 TiO2 스위칭 재료로, 그리고 이를 통해 표류할 수 있는 대전된 산소 공핍(Vo2 +) 또는 이온의 소스/싱크로서 작용할 수 있다. 따라서, 도 2에 나타낸 비휘발성 저항성 메모리 셀(210)은 프라이머리 액티브 영역 내의 도펀트의 농도 및 분포를 제어함으로써 온과 오프 상태 사이에서 스위칭될 수 있다.
도펀트(예를 들어, 대전된 산소 공핍 또는 이온)를 사용하는 스위칭 재료는 스위칭 요소에 걸쳐 전계를 생성하기 위해 탑 및 바닥 전극에 인가된 전압 소스로부터의 DC 스위칭 전압을 가질 수 있다. 만일 충분한 강도 및 적절한 극성을 갖는다면 전계는 전극을 향하여 스위칭 요소를 통해 산소 공핍이 표류하게 할 수 있으며, 이에 의해 디바이스를 온 상태로 한다. 전계의 극성이 역전되면, 산소 공핍은 스위칭 요소에 걸쳐 반대 방향으로 전극과 멀어지게 표류할 수 있으며, 이에 의해 디바이스를 오프 상태로 한다. 이러한 방식으로, 스위칭이 가역적이고 반복될 수 있다. 도펀트 표류를 야기하는 상대적으로 큰 전계로 인해, 스위칭 전압이 제거된 후에, 산소 공핍의 위치가 스위칭 요소에서 안정하게 있을 수 있다. 이와 같이, 스위칭은 비휘발성일 수 있고, 스위칭 요소는 비휘발성 저항성 메모리 셀에 대해 이용될 수 있다.
비휘발성 저항성 메모리 셀(예를 들어, 멤리스터)에서, 한정의 방식이 아니라 여기에 설명된 멤리스티브 재료를 이용하는 예로서, 스위칭 산화물(예를 들어, TiO2와 같은 TMO)이 본질적으로 산소 공핍의 결핍일 수 있으며, 예를 들어, 언페어링된 O 전자와 언페어링된 Ti 전자의 불충분한 페어링으로 인해 산소 공핍이 풍부한 서브-산화물(예를 들어, Ti4O7)과 접촉하여 형성될 수 있다. 스위칭은 (예를 들어, 스위칭 산화물을 통해 도전 채널을 생성하기 위해) 인가된 전계의 영향 하에서 서브-산화물 내의 대전된 산소 공핍 또는 이온이 스위칭 산화물로 이주할 때 발생할 수 있다.
이하의 모든 예에서, 탑 및 바닥 전극 사이의 최소 전기 저항의 경로가 바로 이들 사이에 위치된 스위칭 요소를 통해 횡단하며, 측벽 스페이서 및/또는 ILD를 횡단하는 경로를 통하지는 않는다는 것이 이해된다. 이에 대한 주목할만한 예외는 측벽 스페이서에 대한 재료가 다르게는 스위칭 요소의 위치에 위치될 수 있는 컴포넌트를 구성하는 재료보다 전기 저항이 낮도록(예를 들어, 낮은 저항) 의도적으로 선택되는 것이다. 이 경우에, 측벽 스페이서가 실제 스위칭 요소이며, 바로 전극 사이에 위치된 재료의 스택은 스위칭 요소로서 기능하는 측벽 스페이서를 통하는 전기 경로를 분로할 수 있는 더 높은 저항의 차단 요소(예를 들어, 절연체)로서 동작하는 재료를 포함한다.
일부 예에서, 바닥 전극 및 탑 전극은 비휘발성 저항성 메모리 셀을 형성하기 위해 스위칭 산화물 및/또는 서브-산화물을 샌드위칭할 수 있다. 비휘발성 저항성 메모리 셀의 어드레스가능한 어레이를 형성하기 위해, 탑 및 바닥 전극은 예를 들어, (적절한 에칭 기술에 의해) 라인으로 패턴화될 수 있으며, 도 1에 나타낸 바와 같이, 탑 전극의 셋은 일반적으로 바닥 전극의 셋에 수직하게 정렬된다.
이러한 메모리 셀 및/또는 어레이의 형성 중에, 바닥 전극과 탑 전극 사이의 산화물 스위칭 요소는 바닥 및 탑 전극에 대하여 전구체를 구성하는 하위의 기판 및 레이어에 대해 실질적으로 평행한 레이어로서 증착될 수 있다. 패턴화되었을 때, 스위칭 산화물과 서브-산화물 레이어 양쪽은 기판 상에 증착될 수 있으며, 함께 프로세싱될 수 있으며, 예를 들어, 2개의 전극을 브릿징하기 위해 수직으로 서 있는 "저항 컬럼"으로 (예를 들어, 적절한 에칭 기술에 의해) 패턴화된다. 이러한 프로세스는 특히 패턴화된 저항의 측벽에서 스위칭 산화물에 대한 손상 및/또는 오염을 도입할 수 있다. 예를 들어, 댕글링 화학 결합과 같은 에칭 유도 손상 및/또는 금속 반응물 또는 에칭 잔류물 등이 산화물(예를 들어, TMO)의 스위칭에 대해 의도된 신호에 종속하지 않는 전극 사이의 전기 경로의 생성을 유도할 수 있다. 따라서, 스위칭 산화물 및/또는 연관 컴포넌트의 손상 및/또는 오염과 같은 것을 감소시키는 것이 유리하다. 여기에 제시된 다양한 예에서, 이러한 손상 및/또는 오염은 프로세싱의 다수의 특정 부분이 수행된 후에(예를 들어, 다른 컴포넌트의 증착 및/또는 에칭), 스위칭 요소(예를 들어, TMO) 및/또는 연관 컴포넌트의 적어도 일부를 형성(예를 들어, 증착)함으로써 감소(예를 들어, 패시베이팅)될 수 있다.
도 3은 본 발명에 따른 그 제 1 부분의 측벽 상에 형성된 스위칭 요소를 갖는 비휘발성 저항성 메모리 셀의 개략 단면도의 예이다. 도 3에 나타낸 비휘발성 저항성 메모리 셀(예를 들어, 멤리스터) 및 연관 컴포넌트(330)는 도전 라인(332)(예를 들어, 워드 라인)과 그 위에 형성된 바닥 전극(334) 또는 일부 예에서, 그 전구체(예를 들어, 도전 라인 및 바닥 전극 재료의 레이어)의 개략 단면도를 나타낸다. 나타낸 바와 같이, 도전 라인(332) 및 바닥 전극(334)은 도 3의 평면에서 본질적으로 좌측에서 우측으로 연장한다. 일부 예에서, 도전 라인(332) 및 그 전구체는 다른 재료가 사용될 수 있지만(예를 들어, 그 중에서 알루미늄(Al) 및/또는 구리(Cu)) 텅스텐(W)을 포함하는 재료로부터 형성될 수 있으며, 바닥 전극(334) 및 그 전구체는 다른 재료가 사용될 수 있지만(예를 들어, 그 중에서 질화탄탈룸(TaN) 및/또는 백금(Pt)) 질화티타늄(TiN)을 포함하는 재료로부터 형성될 수 있다.
한정의 방식이 아니라 여기에 설명된 멤리스티브 재료를 이용하는 예로서, 여기에 설명된 서브-산화물 레이어는 바닥 전극의 전구체 레이어의 노출된 표면 상에 형성(증착)될 수 있다. 다양한 예에서, 절연 레이어가 서브-산화물 레이어의 노출된 표면 상에 형성(예를 들어, 증착)될 수 있으며, 제 2 전극에 대한 전구체 레이어가 절연 레이어의 노출된 표면 상에 형성(예를 들어, 증착)될 수 있다. 일부 예에서, 제 2 전극에 대한 전구체 레이어는 후속 에칭 프로세스에 대한 하드 마스크로서의 역할을 하도록 형성될 수 있다. 예를 들어, 바닥 전극(334) 상의 비휘발성 저항성 메모리 셀의 수직 연장하는 제 1 부분(335)을 형성하기 위해 적절한 패터닝 및 에칭 기술이 이용될 수 있으며, 제 1 부분(335)은 서브-산화물(337), 절연체(339) 및/또는 제 1 부분(335)의 폭을 횡단하여 연장하는 제 2 전극의 적어도 일부(341)를 갖는다. 일부 예에서, 하드 마스크(343)로서의 역할을 하는 제 2 전극 전구체의 적어도 일부는 비휘발성 저항성 메모리 셀의 수직 연장하는 제 1 부분(335)을 형성하는 에칭 기술에 의해 제거될 수 있다.
스위칭 재료(344)(예를 들어, 스위칭 요소)는 비휘발성 저항성 메모리 셀의 수직 연장하는 제 1 부분(335)의 적어도 일 측벽 상의 비휘발성 저항성 메모리 셀의 제 2 부분으로서 형성(예를 들어, 증착)될 수 있다. 스위칭 재료(344)의 증착은 다른 기술 중에서 스핀 코팅, 블랭킷 코팅, CVD(chemical vapor deposition), PECVD(plasma enhanced chemical vapor deposition), PVD(physical vapor deposition), ALD(atomic layer deposition) 및/또는 PEALD(plasma enhanced atomic layer deposition)에 의해 구현될 수 있다. 예를 들어, 스위칭 재료(344)는 스위칭 요소로서 수직 연장 구조를 형성하기 위해 나노스케일 두께로(예를 들어, 5nm 두께까지) (예를 들어, ALD를 통해 실질적으로 균등한 두께로) 증착될 수 있다. 일부 예에서, 스위칭 재료(344)는 (예를 들어, 도 2에 나타낸 바와 같이) 비휘발성 저항성 메모리 셀의 수직 연장하는 제 1 부분(335)의 측벽을 둘러싸도록 형성될 수 있다.
스위칭 요소(344)의 나노스케일 두께는 서브-산화물(337)과 제 2 전극의 일부(341) 사이의 전류 경로(345)의 사이즈를 정의할 수 있다. 제 1 전극(334)과 제 2 전극(341) 사이의 전류 경로(345)가 수직 연장하는 스위칭 요소(344)를 통해 (예를 들어, 절연체(339)에 의해) 지향되는 경우에, 유효 접합 면적은 접합의 두께의 단면적으로 감소될 수 있으며, 그에 의해 오프 상태 전류 및 전체 전류 레벨을 감소시킨다. 일부 예에서, 수직 연장하는 스위칭 요소(344)는 수직 연장하는 스위칭 요소(344)를 덮는 (미도시된) 절연 레이어에 의한 추가적인 프로세싱으로부터 보호(예를 들어, 패시베이팅)될 수 있다. 일부 예에서, 수직 연장하는 스위칭 요소(344) 및/또는 절연 레이어는 (예를 들어, 이방성 수직 반응 이온 에칭을 통해) 비휘발성 저항성 메모리 셀의 제 1 부분(335)의 측벽을 따라 측벽 스페이서 구조로 형성될 수 있다.
다양한 예에서, ILD(347)는 방금 설명한 비휘발성 저항성 메모리 셀의 일부(예를 들어, 335 및 344) 상에 형성(예를 들어, 증착)될 수 있다. 제 2 전극의 일부(341)의 표면의 적어도 일부를 노출시키는 깊이까지 도전 라인(332) 및/또는 바닥 전극(334)에 실질적으로 수직인 긴 축으로 (예를 들어, 그 중에서 포토리소그래피와 같은 적절한 패터닝 및/또는 에칭 기술 및/또는 습식 또는 건식 에칭 기술을 통해) ILD(347)에 트렌치(346)가 형성될 수 있다.
다양한 예에서, 제 2 전극의 다른 부분(348)이 제 2 전극의 이전에 형성된 부분(341)과 접속하도록 트렌치(346)에 형성(예를 들어, 증착)될 수 있다. 제 2 전극의 2 부분(341, 348)은 동일하거나 다른 재료로 형성될 수 있다. 다양한 예에서, 제 2 전극(348)에 대한 재료는 트렌치(346)에 공동(349)을 형성하도록 (예를 들어, ALD를 통해 실질적으로 균등한 두께로) 증착될 수 있다. 도전 라인(예를 들어, 비트 라인)을 형성하기 위해 공동(349)이 (예를 들어, 적절한 증착 기술을 통해) 적절한 재료로 충진될 수 있다. 도 1 및 2에 대하여 제시된 바와 같이 방금 설명한 바와 같이 어레이로 형성된 복수의 비휘발성 저항성 메모리 셀(예를 들어, 멤리스터) 및 연관 컴포넌트(330)가 있을 수 있다.
비휘발성 저항성 메모리 셀(예를 들어, 멤리스터) 및 연관 컴포넌트(330)는 한정의 방식이 아니라 예시의 방식으로 여기에 설명된 바와 같이 다양한 재료로부터 형성될 수 있다. 예를 들어, 존재한다면 (예를 들어, 도 3-4 및 6-7에 나타낸 바와 같이) 서브-산화물은 적어도 하나의 TMO로부터 형성될 수 있다. (예를 들어, 도 3-4 및 6-7에 나타낸 바와 같이) 스위칭 요소는 서브-산화물보다 더욱 저항적인(예를 들어, 덜 산소 공핍적인) 적어도 하나의 TMO로부터 형성될 수 있다. 즉, 서브-산화물 재료는 스위칭 요소 재료보다 더욱 많은 대전된 산소 공핍 또는 이온을 가질 수 있다. 예를 들어, 그 중에서 스위칭 재료는 TiO2, TaOx일 수 있으며, 서브-산화물 재료는 그 중에서 TiO2 -x(예를 들어, Ti2O3), TaOx -y일 수 있다.
(예를 들어, 도 3에 나타낸 바와 같이) 절연체는 예를 들어, 다른 적절한 절연 재료 중에서 SiO2 및/또는 Si3N4로부터 형성될 수 있다. ILD는 예를 들어, 그 중에서, 산화실리콘(예를 들어, SiO2), 질화실리콘 및/또는 질화탄소실리콘으로부터 형성될 수 있다. 일부 예에서, (예를 들어, 도 3-4 및 6-7에 나타낸 바와 같이) 탑 도전 라인(예를 들어, 비트 라인)은 바닥 도전 라인(예를 들어, 워드 라인)(예를들어, 텅스텐(W))과 동일 재료 또는 상이한 재료(다른 적절한 도전 재료 중에서, 예를 들어, 구리(Cu) 및/또는 알루미늄(AL))로부터 형성될 수 있다. (도 3-4 및 6-7에 나타낸 바와 같이) 제 2 전극의 일부는 일부 예에서 제 1 전극(예를 들어, TiN)과 동일 재료 또는 상이한 재료(다른 적절한 도전 재료 중에서 예를 들어, 질화탄탈룸(TaN) 및/또는 백금(Pt))로부터 형성될 수 있다.
도 4는 본 발명에 따른, 그 측벽에 형성된 스페이서를 갖는 비휘발성 저항성 메모리 셀의 개략 단면도의 예이다. 도 4에 나타낸 비휘발성 저항성 메모리 셀(예를 들어, 멤리스터) 및 연관 컴포넌트(450)는 도 3에 대하여 실질적으로 설명한 바와 같이, 도전 라인(432)(예를 들어, 워드 라인) 및 그 위에 형성된 바닥 전극(434), 또는 일부 예에서 그 전구체(예를 들어, 도전 라인 및 바닥 전극 재료의 레이어)의 개략 단면도를 나타낸다.
한정의 방식이 아니라 여기에 설명한 멤리스티브 재료를 이용하는 예로서, 여기에 설명된 서브-산화물 레이어는 바닥 전극의 전구체 레이어의 노출된 표면 상에 형성(예를 들어, 증착)될 수 있다. 다양한 예에서, 스위칭 재료 레이어는 서브-산화물 레이어의 노출된 표면 상에 형성(예를 들어, 증착)될 수 있으며, 제 2 전극에 대한 전구체 레이어는 스위칭 재료 레이어의 노출된 표면 상에 형성(예를 들어, 증착)될 수 있다. 일부 예에서, 제 2 전극에 대한 전구체 레이어는 후속 에칭 프로세스에 대한 하드 마스크로서의 역할을 하도록 형성될 수 있다. 예를 들어, 적절한 패터닝 및 에칭 기술이 바닥 전극(434) 상의 비휘발성 저항성 메모리 셀의 수직 연장하는 제 1 부분(435)을 형성하는 데 이용될 수 있으며, 제 1 부분(435)은 서브-산화물(437), 스위칭 요소(451) 및/또는 제 1 부분(435)의 폭을 횡단하여 연장하는 제 2 전극의 적어도 일부(441)를 갖는다. 일부 예에서, 하드 마스크(443)로서의 역할을 하는 제 2 전극 전구체의 적어도 일부는 비휘발성 저항성 메모리 셀의 수직 연장하는 제 1 부분(435)을 형성하는 에칭 기술에 의해 제거될 수 있다.
일부 예에서, 비휘발성 저항성 메모리 셀의 수직 연장하는 제 1 부분(435)은 스위칭 요소(451)를 포함하여 비휘발성 저항성 메모리 셀의 수직 연장하는 제 1 부분(435)을 덮는 스페이서 레이어(453)에 의한 추가적인 프로세싱으로부터 보호(예를 들어, 패시베이팅)될 수 있다. 일부 예에서, 스페이서 레이어(453)는 (예를 들어, 이방성 수직 반응 이온 에칭을 통해) 비휘발성 저항성 메모리 셀의 제 1 부분(435)의 측벽을 따른 측벽 스페이서로 형성될 수 있다. 일부 예에서, 스페이서 레이어(453)는 (예를 들어, 도 2에 나타낸 바와 같이) 비휘발성 저항성 메모리 셀의 수직 연장하는 제 1 부분(435)의 측벽을 둘러싸도록 형성될 수 있다.
여기에 설명한 바와 같이, 비휘발성 저항성 메모리 셀(예를 들어, 멤리스터) 및 연관 컴포넌트(450)는 한정의 방식이 아니라 예시의 방식으로 여기에 설명한 바와 같이, 다양한 재료로부터 형성될 수 있다. 예를 들어, 존재한다면 (예를 들어, 도 3-4 및 6-7에 나타낸 바와 같이) 서브-산화물은 적어도 하나의 TMO로부터 형성될 수 있다. (예를 들어, 도 3-4 및 6-7에 나타낸 바와 같이) 스위칭 요소는 서브-산화물보다 더욱 저항적인(예를 들어, 덜 산소 공핍적인) 적어도 하나의 TMO로부터 형성될 수 있다. 즉, 서브-산화물 재료는 스위칭 요소 재료보다 더욱 많은 대전된 산소 공핍 또는 이온을 가질 수 있다. 예를 들어, 그 중에서 스위칭 재료는 TiO2, TaOx일 수 있으며, 서브-산화물 재료는 그 중에서 TiO2 -x(예를 들어, Ti2O3), TaOx-y일 수 있다. 도 4에 나타낸 스페이서 레이어(453)는 스위칭 요소 재료보다 더 저항적이지 않은(예를 들어, 덜 산소 공핍적이 아닌) 재료로부터 형성될 수 있다. 예를 들어, 스페이서 레이어(453) 및 스위칭 요소(451)는 양쪽 모두 TiO2로부터 형성될 수 있거나, 스페이서 레이어(453)는 이러한 다른 조합 중에서 스위칭 요소(451)가 TiO2로부터 형성되는 경우 Ta2O5로부터 형성될 수 있다.
도 4는 (예를 들어 도 3과 마찬가지로) ILD(447) 재료가 다양한 예에서 방금 설명한 비휘발성 저항성 메모리 셀(예를 들어, 435 및 453)의 일부 상에 형성(예를 들어, 증착)될 수 있다는 것을 나타낸다. 제 2 전극의 일부(441)의 표면의 적어도 일부를 노출시키는 깊이까지 도전 라인(432) 및/또는 바닥 전극(434)에 실질적으로 수직인 긴 축으로 (예를 들어, 적절한 패터닝 및/또는 에칭 기술을 통해) ILD(447)에 트렌치(446)가 형성될 수 있다.
다양한 예에서, 제 2 전극의 다른 부분(448)이 제 2 전극의 이전에 형성된 부분(441)과 접속하도록 트렌치(446)에 형성(예를 들어, 증착)될 수 있다. 다양한 예에서, 제 2 전극(448)에 대한 재료는 트렌치(446)에 공동(449)을 형성하도록 (예를 들어, ALD를 통해 실질적으로 균등한 두께로) 증착될 수 있다. 도전 라인(예를 들어, 비트 라인)을 형성하기 위해 공동(449)이 (예를 들어, 적절한 증착 기술을 통해) 적절한 재료로 충진될 수 있다. 도 1 및 2에 대하여 제시된 바와 같이 방금 설명한 바와 같이 어레이로 형성된 복수의 비휘발성 저항성 메모리 셀(예를 들어, 멤리스터) 및 연관 컴포넌트(450)가 있을 수 있다.
도 5는 본 발명에 따라 형성된 비휘발성 저항성 메모리 셀의 블록도이다. 블록(555)에 나타낸 바와 같이, 그리고 도 3 및 4에 나타낸 예와 일치하게, 비휘발성 저항성 메모리 셀은 제 1 전극(예를 들어, 334, 434) 상의 수직 연장 구조로서 형성된 비휘발성 저항성 메모리 셀의 제 1 부분(예를 들어, 335, 435)을 포함할 수 있으며, 제 1 부분은 수직 연장 구조의 폭을 횡단하여 적어도 하나의 멤리스티브 재료(예를 들어, 337 또는 437 및 451)를 포함한다. 블록(557)에 나타낸 바와 같이, 비휘발성 저항성 메모리 셀은 또한 제 1 부분(예를 들어, 344, 453)의 적어도 일 측벽 상의 수직 연장하는 멤리스티브 재료 구조로서 형성된 제 2 부분을 포함할 수 있다.
여기에 설명한 바와 같이, 다른 가능성 중에서, 멤리스티브 재료는 적어도 하나의 TMO(예를 들어, 그 중에서도 Ti 및/또는 Ta의 다양한 산화물)로부터 형성될 수 있다. 여기에 추가로 설명하는 바와 같이, 예를 들어, 제 2 부분은 (예를 들어, 후속 프로세싱으로부터) 제 1 부분을 패시베이팅하기 위해 제 1 부분의 측벽을 둘러쌀 수 있다. 다양한 예에서, 제 1 부분(예를 들어, 335)은 제 1 멤리스티브 재료(예를 들어, 337)를 포함할 수 있고, 제 2 부분(예를 들어, 344)은 스위칭 요소로서 제 2 멤리스티브 재료를 포함할 수 있으며, 제 2 멤리스티브 재료는 제 1 멤리스티브 재료보다 더욱 저항적이다. 다양한 예에서, 제 1 부분(예를 들어, 335)은 제 1 멤리스티브 재료(예를 들어, 337)와 제 2 전극(예를 들어, 341) 사이에 절연체(예를 들어, 339)를 포함할 수 있다. 대안적으로, 다양한 예에서, 제 1 부분(예를 들어, 435)은 제 1 멤리스티브 재료(예를 들어, 437) 및 제 2 멤리스티브 재료(예를 들어, 451)를 포함할 수 있고, 제 2 멤리스티브 재료는 스위칭 요소이며 제 1 멤리스터 래료보다 더욱 저항적이며, 다양한 예에서, 제 2 부분(예를 들어, 453)은 제 2 멤리스티브 재료보다 덜 저항적이지 않은 제 3 멤리스티브 재료를 포함할 수 있다.
도 6은 본 발명에 따라 탑 전극의 측벽 상에 형성된 스위칭 요소를 갖는 비휘발성 저항성 메모리 셀의 개략 단면도의 예이다. 도 6에 나타낸 비휘발성 저항성 메모리 셀(예를 들어, 멤리스터) 및 연관 컴포넌트(660)는 여기에 설명된 바와 같이 도전 라인(632)(예를 들어, 워드 라인) 및 그 위에 형성된 바닥 전극(634) 또는 일부 예에서, 그 전구체(예를 들어, 도전 라인 및 바닥 전극 재료의 레이어)의 개략 단면도를 나타낸다.
한정의 방식이 아니라 여기에 설명되는 멤리스티브 재료를 이용하는 예로서, 여기에 설명된 바와 같이, 서브-산화물 레이어는 바닥 전극의 전구체 레이어의 노출된 표면 상에 형성(예를 들어, 증착)될 수 있다. 다양한 예에서, 후속 에칭 프로세스를 위한 하드 마스크가 서브-산화물 레이어의 노출된 표면 상에 형성(예를 들어, 증착)될 수 있다. 예를 들어, 바닥 전극(634) 상에 비휘발성 저항성 메모리 셀의 수직 연장하는 제 1 부분(635)을 형성하기 위해 적절한 패터닝 및/또는 에칭 기술이 이용될 수 있으며, 제 1 부분(635)은 제 1 부분(635)의 폭을 횡단하여 연장하는 서브-산화물(637)을 갖는다. 일부 예에서, 서브-산화물(637)의 표면의 적어도 일부를 노출시키기 위해 비휘발성 저항성 메모리 셀의 수직 연장하는 제 1 부분(635)을 형성하는 에칭 기술에 의해 하드 마스크(643)가 제거될 수 있다.
일부 예에서, 비휘발성 저항성 메모리 셀의 수직 연장하는 제 1 부분(635)은 비휘발성 저항성 메모리 셀의 수직 연장하는 제 1 부분(635)을 덮는 스페이서 레이어(661)에 의한 추가적인 프로세싱으로부터 보호(예를 들어, 패시베이팅)될 수 있다. 일부 예에서, 스페이서 레이어(661)가 (예를 들어, 이방성 수직 반응 이온 에칭을 통해) 비휘발성 저항성 메모리 셀의 제 1 부분(635)의 측벽을 따르는 측벽 스페이서 구조로 형성될 수 있다. 일부 예에서, 스페이서 레이어(661)는 (예를 들어, 도 2에 나타낸 바와 같이) 비휘발성 저항성 메모리 셀의 수직 연장하는 제 1 부분(635)의 측벽을 둘러싸도록 형성될 수 있다. 예를 들어, 스페이서 레이어(661)는 서브-산화물(637)과 실질적으로 비반응인 재료 및/또는 ILD(647) 재료(예를 들어, 그 중에서 질화실리콘 및/또는 질화탄소실리콘과 같은 다양한 질화물)로부터 형성될 수 있다. 다양한 예에서, ILD(647) 재료는 방금 설명한 비휘발성 저항성 메모리 셀의 제 1 부분(예를 들어, 635) 상에 형성(예를 들어, 증착)될 수 있다.
서브-산화물(637)의 표면의 적어도 일부를 노출시키는 깊이까지 도전 라인(632) 및/또는 바닥 전극(634)에 실질적으로 수직인 긴 축으로 ILD(647)에 (예를 들어, 적절한 패터닝 및/또는 에칭 기술을 통해) 트렌치가 형성될 수 있다. 다양한 예에서, 트렌치는 2개 파트를 갖도록 형성될 수 있다. 예를 들어, 트렌치는 서브-산화물(637)의 표면의 적어도 일부를 노출시키는 하위 파트(662)를 가질 수 있다. 일부 예에서, 트렌치(662)의 하위 파트는 서브-산화물(637)의 표면의 적어도 일부를 노출시키는 절단 단부 및 절단 단부 위의 특정 높이에서 트렌치의 상위 파트(665)와 접속하는 더 넓은 원위 단부를 갖는 절단 원추형 단면으로 형성될 수 있다. 이와 같이, 하위 파트(662)의 측벽은 트렌치의 하위 파트(662)의 절단 단부, 그리고 일부 예에서 트렌치의 하위 파트(662)의 더 넓은 원위 단부보다 더 넓은 상위 파트(665)와 접속하기 위해 각을 이루어 형성될 수 있다. 일부 예에서, 상위 파트(665)는 도전 라인(632) 및/또는 바닥 전극(634)에 실질적으로 수직으로 형성된 측벽을 가질 수 있다.
비휘발성 저항성 메모리 셀의 제 2 부분은 예를 들어, 트렌치의 상위 파트(665)와 접속하기 위해 (예를 들어, 서브-산화물(637)의 노출된 표면의 적어도 일부와 접촉하고 절단 단부 위의 특정 높이로 연장하는) 수직 연장 구조로서 트렌치의 하위 부분(662)의 적어도 일 측벽 상에 스위칭 재료(663)(예를 들어, 스위칭 요소)로서 형성(예를 들어, ALD를 통해 실질적으로 균등한 두께로 증착)될 수 있다. 일부 예에서, 스위칭 재료(663)(예를 들어, 스위칭 요소)는 서브-산화물(637)의 실질적으로 전체의 노출된 상위 표면을 따라 특정 높이까지 트렌치의 하위 파트(662)의 양쪽 측벽을 덮도록 형성될 수 있다. 이와 같이, 다양한 예에서, 제 1 공동(664)이 트렌치의 하위 파트(662)에서 스위칭 요소(663) 내에 형성될 수 있다.
예를 들어, 비휘발성 저항성 메모리 셀의 수직 연장하는 제 1 부분(635)을 형성하기 위해 이용되는 적절한 패터닝 및/또는 에칭 기술에 후속하는 스위칭 요소(663)를 형성하는 것, ILD(647)를 형성하는 것 및/또는 트렌치의 상위(665) 및/또는 하위(662) 부분을 형성하기 위해 이용되는 적절한 패터닝 및/또는 에칭 기술이 (예를 들어, 스위칭 요소(663)에 대하여) 이러한 프로세싱으로부터 초래되는 손상 및/또는 오염을 감소(예를 들어, 패시베이팅)시킬 수 있다.
일부 예에서, (예를 들어, 여기에 설명한 바와 같이) 제 2 전극 재료의 적어도 일부는 제 1 공동(664) 내에 비아를 형성하기 위해 제 1 공동(664) 내에 형성(예를 들어, 증착)될 수 있다. 일부 예에서, 제 2 전극 재료는 예를 들어, 트렌치의 상위 파트(665)와 접속하기 위해 절단 단부 위의 실질적으로 특정 높이로 제 1 공동(664) 내에 비아를 형성할 수 있다. 따라서, 스위칭 요소(663)는 제 1 공동(664) 내에 비아(예를 들어, 제 2 또는 탑 전극의 측벽 상에 형성된다.
일부 예에서, 제 2 전극 재료(667)의 적어도 일부는 트렌치의 상위 파트(665)에 형성(예를 들어, ALD를 통해 실질적으로 균등한 두께로 증착)될 수 있다. (여기에 설명한 바와 같이) 제 2 전극 재료(667)는 제 1 공동(664) 내에 비아를 형성하는 데 이용되는 제 2 전극 재료와 동일하거나 상이할 수 있다. 이용되었을 때, 제 2 전극 재료(667)는 제 1 공동(664) 내의 비아를 형성하는 데 이용되는 제 2 전극 재료와 접속하기 위해 트렌치의 상위 파트(665)의 측벽 및 바닥을 덮을 수 있다. 제 2 전극 재료(667)는 제 2 공동(668)을 형성하기 위해 트렌치의 상위 파트(665) 내에 형성(예를 들어, 증착)될 수 있다.
다양한 예에서, (예를 들어, 여기에 설명한 바와 같이) 도전 재료는 (예를 들어, 탑 도전 재료 또는 비트 라인을 형성하기 위해) 제 2 공동(668) 내에 형성(예를 들어, 증착)될 수 있다. 일부 예에서, 도전 재료는 다양한 예에서 제 1 공동(664) 내에 비아를 형성하는 데 이용되는 제 2 전극 재료와 접속하기 위해 (예를 들어, 제 2 전극 재료(667) 없이) 트렌치의 상위 파트(665) 내에 직접 형성(예를 들어, 증착)될 수 있다. 도 1 및 2에 대하여 제시된 바와 같이, 어레이로 형성된 방금 설명한 복수의 비휘발성 저항성 메모리 셀(예를 들어, 멤리스터) 및 연관 컴포넌트(660)가 있을 수 있다.
도 7은 본 발명에 따른 탑 전극의 측벽 상에 형성된 스위칭 요소를 갖는 비휘발성 저항성 메모리 셀의 개략 단면도의 다른 예이다. 도 7에 나타낸 비휘발성 저항성 메모리 셀(예를 들어, 멤리스터) 및 연관 컴포넌트(770)는 여기에 설명한 바와 같이, 도전 라인(732)(예를 들어, 워드 라인) 및 그 위에 형성된 바닥 전극(734) 또는 일부 예에서 그 전구체(예를 들어, 도전 라인 및 바닥 전극 재료의 레이어)의 개략 단면도를 나타낸다.
적절한 패터닝 및/또는 에칭 기술이 도 6에 대하여 여기에 실질적으로 설명된 바와 같이 바닥 전극(734) 상의 비휘발성 저항성 메모리 셀의 수직 연장하는 제 1 부분(735)을 형성하는 데 이용될 수 있다. 다양한 예에서, ILD(747)는 여기에 실질적으로 설명된 바와 같이 비휘발성 저항성 메모리 셀의 제 1 부분(예를 들어, 735) 상에 형성(예를 들어, 증착)될 수 있다.
서브-산화물(737)의 표면의 적어도 일부를 노출시키는 깊이까지 도전 라인(732) 및/또는 바닥 전극(734)에 실질적으로 수직인 긴 축으로 ILD(747)에 (예를 들어, 적절한 패터닝 및/또는 에칭 기술을 통해) 트렌치(762)가 형성될 수 있다. 다양한 예에서, 트렌치는 서브-산화물(737)의 표면의 적어도 일부를 노출시키는 하위 파트를 갖도록 형성될 수 있다. 일부 예에서, 트렌치의 하위 파트는 서브-산화물(737)의 표면의 적어도 일부를 노출시키는 절단 단부 및 (예를 들어, 절단 단부 위의 특정 높이에서) 트렌치의 상위 파트로 전이하는 더 넓은 원위 파트를 갖는 절단 원추형 단면으로 형성될 수 있다. 이와 같이, 트렌치(762)의 하위 파트의 측벽은 트렌치의 하위 파트의 절단 단부보다 더 넓은 트렌치(762)의 상위 파트와 접속하기 위해 각을 이루어 형성될 수 있다. 일부 예에서, 트렌치(762)의 상위 파트는 도전 라인(732) 및/또는 바닥 전극(734)에 실질적으로 수직으로 형성된 측벽을 가질 수 있다.
비휘발성 저항성 메모리 셀의 제 2 부분은 (예를 들어, 서브-산화물(737)의 노출된 표면의 적어도 일부와 접촉하는) 수직 연장 구조로서 트렌치(762)의 하위 부분의 적어도 일 측벽 상에 스위칭 재료(771)(예를 들어, 스위칭 요소)로서 형성(예를 들어, ALD를 통해 실질적으로 균등한 두께로 증착)될 수 있다. 다양한 예에서, 스위칭 재료(771)는 특정 애플리케이션에 대해 선택된 어느 높이(예를 들어, 트렌치(762) 및/또는 ILD(747)의 탑까지)로 연장할 수 있다. 일부 예에서, 스위칭 재료(771)(예를 들어, 스위칭 요소)는 서브-산화물(737)의 실질적으로 전체의 노출된 상위 표면을 따라 선택된 높이까지 트렌치(762)의 양쪽 측벽을 덮도록 형성될 수 있다. 이와 같이, 다양한 예에서, 제 1 공동(미도시)이 트렌치(762)의 스위칭 요소(771) 내에 형성될 수 있다.
예를 들어, 비휘발성 저항성 메모리 셀의 수직 연장하는 제 1 부분(735)을 형성하기 위해 이용되는 적절한 패터닝 및/또는 에칭 기술에 후속하여 스위칭 요소(771)를 형성하는 것, ILD(747)를 형성하는 것 및/또는 트렌치(762)의 부분을 형성하기 위해 이용되는 적절한 패터닝 및/또는 에칭 기술이 (예를 들어, 스위칭 요소(771)에 대하여) 이러한 프로세싱으로부터 초래되는 손상 및/또는 오염을 감소(예를 들어, 패시베이팅)시킬 수 있다.
일부 예에서, (예를 들어, 여기에 설명한 바와 같이) 제 2 전극 재료는 제 1 공동 내에 제 2 전극(773)을 형성하기 위해 제 1 공동 내에 형성(예를 들어, ALD를 통해 실질적으로 균등한 두께로 증착)될 수 있다. 일부 예에서, 제 2 전극(773)은 트렌치(762)의 스위칭 요소(771)의 실질적으로 선택된 높이까지 제 1 공동 내에 형성될 수 있다. 따라서, 스위칭 요소(771)는 제 1 공동 내에 제 2 또는 탑 전극의 측벽 상에 형성된다.
제 2 전극 재료(773)는 제 2 공동(775)을 형성하기 위해 트렌치(762)의 측벽 및 바닥을 덮을 수 있다. 다양한 예에서, (예를 들어, 여기에 설명한 바와 같이) 도전 재료는 (예를 들어, 탑 도전 재료 또는 비트 라인을 형성하기 위해) 제 2 공동(775) 내에 형성(예를 들어, 증착)될 수 있다. 도 1 및 2에 대하여 제시된 바와 같이, 어레이로 형성된 방금 설명한 복수의 비휘발성 저항성 메모리 셀(예를 들어, 멤리스터) 및 연관 컴포넌트(770)가 있을 수 있다.
따라서, 도 6 및 7에 나타낸 예와 일치하게, 비휘발성 저항성 메모리 셀은 제 1 전극(예를 들어, 634, 734) 상의 제 1 수직 연장하는 멤리스티브 재료 구조(예를 들어, 635, 735)로서 형성된 비휘발성 저항성 메모리 셀의 제 1 부분을 포함할 수 있다. 또한, 비휘발성 저항성 메모리 셀은 제 1 수직 연장하는 멤리스티브 재료 구조(예를 들어, 637, 737)의 노출된 상위 표면에 접촉하기 위해 제 2 수직 연장하는 멤리스티브 재료 구조로서 트렌치(예를 들어, 662, 762)의 적어도 일 측벽 상에 형성되는 비휘발성 저항성 메모리 셀의 제 2 부분(예를 들어, 663, 771)을 포함할 수 있으며, 제 2 멤리스티브 재료는 스위칭 요소이다.
일부 예에서, 제 1 수직 연장하는 멤리스티브 재료 구조(예를 들어, 635, 735)는 여기에 설명된 바와 같이 실질적으로 서브-산화물로부터 형성된다. 다양한 예에서, 비휘발성 저항성 메모리 셀의 제 2 부분(예를 들어, 663, 771)은 제 1 공동(예를 들어, 564)을 형성하기 위해 제 1 수직 연장하는 멤리스티브 재료 구조(637, 737)의 노출된 상위 표면과 트렌치(예를 들어, 662, 762)의 측벽을 덮을 수 있다. 다양한 예에서, 제 2 전극의 적어도 일부는 제 1 공동(564) 내의 비아로서 형성될 수 있다. 다양한 예에서, 제 2 전극의 적어도 일부는 제 2 공동(예를 들어, 568, 675)을 형성하기 위해 제 1 공동의 표면을 덮을 수 있다.
이와 같이, 비휘발성 저항성 메모리 셀을 형성하는 방법은 도 3-7과 일치하게 제 1 전극(예를 들어, 334, 434, 634, 734) 상의 수직 연장 구조(예를 들어, 335, 435, 635, 735)로서 비휘발성 저항성 메모리 셀의 제 1 부분의 전구체를 형성하는 것을 포함할 수 있으며, 제 1 부분은 수직 연장 구조(예를 들어, 337, 437, 451, 637, 737)의 폭을 횡단하여 적어도 하나의 멤리스티브 재료와, 적어도 하나의 멤리스티브 재료 위의 하드 마스크 재료(예를 들어, 343, 443, 643, 743)를 포함하며, 비휘발성 저항성 메모리 셀의 제 1 부분의 전구체를 에칭하는 것이 패턴화된 비휘발성 저항성 메모리 셀의 제 1 부분(예를 들어, 335, 435, 635, 735)을 형성하는 데 이용될 수 있다. 비휘발성 저항성 메모리 셀의 패턴화된 제 1 부분(예를 들어, 335, 435, 635, 735)은 패턴화된 제 1 부분의 측벽(예를 들어, 344, 453, 661, 761) 주위의 스페이서 재료를 형성함으로써 패시베이팅될 수 있다. 명확하게 언급하지 않으면, 여기에 설명된 방법의 예는 특정 순서 또는 시퀀스로 한정되지 않는다. 또한, 설명된 방법의 예, 또는 그 요소 중 일부는 동시에, 또는 실질적으로 동일한 시점에서 발생되거나 수행될 수 있다.
다양한 예에서, 측벽(예를 들어, 344, 453, 661, 761) 주위에 스페이서 재료를 형성하는 것은 패턴화된 제 1 부분(예를 들어, 335, 435, 635, 735)의 적어도 하나의 멤리스티브 재료(예를 들어, 337, 451, 637, 737) 또는 하드 마스크 재료의 나머지 부분(예를 들어, 341, 441, 643, 743)의 상위의 것의 높이까지 제 1 전극(예를 들어, 334, 434, 634, 734)으로부터 수직 연장하는 멤리스티브 재료(예를 들어, 344, 453)를 형성하는 것을 포함한다. 즉, 특정 애플리케이션에 대해 선택된 것으로서 측벽(예를 들어, 344, 453, 661, 761) 주위의 스페이서 재료는 제 1 전극으로부터 상위 멤리스티브 재료(예를 들어, 서브-산화물 또는 스위칭 요소)의 탑까지 또는 하드 마스크 재료의 나머지 부분의 탑까지 연장할 수 있다. 다양한 예에서, 수직 연장하는 멤리스티브 재료(예를 들어, 344, 453)를 형성하는 것은 패턴화된 제 1 부분(예를 들어, 335, 435, 635, 735)의 적어도 하나의 멤리스티브 재료(예를 들어, 337, 437, 451, 637, 737)의 최소의 저항보다 덜 저항적이지 않은 멤리스티브 재료를 형성하는 것을 포함한다.
다양한 예에서, 트렌치(예를 들어, 346, 446, 662, 665, 762)는 적어도 하나의 멤리스티브 재료(예를 들어, 637, 737) 또는 하드 마스크 재료(예를 들어, 341, 441)의 나머지 부분의 상위의 것의 표면의 적어도 일부를 노출시키기 위해 ILD 재료(예를 들어, 347, 447, 647, 737)에 형성될 수 있으며, 다양한 예에서, 비휘발성 저항성 메모리 셀의 제 2 부분은 제 1 공동(예를 들어, 564)을 형성하기 위해 트렌치의 노출된 표면 및 측벽을 덮도록 스위칭 요소(예를 들어, 663, 771)로서 형성될 수 있다. 다양한 예에서, 제 2 전극의 적어도 일부는 제 1 공동(예를 들어, 564) 내의 비아로서 형성될 수 있다. 제 2 전극의 적어도 일부(예를 들어, 773)는 다양한 예에서 제 2 공동(예를 들어, 568)을 형성하기 위해 제 1 공동의 표면을 덮도록 형성될 수 있다.
본 발명의 예는 비휘발성 저항성 메모리 셀(예를 들어, 멤리스터) 장치 및 시스템을 제조 및/또는 동작시키는 것을 촉진하는 실행가능 명령 및/또는 로직을 포함하는 비휘발성 저항성 메모리 셀(예를 들어, 멤리스터) 장치, 시스템 및 방법을 포함할 수 있다. 프로세싱 리소스는 여기에 설명된 바와 같이, 형식, 액션 기능 등을 실행하기 위해 메모리에 저장된 데이터에 액세스가능한 하나 이상의 프로세서를 포함할 수 있다. 여기에서 사용되는 "로직"은 여기에서 설명되는 형식, 액션, 기능 등을 실행하는 대안적이거나 추가적인 프로세싱 리소스이며, 프로세서에 의해 실행가능하고 메모리에 저장된 컴퓨터 실행가능 명령(예를 들어, 소프트웨어, 펌웨어 등)과는 반대인 하드웨어(예를 들어, 다양한 형태의 트랜지스터 로직, ASIC(application specific integrated circuit) 등)를 포함한다.
여기에 제시된 설명은 한정적인 방식이 아니라 예시적인 방식으로 이루어졌다는 것이 이해되어야 한다. 비휘발성 저항성 메모리 셀(예를 들어, 멤리스터) 장치, 시스템, 방법, 컴퓨팅 디바이스 및 명령에 대한 특정예가 여기에 예시되고 설명되었지만, 다른 동등한 컴포넌트 배치, 명령 및/또는 디바이스 로직이 본 발명의 사상 및 범위를 벗어나지 않고도 여기에 제시된 특정 예에 대해 치환될 수 있다.
Claims (15)
- 비휘발성 저항성 메모리 셀로서,
제 1 전극 상의 수직 연장 구조로서 형성된, 비휘발성 저항성 메모리 셀의 제 1 부분 ― 상기 제 1 부분은 상기 수직 연장 구조의 폭에 걸쳐 적어도 하나의 멤리스티브 재료를 포함함 ― 과,
상기 제 1 부분의 적어도 일 측벽 상의 수직 연장하는 멤리스티브 재료 구조로서 형성된, 상기 비휘발성 저항성 메모리 셀의 제 2 부분을 포함하는
비휘발성 저항성 메모리 셀.
- 제 1 항에 있어서,
상기 멤리스티브 재료는 적어도 하나의 전이 금속 산화물로부터 형성되는
비휘발성 저항성 메모리 셀.
- 제 1 항에 있어서,
상기 제 1 부분은 제 1 멤리스티브 재료를 포함하고 상기 제 2 부분은 스위칭 요소로서 제 2 멤리스티브 재료를 포함하고, 상기 제 2 멤리스티브 재료는 상기 제 1 멤리스티브 재료보다 더욱 저항적인
비휘발성 저항성 메모리 셀.
- 제 3 항에 있어서,
상기 제 1 멤리스티브 재료와 제 2 전극 사이에 절연체를 포함하는
비휘발성 저항성 메모리 셀.
- 제 1 항에 있어서,
상기 제 1 부분은 제 1 멤리스티브 재료 및 제 2 멤리스티브 재료를 포함하고, 상기 제 2 멤리스티브 재료는 스위칭 요소이고 상기 제 1 멤리스티브 재료보다 더욱 저항적이고, 상기 제 2 부분은 상기 제 2 멤리스티브 재료보다 덜 저항적이지 않은 제 3 멤리스티브 재료를 포함하는
비휘발성 저항성 메모리 셀.
- 비휘발성 저항성 메모리 셀로서,
제 1 전극 상의 제 1 수직 연장하는 멤리스티브 재료 구조로서 형성된 비휘발성 저항성 메모리 셀의 제 1 부분과,
상기 제 1 수직 연장하는 멤리스티브 재료 구조의 노출된 상위 표면과 접촉하기 위해 제 2 수직 연장하는 멤리스티브 재료 구조로서 트렌치의 적어도 일 측벽 상에 형성된 비휘발성 저항성 메모리 셀의 제 2 부분을 포함하고,
제 2 멤리스티브 재료는 스위칭 요소인
비휘발성 저항성 메모리 셀.
- 제 6 항에 있어서,
상기 제 2 부분은 제 1 공동을 형성하기 위해, 상기 제 1 수직 연장하는 멤리스티브 재료 구조의 노출된 상위 표면과 상기 트렌치의 측벽을 덮는
비휘발성 저항성 메모리 셀.
- 제 7 항에 있어서,
상기 제 1 공동 내의 비아(via)로서 형성된 제 2 전극을 포함하는
비휘발성 저항성 메모리 셀.
- 제 7 항에 있어서,
제 2 공동을 형성하기 위해 상기 제 1 공동의 표면을 덮는 제 2 전극을 포함하는
비휘발성 저항성 메모리 셀.
- 비휘발성 저항성 메모리 셀을 형성하는 방법으로서,
제 1 전극 상의 수직 연장 구조로서 상기 비휘발성 저항성 메모리 셀의 제 1 부분의 전구체를 형성하는 단계 ― 상기 제 1 부분은 상기 수직 연장 구조의 폭에 걸쳐 적어도 하나의 멤리스티브 재료와 상기 적어도 하나의 멤리스티브 재료 위의 하드 마스크 재료를 포함함 ― 와,
상기 비휘발성 저항성 메모리 셀의 패턴화된 제 1 부분을 형성하기 위해 상기 비휘발성 저항성 메모리 셀의 상기 제 1 부분의 전구체를 에칭하는 단계와,
상기 패턴화된 제 1 부분의 측벽 주위에 스페이서 재료를 형성함으로써 상기 비휘발성 저항성 메모리 셀의 상기 패턴화된 제 1 부분을 패시베이팅하는 단계를 포함하는
비휘발성 저항성 메모리 셀의 형성 방법.
- 제 10 항에 있어서,
상기 측벽 주위에 상기 스페이서 재료를 형성하는 것은 상기 제 1 전극으로부터 상기 적어도 하나의 멤리스티브 재료 또는 상기 패턴화된 제 1 부분의 하드 마스크 재료의 남아있는 부분의 상위의 것의 높이까지 수직 연장하는 멤리스티브 재료를 형성하는 것을 포함하는
비휘발성 저항성 메모리 셀의 형성 방법.
- 제 11 항에 있어서,
수직 연장하는 상기 멤리스티브 재료를 형성하는 것은 상기 패턴화된 제 1 부분의 적어도 하나의 멤리스티브 재료의 최소 저항보다 덜 저항적이지 않은 멤리스티브 재료를 형성하는 것을 포함하는
비휘발성 저항성 메모리 셀의 형성 방법.
- 제 11 항에 있어서,
상기 적어도 하나의 멤리스티브 재료 또는 상기 하드 마스크 재료의 남아있는 부분의 상위의 것의 표면의 적어도 일부를 노출시키기 위해 중간층 유전 재료에 트렌치를 형성하는 단계와, 제 1 공동을 형성하기 위해 상기 트렌치의 노출된 표면 및 측벽을 덮도록 스위칭 요소로서 상기 비휘발성 저항성 메모리 셀의 제 2 부분을 형성하는 단계를 포함하는
비휘발성 저항성 메모리 셀의 형성 방법.
- 제 13 항에 있어서,
상기 제 1 공동 내의 비아로서 제 2 전극을 형성하는 단계를 포함하는
비휘발성 저항성 메모리 셀의 형성 방법.
- 제 13 항에 있어서,
제 2 공동을 형성하기 위해 상기 제 1 공동의 표면을 덮는 제 2 전극을 형성하는 단계를 포함하는
비휘발성 저항성 메모리 셀의 형성 방법.
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