JP2007513494A5 - - Google Patents

Description

本発明のさらに別の特に好ましい別の実施形態は、結晶核形成領域がメモリ材料層に直接隣接するという点にある。この理由は、スイッチングゾーン内の切換動作の間、アモルファス材料の結晶化がアモルファス化と比較して低速で進行するためであることが明らかになっている。これは最大２００ｎｓ続く。結晶化については、最初に結晶核が形成された後、この結晶核はスイッチングゾーンが大部分結晶化されるまで成長する。メモリ材料層に直接隣接し、好ましくはスイッチングゾーンに直接隣接する結晶核形成ゾーンは、いずれにせよ結晶核形成時間を短縮し、本発明の別の実施形態においては、いかなる場合にも２０ｎｓまで切換時間を短縮する。

好ましくは、結晶核形成ゾーンは層の形状で設計される。結晶核形成材料は窒化物系材料である。好ましくは、結晶核形成ゾーンは、メモリ材料層の蒸着、すなわち、例えばカルコゲニド層の蒸着中に、処理表面をＮ_２処理環境に短時間露出することにより処理される。水平方向に沿って延びる結晶核形成ゾーンは、ここで提示される相変化メモリの水平方向概念において特に有利に実現できる。これに反して、これは垂直方向構造においては不可能である。この理由は、窒化物層は電気的に絶縁特性を有し、いかなる場合でも、垂直の電流伝導を阻止するためである。

有利には、提案された相変化メモリにおいては、第１および第２電気接点ならびにメモリ材料層は基板に施されるＭＥＳＡ構造の一部を形成しており、メモリ材料層は熱遮蔽層によりヒートシンクから絶縁される。詳細には窒化物系の結晶核形成層は、有利には、メモリ材料層と断熱層との間に配置される。断熱層は、有利には、ＺｎＳ：ＳｉＯ２系の層である。相変化材料は、有利には、カルコゲニド材料、例えばＧｅＳｂＴｅ系の材料である。ヒートシンクは、基板材料、詳細にはＳｉ基板により形成される。この場合、ヒートシンクは相変化メモリの下方に配置される。金属層はさらに、ヒートシンクとしても利用でき、前記金属層は相変化メモリの上方または下方に配置される。

特に、相変化材料内の結晶相３とアモルファス相５との間の相変化は、電流信号からの電流供給を切り換える（有利にはパルス状）ことによる、連係した加熱および冷却により実現される。アモルファス化１１に関しては、相変化材料が最初に溶解される。溶解物の急速な冷却により、溶解物はアモルファス状態５で凝固する。アモルファス化１１に関する１つの条件は、溶解温度から溶解温度の一般に約２／３であるガラス温度への冷却速度が、その温度範囲における結晶核形成および成長速度よりも速い。ガラス温度から常温への冷却速度は、アモルファス化１１においてはどのような役割も果たさない。臨界冷却速度の標準的な値は１０^９〜１０^１０Ｋ／秒の間である。アモルファス状態５はメタ安定状態ではあるが、安定期間は常温室温で１０年を超える。これは、長期間の保存に対しても、安定期間が問題ないことを表している。

アモルファス材料５の結晶化状態３への結晶化１３は、最高温度が溶解温度以下に維持された状態で、ガラス温度以上に加熱することによりなされる。この温度範囲においては、結晶核形成および成長速度が最大である。図３および４を参照して説明される実施形態における本発明の概念では、結晶核形成ゾーンは有利には、メモリ材料層に直接隣接するように配置される。この理由は、この方法によって、結晶核形成時間は短縮され、結晶化中の切換時間は２０ｎｓまで短縮できるのに対して、他の方法では、約２００ｎｓの切換時間を要する。

図３は、提案される相変化メモリ４１の第１の好ましい実施形態を示している。図３（ａ）は相変化メモリ４１の垂直方向４３に沿った実施形態の構造を断面で示している。図３（ｂ）は相変化メモリ４１の水平方向４５に沿った実施形態の構造を示している。本発明の場合において、第１電気接点４７はメモリ材料層４９の下側に置かれ、第２電気接点５１はメモリ材料層４９の上側に置かれている。相変化メモリ４１のこの実施形態では、電気接点４７、５１は金属である。相変化メモリ４１の活性ゾーンは、シリコン酸化物（ＳｉＯ２）膜５３で保護されている。この実施形態におけるメモリ材料層４９はＧｅＳｂＴｅベースの相変化材料から成る。この相変化材料の下方に置かれる窒化物層５５は結晶の結晶核形成を支援し、スイッチングゾーンの高速で再現性に優れた切換を可能にする。次に、窒化物層５５の下方に置かれたＺｎＳ：ＳｉＯ２層５７は、シリコンのヒートシンク５９に対する調整可能な熱遮蔽層および電気絶縁層としての機能を果たし、この実施形態においてはｐ−Ｓｉ基板により形成される。スイッチングゾーン６１は第１電気接点４７と第２電気接点５１との間の相変化メモリ４１の水平方向４５に沿って配置され、スイッチングゾーン６１を通る電流信号の電流伝導６３は水平方向４５に沿って発生する。詳細には、この実施形態では、スイッチングゾーン６１は、メモリ材料層４９内の第１電気接点４７と第２電気接点５１との間の狭部６５に置かれる。狭部６５のサイズ６７は第１電気接点４７または第２電気接点５１の位置におけるメモリ材料層４９のサイズ６９よりも小さい。狭部６５はこの実施形態の例においては水平方向に形成される。

Claims (1)

1. 請求項１〜８のいずれかにおいて、
   結晶核形成ゾーン（５５）が前記メモリ材料層（４９）に直接接触している、相変化メモリ（４１、７１）。