KR20080005886A - 상이한 상 변화 물질들을 갖는 저 전력 상 변화 메모리 셀 - Google Patents

상이한 상 변화 물질들을 갖는 저 전력 상 변화 메모리 셀 Download PDF

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토마스 하프
얀 보리스 필립
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키몬다 노스 아메리카 코포레이션
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Abstract

메모리 셀은 제 1 전극 및 대향하는 제 2 전극, 및 상기 제 1 및 제 2 전극들 사이의 메모리 스택을 포함한다. 상기 메모리 스택은 상기 제 1 전극과 접촉하는 열 격리 물질의 제 1 층, 상기 제 2 전극과 접촉하는 열 격리 물질의 제 2 층, 및 상기 열 격리 물질의 제 1 층과 상기 열 격리 물질의 제 2 층 간의 상 변화 물질을 포함한다. 이와 관련하여, 상기 상 변화 물질은 상기 열 격리 물질의 제 1 층 및 상기 열 격리 물질의 제 2 층 중 어느 층의 폭보다 좁은 활성 영역 폭을 정의한다.

Description

상이한 상 변화 물질들을 갖는 저 전력 상 변화 메모리 셀{LOW POWER PHASE CHANGE MEMORY CELL HAVING DIFFERENT PHASE CHANGE MATERIALS}
본 발명은 상이한 상 변화 물질들을 갖는 저 전력 상 변화 메모리 셀 및 상기 메모리 셀을 제조하는 방법에 관한 것이다.
반도체 메모리들은 전자 디바이스들에 메모리 저장을 제공하며, 전자 제품 산업에서 각광을 받고 있다. 일반적으로, 다수의 반도체 칩들은 통상적으로 실리콘 웨이퍼 상에 제조(또는 생성)된다. 반도체 칩들은 전자 디바이스들에서 메모리로서의 후속 사용을 위해 웨이퍼로부터 개별적으로 분리된다. 이에 대해, 반도체 칩들은 흔히 0 및 1의 로직 값(logic value)들에 의해 특성화되는 검색가능한 데이터(retrievable data)를 저장하도록 구성된 메모리 셀들의 어레이를 포함한다.
상 변화 메모리들의 한 부류는 저항성 메모리들이다. 상기 메모리들은 데이터를 저장하며 유용한 메모리의 셀 상태들을 정의하기 위해 스위칭가능한 저항기의 2 이상의 상이한 저항값들을 사용한다. 저항성 메모리의 한가지 특정한 타입은 상 변화 메모리이다. 상 변화 메모리 셀의 한가지 공지된 구조에서, 메모리 셀은 전극과 상 변화 메모리 물질의 교차점에 형성된다. 전극을 통해 적절한 값의 에너지를 전달하는 것은 상 변화 메모리 셀을 가열함에 따라, 그 원자 구조의 상/상태 변화에 영향을 주게 된다. 상 변화 메모리 셀은, 예를 들어 로직 상태들 0 및 1 사이에서 선택적으로 스위칭 될 수 있으며, 및/또는 다수의 로직 상태들 사이에서 선택적으로 스위칭될 수 있다.
상술된 상 변화 메모리 특성을 나타내는 물질들은 칼코게나이드(chalcogenide) 또는 칼코겐 물질들이라고 칭해지는 주기율표 Ⅵ 족 원소들(예컨대, 텔레늄 및 셀레늄) 및 그들의 합금을 포함한다. 또한, 다른 비-칼코게나이드 물질들도 상 변화 메모리 특성을 나타낸다.
상 변화 메모리 셀의 일 형태의 원자 구조는 비정질 상태와 1 이상의 결정질 상태들 사이에서 스위칭될 수 있다. 비정질 상태는 결정질 상태(들)보다 더 큰 전기 저항을 가지며, 통상적으로는 단지 짧은 범위의 배위(coordination)만을 갖는 무질서한(disordered) 원자 구조를 포함한다. 이와 대조적으로, 결정질 상태들은 각각 매우 질서있는 원자 구조를 가지며, 전기 저항이 더 낮다(전기 전도도가 더 높다).
상 변화 물질의 원자 구조는 결정질 온도로(또는 약간 높게) 유지되는 경우에 더 질서있게 된다(결정질). 상기 물질의 후속한 느린 냉각은 원자 구조의 안정한 방위를 유도하여 매우 질서있는(결정화) 상태가 되게 한다. 예를 들어, 칼코게나이드 물질에서 비정질 상태로 다시 스위칭하거나 재설정하기 위하여, 일반적으로 국부적인 온도가 용융 온도(약 600 ℃) 이상으로 상승됨에 따라, 매우 무작위적인 원자 구조를 달성한 후, 신속히 냉각되어, 원자 구조를 "고정(lock)"시킴에 따라 비정질 상태가 된다.
메모리 셀(들)에서 온도-유도된 설정/재설정 변화들은 각각의 셀 내에 국부적으로 상승된 온도들 또는 핫 스폿(hot spot)들을 생성한다. 메모리 셀들 내의 핫 스폿들은 메모리 셀의 메모리 상태를 재설정하며 있어서 전류(및 이에 따라 전력)의 증가를 요구한다. 일반적으로, 메모리 셀들의 메모리 상태들을 변화시키는데 요구되는 전력을 감소시켜, 더 작은 선택 디바이스들의 사용을 가능하게 함에 따라, 메모리 디바이스들의 전체 크기를 감소시키는 것이 바람직하다.
이러한 이유 및 다른 이유들로, 본 발명에 대한 필요성이 존재한다.
본 발명의 일 실시형태는 제 1 전극 및 대향하는 제 2 전극, 및 상기 제 1 및 제 2 전극들 사이의 메모리 스택(memory stack)을 포함하는 메모리 셀을 제공한다. 상기 메모리 스택은 상기 제 1 전극과 접촉하는 열 격리 물질(thermal isolation material)의 제 1 층, 상기 제 2 전극과 접촉하는 열 격리 물질의 제 2 층, 및 상기 열 격리 물질의 제 1 층과 상기 열 격리 물질의 제 2 층 간의 상 변화 물질을 포함한다. 이와 관련하여, 상기 상 변화 물질은 상기 열 격리 물질의 제 1 층 및 상기 열 격리 물질의 제 2 층 중 어느 층의 폭보다 좁은 활성 영역 폭을 정의한다.
도 1은 본 발명의 일 실시예에 따른 메모리 디바이스(100)의 개략적 블록도를 예시한다. 메모리 디바이스(100)는 기록 펄스 발생기(102), 분배 회로(104), 메모리 셀들(106a, 106b, 106c 및 106d) 및 감지 회로(108)를 포함한다. 일 실시예에서, 메모리 셀들(106a 내지 106d)은 메모리에 데이터를 저장하는 셀 내의 메모리 물질의 비정질 대 결정질 상 전이(phase transition)를 유익하게 채택하는 상 변화 메모리 셀들이다. 기록 펄스 발생기(102)는 신호 경로(110)를 통해 분배 회로(104)에 전기적으로 커플링된다. 분배 회로(104)는 신호 경로들(112a 내지 112d)을 통해 메모리 셀들(106a 내지 106d)에 각각 전기적으로 커플링되며, 신호 경로(114)를 통해 감지 회로(108)에 전기적으로 커플링된다. 기록 펄스 발생기(102)는 신호 경로(116)를 통해 감지 회로(108)에 전기적으로 커플링된다. 각각의 메모리 셀 들(106a 내지 106d)은 특정 저항 값과 연계된 메모리 상태로 프로그램될 수 있으며, 상기 저항 값은 적절한 전기적 기록 전략(write strategy)을 이용하여 제어된다.
본 명세서에서 사용되는 바와 같은 "전기적으로 커플링된"이라는 용어는 요소들이 서로 직접적으로 커플링되어야 한다는 것을 의미하는 것은 아니며, "전기적으로 커플링된" 요소들 사이에 개재 요소(intervening element)들이 제공될 수 있다.
일 실시예에서, 각각의 상 변화 메모리 셀(106a 내지 106d)은 데이터 저장 위치를 제공하는 상 변화 물질을 포함한다. 상 변화 메모리 셀의 활성 영역은 상 변화 물질이 1 개, 1.5 개, 2 개, 또는 수 개의 데이터 비트들을 저장하기 위해 결정질 상태와 비정질 상태 사이에서 전이되는 곳이다.
일 실시예에서, 기록 펄스 발생기(102)는 분배 회로(104)를 통해 메모리 셀들(106a 내지 106d)로 제어가능하게 지향되는 전류 또는 전압 펄스들을 발생시킨다. 일 실시예에서, 분배 회로(104)는 메모리 셀들에 전류 또는 전압 펄스들을 제어가능하게 지향시키는 복수의 트랜지스터들을 포함한다.
일 실시예에서, 메모리 셀들(106a 내지 106d)은 온도 변화의 영향 하에서 비정질 상태로부터 결정질 상태로 또는 결정질 상태로부터 비정질 상태로 변화될 수 있는 상 변화 물질을 포함한다. 이들 결정질 메모리 상태들은 메모리 디바이스(100)에 데이터를 저장하며 유용하다. 상기 메모리 상태(들)는 비트 값들, 예컨대 비트 값들 "0" 및 "1"로 할당될 수 있다. 메모리 셀들(106a 내지 106d)의 비트 상태들은 그들의 전기 저항률에 있어 상당히 상이하다. 비정질 상태에서는 상 변화 물질이 결정질 상태에서보다 훨씬 더 높은 저항률을 나타낸다. 이러한 방식으로, 감지 증폭기(108)는 특정 메모리 셀(106a 내지 106d)에 할당된 비트 값이 결정되도록 셀 저항을 판독한다.
메모리 디바이스(100) 내의 메모리 셀(106a 내지 106d) 중 하나를 프로그램하기 위하여, 기록 펄스 발생기(102)는 타겟 메모리 셀 내의 상 변화 물질을 가열시키는 전류 또는 전압 펄스를 발생시킨다. 일 실시예에서, 기록 펄스 발생기(102)는 분배 회로(104)로 공급되고 적절한 타겟 메모리 셀(106a 내지 106d)로 분배되는 적절한 전류 또는 전압 펄스를 발생시킨다. 전류 또는 전압 펄스 진폭 또는 지속기간은 메모리 셀이 설정되거나 재설정되는지에 따라 제어된다. 일반적으로, 메모리 셀의 "설정" 동작은 타겟 메모리 셀의 상 변화 물질을 그 결정화 온도 이상으로(하지만, 그 용융 온도 이하로) 가열하여, 결정화 상태를 충분히 오래 달성하는 것이다. 일반적으로, 메모리 셀의 "재설정" 동작은 타겟 메모리 셀의 상 변화 물질을 그 용융 온도 이상으로 가열한 다음, 상기 물질을 신속히 퀀칭(quench)/냉각하여, 비정질 상태를 달성하는 것이다.
본 발명의 실시형태들은, 예를 들어 에칭 속도의 변화를 갖는 상 변화 물질들의 다수 층들을 포함하는 메모리 셀 스택을 제공한다. 상기 스택 내의 각각의 층의 두께의 선택적인 제어는 상기 스택 내의 층들 간의 에칭 속도의 변화와 조합하여, 상기 스택의 부분들의 제어된 언더컷 에칭(undercut etching)에 의해 상기 스택의 형상, 크기 및 지오메트리의 정밀한 제어를 가능하게 한다. 상기 스택 내의 상이한 상 변화 물질들의 제어된 언더컷 에칭은 메모리 셀들의 메모리 상태들을 변화시키는데 있어서 낮은 전력을 유도하는, 상기 스택을 통하는 적절히 좁은 전류 경로를 갖는 메모리 셀들을 제공하며, 이는 더 작은 선택 디바이스들의 사용을 가능하게 함에 따라, 메모리 디바이스들의 전체 크기를 감소시킨다.
도 2 내지 도 11은 큰 메모리 변화 온도 구배(temperature gradient)들을 대향 전극들로부터 떨어져 위치시켜 개선된 메모리 셀 수명 및 내구성을 제공하는 활성 영역을 갖는 저 전력 메모리 셀의 다양한 실시예들을 예시한다. 일반적으로, 상 변화 물질의 스택은 상기 스택의 제 1 상 변화 물질 및 제 2 상 변화 물질 중 어느 물질의 폭보다 좁은 활성 영역 폭을 정의하는 대향 전극들 사이에 제공된다. 결과적인 상 변화 메모리 셀들은 메모리 셀들의 메모리 상태들을 변화시키는데 있어서 더 낮은 전력을 유도하며, 이는 더 작은 선택 디바이스들의 사용을 가능하게 함에 따라, 메모리 디바이스들의 전체 크기를 감소시킨다. 저 전력 상 변화 메모리 셀들은 일반적으로 메모리 요소 내의 상이한 상 변화 물질들의 제어된 언더컷 에칭에 의해 제조된 메모리 요소들을 포함한다.
도 2는 본 발명의 일 실시예에 따른 메모리 셀(106)의 단면도를 예시한다. 일 실시예에서, 메모리 셀(106)은 제 1 전극(120), 대향하는 제 2 전극(122), 및 상기 제 1 전극(120)과 제 2 전극(122) 사이에 연장된 상 변화 물질들의 스택(124)을 포함한다. 일 실시예에서는 제 1 전극(120)과 스택(124) 사이에 추가 도전 층(도시되지는 않지만, 예를 들어 도 12의 층(220)을 참조)이 제공된다. 일 실시예에서, 추가 도전 층과 스택(124) 사이에 형성된 계면은 인-시튜(in-situ) 계면이다.
일 실시예에서, 상 변화 물질들의 스택(124)은 제 1 전극(120)과 접촉하는 제 1 절연 층(126), 제 2 전극(122)과 접촉하는 제 2 절연 층(128), 및 상기 제 1 절연 층(126)과 제 2 절연 층(128) 사이의 상 변화 물질(130)을 포함하고, 상기 층들(126, 128)은 상 변화 물질을 포함할 수 있으며, 상 변화 물질(130)은 상기 층들(126, 128) 중 어느 층보다 더 높은 전기 저항률을 갖도록 선택된다. 일 실시예에서, 상기 층들(126, 128)은 상 변화 물질들을 포함하며, 상 변화 물질들의 스택(124)은 제 1 전극(120)과 접촉하는 제 1 상 변화 물질(126), 제 2 전극(122)과 접촉하는 제 2 상 변화 물질(128), 제 1 상 변화 물질(126)과 제 2 상 변화 물질(128) 사이의 제 3 상 변화 물질(130)을 포함한다. 또 다른 실시예에서, 스택(124)은 도 14에 가장 잘 예시된 바와 같이 상 변화 물질들의 연속한 구배를 포함한다.
격리 물질(132)은 제 2 전극(122) 및 상 변화 물질의 스택(124)을 둘러싼다. 일 실시예에서, 격리 물질(132)은 절연 유전체이며, 예를 들어 실리콘 이산화물(SiO2), 다공성 산화물 절연체(porous oxide insulator), 낮은-k 절연 물질, 또는 다른 적절한 절연 물질들을 포함한다.
일 실시예에서는, 예를 들어 분배 회로(104)(도 1 참조)로의 메모리 셀(106)의 전기적 연결성(connectivity)을 가능하게 하기 위해, 이후 메모리 셀(106)에 플러그 랜딩 패드(134)가 커플링된다. 일 실시예에서, 플러그 랜딩 패드(134)는 금속 패드이며, 티타늄 질화물(TiN), 텅스텐(W), 탄탈륨 질화물(TaN), 구리 패드, 또는 다른 적절한 전극 물질의 패드를 포함한다. 일 실시예에서, 도 2에 가장 잘 예시된 바와 같이, 메모리 셀(106)은 사전-처리된 웨이퍼(136)의 구성요소로서 제공된 전극 플러그(120) 위에 바로 제조된다. 일 실시예에서, 사전-처리된 웨이퍼(136)는 유전 필드(dielectric field: 138) 내에 배치된 전극 플러그(120)를 포함한다.
일 실시예에서, 상 변화 물질의 스택(124)은 제 1 상 변화 물질(126)의 폭(D1) 또는 제 2 상 변화 물질(128)의 폭(D2) 중 어느 폭보다 좁은 폭(D3)을 갖는 활성 영역(140)을 정의한다. 특히, 제 3 상 변화 물질(130)은 제 1 상 변화 물질(126)의 폭(D1) 또는 제 2 상 변화 물질(128)의 폭(D2) 중 어느 폭보다 좁은 활성 영역 폭(D3)을 정의한다.
활성 영역(140)은 메모리 셀(106)에, 감소된 전력/전류 소비를 제공한다. 활성 영역(140)은 폭들(D1, D2)보다 좁은 폭(D3)을 정의하므로, 셀(106) 내의 가장 큰 온도 구배는 활성 영역(140)에 발생할 것이다. 따라서, 활성 영역(140)은 셀(106) 내에 전극들(120, 122)로부터 떨어져 가장 큰 온도 구배의 이 영역을 위치시킴에 따라, 개선된 메모리 수명 및 내구성을 갖게 한다.
일 실시예에서, 폭(D3)은 폭(D1)보다 좁고, 폭(D1)은 폭(D2)보다 좁다. 또 다른 실시예에서, 폭(D3)은 폭(D2)보다 좁고, 폭(D2)은 폭(D1)보다 좁다. 일반적으로, 폭들(D1 및 D2)은 약 10 내지 100 nm 사이이고, 폭(D3)은 폭들(D1 및 D2)보다 좁으며, 여기서 폭(D3)은 약 5 내지 50 nm 사이다.
제 1 전극(120) 및 제 2 전극(122)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐(W), 또는 다른 적절한 전극 물질을 포함한다. 일 실시예에서, 전 극 플러그(120)는 TiN 플러그, 텅스텐 플러그, 구리 플러그, 또는 다른 적절한 전극 물질의 플러그이다. 일 실시예에서, 플러그들(120, 122)은 W 상에 위치된 TiN을 포함하는 스택과 같이 상이한 물질들의 스택을 포함한다.
일 실시예에서, 각각의 상 변화 물질들(126, 128 및 130)은 텔루리움 및/또는 셀레늄 및/또는 황 및 그들의 합금과 같이, 주기율표 VI 족으로부터 1 이상의 원소들을 갖는 칼코게나이드 합금을 포함한다. 일 실시예에서, 상기 상 변화 물질들(126, 128 및 130) 중 1 이상은 텔루리움 및/또는 셀레늄 및/또는 황 및 그들의 합금과 같이, 주기율표 VI 족으로부터 1 이상의 원소들을 갖는 칼코게나이드 합금을 포함한다. 또 다른 실시예에서, 1 이상의 상 변화 물질들(126, 128 및 130)은 칼코겐 없는 물질, 즉 텔루리움, 셀레늄, 또는 황, 또는 텔루리움, 셀레늄, 또는 황의 합금을 포함하지 않는 상 변화 물질이다. 상 변화 물질의 스택(124)에 적절한 물질은, 예를 들어 GeSbTe, SbTe, GeTe, AgInSbTe, GeSb, GaSb, InSb, GeGaInSb의 화합물을 포함한다.
다른 실시예들에서, 스택(124)은 Ge, Sb, Te, Ga, As, In, Se 및 S 중 1 이상의 원소를 포함한다. 또 다른 실시예들에서, 스택(124)은 상기-식별된(identified) 상 변화 물질들의 연속한 구배를 포함한다. 또한, 1 이상의 상 변화 물질들(126, 128 및 130)은 질소, 산소, 실리콘 또는 다른 적절한 물질들로 선택적으로 도핑될 수 있다.
상 변화 물질의 스택(124)은 제 1 상 변화 물질(126)과 제 2 상 변화 물질(128) 사이에 배치된 제 3 상 변화 물질(130)을 포함한다. 일반적으로, 도 8에 가장 잘 나타낸 바와 같이, 제 3 상 변화 물질(130)은 반응성 에칭 화학작용(reactive etch chemistry)에 대한 제 1 상 변화 물질(126) 또는 제 2 상 변화 물질(128) 중 어느 물질의 에칭 속도보다 큰 동일한 반응성 에칭 화학작용에 대한 에칭 속도를 정의한다.
예를 들어, 일 실시예에서 제 3 상 변화 물질(130)은 주어진 에천트(etchant)에 대해 약 5 nm/h 내지 약 30 nm/h 사이의 에칭 속도를 갖는다. 일 실시예에서, 주어진 에천트는 약 11의 염기성 pH를 갖고, 제 3 상 변화 물질(130)은 약 20 nm/h의 에칭 속도를 가지며, 제 1 상 변화 물질(126) 및 제 2 상 변화 물질(128)은 5 nm/h 미만의 에칭 속도를 갖는다. 결과적으로, 주어진 에천트에 의한 에칭 시, 제 3 상 변화 물질(130)은 제 1 상 변화 물질(126) 또는 제 2 상 변화 물질(128)보다 더 많이 에칭된다. 이러한 방식으로, 제 3 상 변화 물질(130)은 제 1 상 변화 물질(126)의 폭(D1) 또는 제 2 상 변화 물질(128)의 폭(D2)보다 좁은 폭(D3)으로 감소된다.
일 실시예에서, 제 1 상 변화 물질(126)은 제 2 상 변화 물질(128)과 상이하고, 제 2 상 변화 물질(128)은 제 3 상 변화 물질(130)과 상이하다. 또 다른 실시예에서, 제 1 상 변화 물질(126)은 실질적으로 제 2 상 변화 물질(128)과 동일하고, 제 3 상 변화 물질(130)은 제 1 상 변화 물질(126)과 상이하다.
일반적으로, 제 3 상 변화 물질(130)은 제 1 상 변화 물질(126)의 전기 저항률 및 제 2 상 변화 물질(128)의 전기 저항률보다 큰 전기 저항률을 갖는 것이 바람직하다.
일반적으로, 결정질 상 변화 물질들은 비정질 상 변화 물질들보다 큰 에칭 속도를 갖는다. 이와 관련하여, 다르게는 활성 영역(140)을 정의하는 제 3 상 변화 물질(130)은 제 1 상 변화 물질(126)의 결정화 온도 및 제 2 상 변화 물질(128)의 결정화 온도와 상이한 결정화 온도를 갖는 것이 바람직하다. 바람직하게, 제 3 상 변화 물질(130)은 제 1 상 변화 물질(126) 및 제 2 상 변화 물질(128)보다 낮은 결정화 온도를 가지며, 어닐링 공정 시 제 3 상 변화 물질(130)이 어닐링됨에 따라, 증가된 결정화 레벨을 정의한다. 이러한 방식으로, 어닐링될 때, 제 3 상 변화 물질(130)은 제 1 및 제 2 상 변화 물질들(126, 128)의 에칭 속도보다 큰 에칭 속도를 가질 것이다
도 3 내지 도 10은 큰 메모리 변화 온도 구배들을 대향 전극들로부터 떨어져 위치시켜 개선된 메모리 셀 수명 및 내구성을 제공하는 활성 영역을 갖는 저 전력 메모리 셀의 다양한 실시예들을 예시한다. 일반적으로, 예를 들어 에칭 속도의 변화를 갖는 상 변화 물질들의 다수 층들을 포함하는 상 변화 물질의 스택이 제공된다. 상기 스택 내의 각각의 층의 두께의 선택적인 제어는 상기 스택 내의 층들 간의 에칭 속도의 변화와 조합하여, 상기 스택의 부분들의 제어된 언더컷 에칭에 의해 상기 스택의 형상, 크기 및 지오메트리의 정밀한 제어를 가능하게 한다. 상기 스택 내의 상이한 상 변화 물질들의 제어된 언더컷 에칭은 상기 스택을 통하는 적절히 좁은 전류 경로를 가지며, 메모리 셀들의 메모리 상태들을 변화시키는데 있어서 낮은 전력을 유도하는 메모리 셀들을 제공하며, 이는 더 작은 선택 디바이스들의 사용을 가능하게 함에 따라, 메모리 디바이스들의 전체 크기를 감소시킨다.
도 3은 본 발명의 일 실시예에 따른 사전-처리된 웨이퍼(136) 상에 배치된 상 변화 물질들의 스택(144)의 단면도를 예시한다. 스택(144)은 제 1 전극(120)과 접촉하는 상 변화 물질의 제 1 층(126a), 상 변화 물질의 제 2 층(128a), 상 변화 물질의 제 1 층(126a)과 상 변화 물질의 제 2 층(128a) 사이에 연장된 상 변화 물질의 제 3 층(130a)을 포함한다.
또 다른 실시예에서, 상 변화 물질의 제 1 층(126a)은 CVD(chemical vapor deposition), ALD(atomic layer deposition), MOCVD(metal organic chemical vapor deposition), PVD(plasma vapor deposition), JVD(jet vapor deposition) 또는 다른 적절한 증착 기술들을 이용하여 증착된다.
일 실시예에서, 상 변화 물질의 제 3 층(130a)은 CVD, ALD, MOCVD, PVD, JVD 증착 기술 또는 다른 적절한 증착 기술들을 이용하여 상 변화 물질의 제 1 층(126a) 상에 증착된다.
일 실시예에서, 상 변화 물질의 제 2 층(128a)은 CVD, ALD, MOCVD, PVD, JVD 증착 기술 또는 다른 적절한 증착 기술들을 이용하여 상 변화 물질의 제 3 층(130a) 상에 증착된다.
도 4는 본 발명의 일 실시예에 따른 상 변화 물질의 스택(144) 상에 증착된 전극 층(122a)의 단면도를 예시한다. 일 실시예에서, 전극 층(122a)은 CVD, ALD, MOCVD, PVD, JVD 증착 기술 또는 다른 적절한 증착 기술들을 이용하여 상 변화 물질의 제 2 층(128a) 상에 증착된다.
도 5는 본 발명의 일 실시예에 따른 전극 층(122a) 상에 증착된 마스크 층(148)의 단면도를 예시한다. 일 실시예에서, 마스크 층(148)은 전극 층(122a) 상에 코팅된 포토레지스트/아크(arc) 조합이다. 포토레지스트/아크 조합은, 예를 들어 필러 건식 에칭(pillar dry etch) 후에 스트립(strip)되거나 풀백 에칭 후에 스트립된다.
또 다른 실시예에서, 마스크 층(148)은 전극 층(122a) 상에 증착된 하드마스크이고, 예를 들어 CVD, ALD, MOCVD, PVD 및/또는 JVD와 같은 적절한 증착 기술에 의해 증착된 실리콘 질화물을 포함한다. 일 실시예에서, 마스크 층(148)은 SiN 또는 SiON 또는 다른 적절한 정지 에칭 물질(stop etch material)들을 포함하는 정지 에칭 층이다. 이와 관련하여, 하드 마스크 층(148)은 이전의 스트립 공정들 없이 화학적 기계적 폴리싱/평탄화 공정과 같은 적절한 기계적 공정에서 제거되거나 평탄화될 수 있다. 일 실시예에서, 마스크 층(148)은 제 1 상 변화 물질(126) 및 제 2 상 변화 물질(128)(도 2) 중 하나 또는 둘 모두의 폭을 정의하도록 선택된다.
도 6은 본 발명의 일 실시예에 따른 상 변화 물질들(도 5)의 스택(144)의 건식 에칭 후의 단면도를 예시한다. 일 실시예에서, 전극 층(122a) 및 스택(144)의 건식 에칭(도 5)은 상 변화 물질들의 스택(124)을 갖는 필러를 정의하도록 초기화된다. 상 변화 물질들의 스택(124)은 그 각각이 마스크 층(148)의 폭에 의해 정의된 폭과 거의 같은 폭을 갖는 제 1, 제 2 및 제 3 상 변화 물질들(126, 128 및 130)을 포함한다.
일 실시예에서, 상 변화 물질들의 스택(124)은 1 이상의 상 변화 물질들(126, 128 및 130)을 선택적으로 결정화하도록 어닐링된다. 일 실시예에서, 제 3 상 변화 물질(130)은 제 1 상 변화 물질(126) 및 제 2 상 변화 물질(128)보다 낮은 결정화 온도를 갖도록 선택되며, 어닐링 후, 제 3 상 변화 물질(130)은 증가된 결정화 레벨을 갖는다. 제 3 상 변화 물질(130)의 결정화의 선택적인 증가는 제 3 상 변화 물질(130)이 반응성 에칭 화학작용에 대한 제 1 상 변화 물질(126) 및 제 2 상 변화 물질(128) 중 어느 물질의 에칭 속도보다 큰 동일한 반응성 에칭 화학작용에 대한 에칭 속도를 갖게 한다.
도 7은 본 발명의 일 실시예에 따른 언더컷 에칭 후의 스택(124)의 단면도를 예시한다. 일 실시예에서, 언더컷 에칭은 하드 마스크 층(148)(도 6)을 풀-백 에칭하고, 제 3 상 변화 물질(130)을 언더컷 에칭하는 습식 화학 풀-백 에칭이다. 일 실시예에서, 도 7에 예시된 언더컷 에칭은 증기 에칭 반응기(vapor etch reactor)에서 기상(gas phase)으로 완성되거나, 대안적으로 언더컷 에칭은 플라즈마 건식 에칭이다. 어느 것으로도, 제 3 상 변화 물질(130)은 에칭 화학작용에 대한 제 1 상 변화 물질(126) 또는 제 2 상 변화 물질(128) 중 어느 물질의 에칭 속도보다 큰, 채택된 동일한 에칭 화학작용에 대한 에칭 속도를 갖도록 선택된다. 이러한 방식으로, 언더컷 에칭이 완성된 후, 제 3 상 변화 물질(130)의 폭(D3)은 제 2 상 변화 물질(128)의 폭(D2)보다 좁다.
도 8은 본 발명의 일 실시예에 따른 메모리 셀(106)을 격리시키기 위해 스택(124) 주위에 증착된 격리 물질(132)의 단면도를 예시한다. 일 실시예에서, 격리 물질(132)은 낮은-k 격리 물질이다. 적절한 격리 물질들은 실리콘 이산화물, 실리콘 질화물, 다공성 질화물 또는 다른 적절한 산화물 격리 물질들을 포함한다. 일 실시예에서, 격리 물질(132)은 고밀도 플라즈마 화학 기상 증착(HDP CVD) 공정에 의해 증착된다. 일 실시예에서, 무선 주파수 바이어스된(biased) HDP CVD 공정은 스택(124)과 같은 높은 종횡비 형태(aspect feature)를 따라 실리콘 이산화물 격리 물질(132)을 증착하기 위해 채택된다.
도 9는 본 발명의 일 실시예에 따른 평탄화된 격리 층(132)을 포함하는 메모리 셀을 예시한다. 일 실시예에서, 격리 층(132)은 화학적 기계적 폴리싱(CMP) 공정으로 평탄화되나, 다른 적절한 평탄화 공정들이 허용될 수 있다. 일 실시예에서, CMP 공정은 상부 전극(122) 내에서 중지되며, 여기서 CMP 공정은 상부 전극 금속화(metallization)에 대한 선택성을 포함한다.
도 10은 본 발명의 일 실시예에 따른 메모리 셀(106) 상의 플러그 랜딩 패드(134)의 형성을 예시한다. 일 실시예에서, 플러그 랜딩 패드(134)는 리소그래피 및 에칭 공정에 의해 후속된, 예를 들어 티타늄 질화물(TiN)로 구성된 블랭킷(blanket) 금속 증착물이다. 일 실시예에서, 플러그 랜딩 패드(134)는 듀얼 다마신 공정(dual damascene process)을 이용하는 Al/Cu의 금속화를 포함한다. 또 다른 실시예에서, 플러그 랜딩 패드(134)는 플러그 형성 공정에서 증착된 텅스텐 패드이다.
도 2 내지 도 10은 메모리 셀(106)의 제조에 적합한 예시적인 실시예들을 도시한다. 메모리 셀(106)은 제 1 전극(120), 대향하는 제 2 전극(122), 및 제 1 전극(120)과 제 2 전극(122) 사이에 연장된 상 변화 물질의 스택(124)을 포함한다. 분배 회로(104)(도 1)로의 메모리 셀(106)의 전기적 연결성을 가능하게 하기 위해 플러그 랜딩 패드(134)가 제공된다. 제 3 상 변화 물질(130)의 폭(D3)은 스택(124)의 다른 층들보다 좁고, 활성 영역(140)(도 2)을 정의하며, 메모리 셀(106)은 큰 메모리 변화 온도 구배들을 전극들(120, 122)로부터 떨어져 위치시키는 저 전력 셀로서, 메모리 셀(106)에 개선된 수명과 내구성을 제공한다.
도 11은 큰 메모리 변화 온도 구배들을 대향 전극들로부터 떨어져 위치시켜 개선된 메모리 셀 수명 및 내구성을 제공하는 활성 영역을 갖는 저 전력 메모리 셀의 또 다른 실시예를 예시한다. 일반적으로, 상 변화 물질의 스택은 상기 스택의 제 1 상 변화 물질 및 제 2 상 변화 물질 중 어느 물질의 폭보다 좁은 활성 영역 폭을 정의하는 대향 전극들 사이에 제공된다.
도 11은 본 발명의 또 다른 실시예에 따른 메모리 셀(206)의 단면도를 예시한다. 일 실시예에서, 메모리 셀(206)은 사전-처리된 웨이퍼(136)에 제공된 플러그(120) 상에 제조되며, 플러그(120)와 접촉하는 전용 전극(220)을 포함한다.
메모리 셀(206)은 제 1 전극(220), 대향하는 제 2 전극(222), 및 제 1 전극(220)과 제 2 전극(222) 사이에 연장된 상 변화 물질들의 스택(224)을 포함한다. 일 실시예에서, 상 변화 물질들의 스택(224)은 제 1 전극(220)과 접촉하는 제 1 상 변화 물질(226), 제 2 전극(222)과 접촉하는 제 2 상 변화 물질(228), 및 상기 제 1 상 변화 물질(226)과 제 2 상 변화 물질(228) 사이의 제 3 상 변화 물질(230)을 포함한다. 또 다른 실시예에서, 스택(224)은 도 14에 가장 잘 예시된 바와 같이 상 변화 물질들의 연속한 구배를 포함한다.
격리 물질(232)은 전극들(220, 222) 및 상 변화 물질의 스택(224)을 둘러싼 다. 일 실시예에서, 격리 물질(232)은 절연 유전체이며, 예를 들어 실리콘 이산화물(SiO2), 다공성 산화물 절연체, 낮은-k 절연 물질, 또는 다른 적절한 절연 물질들을 포함한다. 일 실시예에서는, 예를 들어 분배 회로(104)(도 1)로의 메모리 셀(206)의 전기적 연결성을 가능하게 하기 위하여, 패드, 다른 상부 층들(도시되지 않음) 및 다른 하부 층들(도시되지 않음)이 메모리 셀(206)에 차례로 커플링된다.
일 실시예에서, 제 1 상 변화 물질(226)은 제 2 상 변화 물질(228)과 상이하고, 제 2 상 변화 물질(228)은 제 3 상 변화 물질(230)과 상이하다. 또 다른 실시예에서, 제 1 상 변화 물질(226)은 실질적으로 제 2 상 변화 물질(228)과 동일하고, 제 3 상 변화 물질(230)은 제 1 상 변화 물질(226)과 상이하다.
도 12 내지 도 14는 큰 메모리 변화 온도 구배들을 대향 전극들로부터 떨어져 위치시켜, 개선된 메모리 셀 수명 및 내구성을 제공하는 활성 영역을 갖는 저 전력 메모리 셀의 다른 실시예들을 예시한다. 일반적으로, 상 변화 물질의 스택은 상기 스택의 제 1 상 변화 물질 및 제 2 상 변화 물질 중 어느 물질의 폭보다 좁은 활성 영역 폭을 정의하는 대향 전극들 사이에 제공된다.
도 12는 본 발명의 또 다른 실시예에 따른 메모리 셀(306) 내의 상 변화 물질들의 스택(324)의 단면도를 예시한다. 메모리 셀(306)은 제 1 전극(320), 대향하는 제 2 전극(322), 및 제 1 전극(320)과 제 2 전극(322) 사이에 연장된 상 변화 물질들의 스택(324)을 포함한다.
일 실시예에서, 상 변화 물질들의 스택(324)은 제 1 전극(320)과 접촉하는 제 1 상 변화 물질(326), 제 2 전극(322)과 접촉하는 제 2 상 변화 물질(328), 및 상기 제 1 상 변화 물질(326)과 제 2 상 변화 물질(328) 사이의 제 3 상 변화 물질(330)을 포함한다. 격리 물질(332)은 전극들(320, 322) 및 상 변화 물질의 스택(324)을 둘러싼다.
일 실시예에서, 제 1 상 변화 물질(326)은 제 2 상 변화 물질(328)과 상이하고, 제 2 상 변화 물질(328)은 제 3 상 변화 물질(330)과 상이하나, 다른 적절한 조합들이 허용될 수 있다.
일 실시예에서, 도 12에 가장 잘 예시된 바와 같이, 제 1 상 변화 물질(326) 및 제 3 상 변화 물질(330)은 각각 반응성 에칭 화학작용에 대한 제 2 상 변화 물질(328)의 에칭 속도보다 큰 동일한 반응성 에칭 화학작용에 대한 에칭 속도를 정의한다. 그 결과, 풀-백 에칭 또는 습식 반응성 에칭 시, 제 1 상 변화 물질(326)의 폭(D1) 및 제 3 상 변화 물질(330)의 폭(D3)은 각각 제 2 상 변화 물질(328)의 폭(D2)보다 좁다. 제 3 상 변화 물질(330)의 폭(D3)이 스택(324) 내에서 가장 좁은 폭이기 때문에, 메모리 셀(306)의 메모리 상태를 변화시키는데 있어서 더 적은 전력이 소비되며, 큰 메모리 변화 온도 구배들이 대향 전극들(320, 322)로부터 떨어져 위치된다.
도 13은 본 발명의 또 다른 실시예에 따른 메모리 셀(406) 내의 상 변화 물질들의 스택(424)의 단면도를 예시한다. 메모리 셀(406)은 제 1 전극(420), 대향하는 제 2 전극(422), 및 제 1 전극(420)과 제 2 전극(422) 사이에 연장된 상 변화 물질들의 스택(424)을 포함한다.
일 실시예에서, 상 변화 물질들의 스택(424)은 제 1 전극(420)과 접촉하는 제 1 상 변화 물질(426), 제 2 전극(422)과 접촉하는 제 2 상 변화 물질(428), 및 상기 제 1 상 변화 물질(426)과 제 2 상 변화 물질(428) 사이의 제 3 상 변화 물질(430)을 포함한다. 격리 물질(432)은 전극들(420, 422) 및 상 변화 물질의 스택(424)을 둘러싼다.
일 실시예에서, 제 1 상 변화 물질(426)은 제 2 상 변화 물질(428)과 상이하고, 제 2 상 변화 물질(428)은 제 3 상 변화 물질(430)과 상이하나, 다른 적절한 조합들이 허용될 수 있다.
일 실시예에서, 제 1 상 변화 물질(426) 및 제 3 상 변화 물질(430)은 각각 반응성 에칭 화학작용에 대한 제 1 상 변화 물질(426)의 에칭 속도보다 큰 동일한 반응성 에칭 화학작용에 대한 에칭 속도를 정의한다. 그 결과, 풀-백 에칭 또는 습식 반응성 에칭 시, 제 2 상 변화 물질(428)의 폭(D2) 및 제 3 상 변화 물질(430)의 폭(D3)은 각각 제 1 상 변화 물질(426)의 폭(D1)보다 좁다. 제 3 상 변화 물질(430)의 폭(D3)이 스택(424) 내에서 가장 좁은 폭이기 때문에, 메모리 셀(406)의 메모리 상태를 변화시키는데 있어서 더 적은 전력이 소비되며, 큰 메모리 변화 온도 구배들이 대향 전극들(420, 422)로부터 떨어져 위치된다.
도 14는 본 발명의 일 실시예에 따른 메모리 셀(506) 내의 상 변화 물질들의 구배(524)의 단면도를 예시한다. 메모리 셀(506)은 제 1 전극(520), 대향하는 제 2 전극(522), 및 제 1 전극(520)과 제 2 전극(522) 사이에 연장된 상 변화 물질들의 스택(524)을 포함한다.
일 실시예에서, 상 변화 물질들의 스택(524)은 제 1 전극(520)과 접촉하는 제 1 상 변화 물질(526), 제 2 전극(522)과 접촉하는 제 2 상 변화 물질(528), 및 상기 제 1 상 변화 물질(526)과 제 2 상 변화 물질(528) 사이의 제 3 상 변화 물질(530)을 포함한다. 격리 물질(532)은 전극들(520, 522) 및 상 변화 물질의 스택(524)을 둘러싼다.
일 실시예에서, 상 변화 물질들의 스택(524)은 그 자체가 전기적 및 물질 특성들의 구배를 정의하는 상 변화 물질의 연속적인 필러를 정의한다. 특히, 스택(524)의 중심 부분은 제 3 상 변화 물질(530)을 포함하며, 제 3 상 변화 물질(530)은 반응성 에칭 화학작용에 대한 제 1 상 변화 물질(526) 및 제 2 상 변화 물질(528) 중 어느 물질의 에칭 속도보다 큰 동일한 반응성 에칭 화학작용에 대한 에칭 속도를 정의하도록 선택되고 증착되는 것이 바람직하다. 또 다른 실시예에서, 제 3 상 변화 물질(530)은 제 1 상 변화 물질(526) 및 제 2 상 변화 물질(528) 중 어느 물질의 전기 저항률보다 큰 전기 저항률을 나타내는 것이 바람직하다.
일 실시예에서, 제 1 상 변화 물질(526) 및 제 3 상 변화 물질(530)은 각각 반응성 에칭 화학작용에 대한 제 2 상 변화 물질(528)의 에칭 속도보다 큰 동일한 반응성 에칭 화학작용에 대한 에칭 속도를 정의한다. 그 결과, 풀-백 에칭 또는 습식 반응성 에칭 시, 제 1 상 변화 물질(526)의 폭(D1) 및 제 3 상 변화 물질(530)의 폭(D3)은 각각 제 2 상 변화 물질(528)의 폭(D2)보다 좁다. 제 3 상 변화 물질(530)의 폭(D3)이 스택(524) 내에서 가장 좁은 폭이기 때문에, 메모리 셀(506)의 메모리 상태를 변화시키는데 있어서 더 적은 전력이 소비되며, 큰 메모리 변화 온 도 구배들이 대향 전극들(520, 522)로부터 떨어져 위치된다.
큰 메모리 변화 온도 구배들을 대향 전극들로부터 떨어져 위치시켜, 개선된 메모리 셀 수명 및 내구성을 제공하는 활성 영역을 갖는 저 전력 메모리 셀에 관한 다양한 실시예들이 설명되었다. 일반적으로, 상 변화 물질의 스택은 상기 스택의 제 1 상 변화 물질 및 제 2 상 변화 물질 중 어느 물질의 폭보다 좁은 활성 영역 폭을 정의하는 대향 전극들 사이에 제공된다. 상 변화 물질의 스택을 포함하는 상 변화 메모리 셀들은 메모리 셀들의 메모리 상태들을 변화시키는데 있어서 더 낮은 전력을 유도하며, 이는 더 작은 선택 디바이스들의 사용을 가능하게 함에 따라, 메모리 디바이스들의 전체 크기를 감소시킨다. 저 전력 상 변화 메모리 셀들은 메모리 요소 내의 상이한 상 변화 물질들의 제어된 언더컷 에칭에 의해 제조된 메모리 요소들을 포함한다.
본 명세서에서는 특정 실시예들이 예시되고 서술되었으나, 당업자라면 본 발명의 범위를 벗어나지 않고 다양한 대안적인 및/또는 균등한 구현예들이 도시되고 설명된 상기 특정 실시예들을 대체할 수 있다는 것을 이해할 것이다. 본 출원서는 본 명세서에서 개시된 특정 실시예들의 여하한의 응용들 및 변형들을 포괄하도록 의도된다. 그러므로, 본 발명은 오직 청구항과 그 균등론에 의해서만 제한되어야 한다.
첨부한 도면들은 본 발명의 더 많은 이해를 제공하기 위해 포함되며 본 명세서의 일부분에 통합되고 그 일부분을 구성한다. 본 도면들은 본 발명의 실시예들을 예시하며, 도면설명과 함께 본 발명의 원리들을 설명하는 역할을 한다. 본 발명의 다른 실시예들 및 본 발명의 의도된 다수의 장점들은 다음의 상세한 설명을 참조함으로써 더 쉽게 이해될 것이다. 본 도면들의 요소들은 서로에 대해 축척대로 되어 있지는 않다. 동일한 참조 부호는 대응하는 유사한 부분을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 메모리 셀들을 포함하는 메모리 디바이스의 개략적 블록도;
도 2는 본 발명의 일 실시예에 따른 메모리 셀의 단면도;
도 3은 본 발명의 일 실시예에 따른 사전-처리된 웨이퍼 상에 배치된 상 변화 물질들의 스택의 단면도;
도 4는 본 발명의 일 실시예에 따른 상 변화 물질들의 스택 상에 증착된 전극 층의 단면도;
도 5는 본 발명의 일 실시예에 따른 메모리 셀의 전극 층 상에 증착된 마스크 및 레지스트의 단면도;
도 6은 본 발명의 일 실시예에 따른 건식 에칭 후의 상 변화 물질들의 스택의 단면도;
도 7은 본 발명의 일 실시예에 따른 습식 풀-백 에칭(pull-back etch) 후의 상 변화 물질들의 스택의 단면도;
도 8은 본 발명의 일 실시예에 따른 상 변화 물질들의 스택을 둘러싸는 격리 물질의 단면도;
도 9는 본 발명의 일 실시예에 따른 메모리 셀의 평탄화된 격리 물질을 예시하는 도면;
도 10은 본 발명의 일 실시예에 따른 플러그 랜딩 패드(plug landing pad) 및 상 변화 물질의 스택을 갖는 메모리 셀의 단면도;
도 11은 본 발명의 또 다른 실시예에 따른 메모리 셀의 단면도;
도 12는 본 발명의 또 다른 실시예에 따른 메모리 셀의 상 변화 물질들의 스택의 단면도;
도 13은 본 발명의 또 다른 실시예에 따른 메모리 셀 내의 상 변화 물질들의 스택의 단면도;
도 14는 본 발명의 일 실시예에 따른 메모리 셀 내의 상 변화 물질들의 구배의 단면도를 예시한다.

Claims (28)

  1. 메모리 셀에 있어서,
    제 1 전극 및 대향하는 제 2 전극; 및
    상기 제 1 전극과 접촉하는 열 격리 물질(thermal isolation material)의 제 1 층, 상기 제 2 전극과 접촉하는 열 격리 물질의 제 2 층, 및 상기 열 격리 물질의 제 1 층과 제 2 층 간의 상 변화 물질을 포함하는 메모리 스택(memory stack)을 포함하고,
    상기 상 변화 물질은 상기 열 격리 물질의 제 1 층 및 상기 열 격리 물질의 제 2 층 중 어느 층의 폭보다 좁은 활성 영역 폭을 정의하는 것을 특징으로 하는 메모리 셀.
  2. 제 1 항에 있어서,
    상기 상 변화 물질은 주어진 반응성 에칭 화학작용에서 상기 열 격리 물질의 제 1 및 제 2 층들 중 어느 층의 에칭 속도보다 큰 상기 주어진 반응성 에칭 화학작용에서의 에칭 속도를 정의하는 것을 특징으로 하는 메모리 셀.
  3. 제 1 항에 있어서,
    상기 활성 영역 폭은 5 내지 50 nm 사이인 것을 특징으로 하는 메모리 셀.
  4. 제 1 항에 있어서,
    상기 열 격리 물질의 제 1 층 및 상기 열 격리 물질의 제 2 층은 실질적으로 동일한 물질을 포함하는 것을 특징으로 하는 메모리 셀.
  5. 제 1 항에 있어서,
    상기 상 변화 물질은 상기 열 격리 물질의 제 1 층 및 상기 열 격리 물질의 제 2 층 중 어느 층의 전기 저항률보다 큰 전기 저항률을 정의하는 것을 특징으로 하는 메모리 셀.
  6. 메모리 셀에 있어서,
    제 1 전극 및 대향하는 제 2 전극; 및
    상기 제 1 및 제 2 전극들 사이에 연장된 상 변화 물질의 스택을 포함하고 상기 상 변화 물질의 스택은 상기 제 1 전극과 접촉하는 제 1 상 변화 물질, 상기 제 2 전극과 접촉하는 제 2 상 변화 물질, 상기 제 1 상 변화 물질과 상기 제 2 상 변화 물질 사이의 제 3 상 변화 물질을 포함하며;
    상기 제 3 상 변화 물질은 상기 제 1 상 변화 물질 및 상기 제 2 상 변화 물질 중 어느 물질의 폭보다 좁은 활성 영역 폭을 정의하는 것을 특징으로 하는 메모리 셀.
  7. 제 6 항에 있어서,
    상기 제 3 상 변화 물질은 주어진 반응성 에칭 화학작용에서 상기 제 1 및 제 2 상 변화 물질들 중 어느 물질의 에칭 속도보다 큰 상기 주어진 반응성 에칭 화학작용에서의 에칭 속도를 정의하는 것을 특징으로 하는 메모리 셀.
  8. 제 6 항에 있어서,
    상기 상 변화 물질의 스택은 2 이상의 상 변화 물질들의 구배(gradient)를 포함하고, 상기 구배는 물질 특성 및 전기적 특성 중 하나의 특성으로 상기 2 이상의 상 변화 물질들에 대한 변화를 포함하는 것을 특징으로 하는 메모리 셀.
  9. 제 6 항에 있어서,
    상기 활성 영역 폭은 약 5 내지 50 nm 사이인 것을 특징으로 하는 메모리 셀.
  10. 제 6 항에 있어서,
    상기 제 1 상 변화 물질 및 상기 제 2 상 변화 물질은 실질적으로 동일하며, 상기 제 3 상 변화 물질은 상기 제 1 및 제 2 상 변화 물질들과 상이한 것을 특징으로 하는 메모리 셀.
  11. 제 6 항에 있어서,
    상기 제 3 상 변화 물질은 상기 제 1 상 변화 물질 및 상기 제 2 상 변화 물 질 중 어느 물질의 전기 저항률보다 큰 전기 저항률을 정의하는 것을 특징으로 하는 메모리 셀.
  12. 제 6 항에 있어서,
    상기 제 3 상 변화 물질은 상기 제 1 및 제 2 상 변화 물질 중 어느 물질의 결정화 온도보다 상이한 결정화 온도를 갖는 것을 특징으로 하는 메모리 셀.
  13. 메모리 셀을 제조하는 방법에 있어서,
    상기 메모리 셀의 상부 및 하부 전극 사이에 상 변화 물질들의 스택을 증착하는 단계를 포함하고, 상기 스택은 상기 저부 전극과 접촉하는 제 1 상 변화 물질, 상기 상부 전극과 접촉하는 제 2 상 변화 물질, 및 상기 제 1 상 변화 물질과 상기 제 2 상 변화 물질 간의 제 3 상 변화 물질을 포함하며; 및
    상기 제 1 및 제 2 상 변화 물질들의 에칭된 폭보다 더 좁은 폭을 갖는 상기 제 3 상 변화 물질 내의 활성 영역을 정의하도록 상기 상 변화 물질들의 스택을 선택적으로 에칭하는 단계를 포함하는 것을 특징으로 하는 메모리 셀을 제조하는 방법.
  14. 제 13 항에 있어서,
    상기 제 3 상 변화 물질이 상기 제 1 및 제 2 상 변화 물질들 중 어느 물질의 결정화 레벨보다 높은 결정화 레벨을 정의하도록, 적어도 상기 제 3 상 변화 물 질을 선택적으로 결정화하는 단계를 더 포함하는 것을 특징으로 하는 메모리 셀을 제조하는 방법.
  15. 제 13 항에 있어서,
    상기 제 3 상 변화 물질은 화학 에천트에 대한 상기 제 1 및 제 2 상 변화 물질들 중 어느 물질들의 에칭 속도보다 큰 동일한 화학 에천트에서의 에칭 속도를 정의하는 것을 특징으로 하는 메모리 셀을 제조하는 방법.
  16. 제 13 항에 있어서,
    상기 제 1 상 변화 물질 및 상기 제 2 상 변화 물질은 실질적으로 동일하며, 상기 제 3 상 변화 물질은 상기 제 1 및 제 2 상 변화 물질들과 상이한 것을 특징으로 하는 메모리 셀을 제조하는 방법.
  17. 제 13 항에 있어서,
    상기 상 변화 물질들의 스택을 선택적으로 에칭하는 단계는 거의 동일한 시간 주기 동안에 상기 제 1, 제 2 및 제 3 상 변화 물질들을 각각 풀백 에칭(pull-back etching)하는 단계를 포함하는 것을 특징으로 하는 메모리 셀을 제조하는 방법.
  18. 메모리 셀을 제조하는 방법에 있어서,
    사전-처리된 웨이퍼의 플러그 상에 메모리 스택을 증착하는 단계를 포함하고, 상기 메모리 스택은 열 격리 물질의 제 1 및 제 2 층들, 상기 열 격리 물질의 제 1 및 제 2 층들 간의 상 변화 물질, 및 상기 열 격리 물질의 제 2 층과 접촉하는 상부 전극을 포함하며;
    상기 상부 전극을 마스크 층으로 코팅하는 단계;
    필러(pillar) 메모리 셀을 정의하기 위하여 상기 메모리 스택 및 상기 마스크 층을 통해 건식 에칭하는 단계; 및
    상기 상 변화 물질의 폭이 상기 열 격리 물질들의 제 1 및 제 2 층들 중 어느 층들의 폭보다 좁도록 상기 메모리 스택을 언더컷(undercut)하는 처리 수단을 제공하는 단계를 포함하는 것을 특징으로 하는 메모리 셀을 제조하는 방법.
  19. 제 18 항에 있어서,
    상기 메모리 스택을 언더컷하는 처리 수단은 습식 에칭, 가스 에칭, 풀백 에칭, 필러 건식 에칭 및 플라즈마 건식 에칭 중 하나를 포함하는 것을 특징으로 하는 메모리 셀을 제조하는 방법.
  20. 제 19 항에 있어서,
    상기 풀백 에칭은 습식 화학 에천트를 이용한 에칭을 포함하는 것을 특징으로 하는 메모리 셀을 제조하는 방법.
  21. 제 18 항에 있어서,
    상기 메모리 셀의 에칭된 부분들을 절연 물질로 채우는 단계를 더 포함하는 것을 특징으로 하는 메모리 셀을 제조하는 방법.
  22. 메모리 디바이스에 있어서,
    분배 회로;
    상기 분배 회로에 전기적으로 커플링된 기록 펄스 발생기;
    상기 분배 회로에 전기적으로 커플링되고, 신호 경로를 통해 상기 기록 펄스 발생기에 전기적으로 커플링된 감지 회로; 및
    상기 분배 회로에 전기적으로 커플링된 메모리 셀들의 어레이를 포함하고, 각각의 메모리 셀은:
    상기 제 1 전극과 접촉하는 열 격리 물질의 제 1 층, 상기 제 2 전극과 접촉하는 열 격리 물질의 제 2 층, 및 상기 열 격리 물질의 제 1 층과 제 2 층 간의 상 변화 물질을 포함하는 메모리 스택을 포함하고,
    상기 상 변화 물질은 상기 열 격리 물질의 제 1 층 및 상기 열 격리 물질의 제 2 층 중 어느 층의 폭보다 좁은 활성 영역 폭을 정의하는 것을 특징으로 하는 메모리 디바이스.
  23. 제 22 항에 있어서,
    상기 열 격리 물질의 제 1 층은 상 변화 물질인 것을 특징으로 하는 메모리 디바이스.
  24. 제 22 항에 있어서,
    상기 열 격리 물질의 제 2 층은 상 변화 물질인 것을 특징으로 하는 메모리 디바이스.
  25. 제 22 항에 있어서,
    상기 상 변화 물질은 주어진 반응성 에칭 화학작용에서 상기 열 격리 물질의 제 1 및 제 2 층들 중 어느 층의 에칭 속도보다 큰 상기 주어진 반응성 에칭 화학작용에서의 에칭 속도를 정의하는 것을 특징으로 하는 메모리 디바이스.
  26. 제 22 항에 있어서,
    상기 활성 영역 폭은 약 5 내지 50 nm 사이인 것을 특징으로 하는 메모리 디바이스.
  27. 제 22 항에 있어서,
    상기 열 격리 물질의 제 1 층 및 상기 열 격리 물질의 제 2 층은 실질적으로 동일한 물질을 포함하는 것을 특징으로 하는 메모리 디바이스.
  28. 제 22 항에 있어서,
    상기 상 변화 물질은 상기 열 격리 물질의 제 1 층 및 상기 열 격리 물질의 제 2 층 중 어느 층의 전기 저항률보다 큰 전기 저항률을 정의하는 것을 특징으로 하는 메모리 디바이스.
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