KR960000680B1 - 반도체 메모리 장치 - Google Patents

Abstract

내용 없음.

Description

반도체 메모리 장치

제1도는 본 발명의 제1의 실시예의 회로도.

제2도는 본 실시예의 한 동작 모드에서의 각부의 신호 파형도.

제3도는 본 실시예의 또한 동작 모드에서의 각부의 신호 파형도.

제4도는 본 실시예의 또한 다른 동작 모드에서의 각부의 신호 파형도.

제5도는 상술의 실시예의 일부의 변형 회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 비교 선택 회로 2 : 구동 회로

3 : 출력 회로

본 발명은 반도체 메모리 장치에 관한 것이며, 특히 통상의 메모리 어레이중의 결함 메모리 셀(이하, 결함 셀)을 동일 칩상에 형성한 예비 메모리 셀(이하, 예비 셀)로 치환할 수 있는 용장 메모리 장치에 관한 것이다.

반도체 메모리 장치의 고집적화, 대용량화는 진전되고 1메모리 칩당의 기억 용량은 거의 3년에 4배의 비율로 증대하고 있다. 4M 비트 다이나믹 랜덤 액세스 메모리(이하, DRAM)가 현재 이미 양산화되고 있으며 다시 16M 비트 DRAM이 시장에 나돌고 있다.

고집적화, 대용량화에 따라 메모리 셀 어레이 중에 결함 셀이 포함되는 확률도 증대한다. 그래서, 결함 셀을 예비 셀로 치환하는 수단을 메모리 칩상에 설치하고 이 치환 수단에 의해서 메모리 제조시의 수율 저하를 방지하는 수법이 64K 비트 DRAM 이래 일반적으로 이용되고 있다.

이 종류의 용장 메모리 장치는 행(row) 방향으로 서로 평행으로 배치된 다수의 워드선과, 열(Colum) 방향으로 서로 평행으로 배치된 다수의 비트선과, 이들 워드선 및 이들 비트선의 교점에 각각 배치된 다수의 메모리 셀을 포함하는 통상의 메모리 셀 어레이와, 입력 어드레스 코드에 응답하여 상기 워드선의 1개 및 상기 비트선의 1개를 각각 선택하는 행 디코더 및 열 디코더와, 상기 비트선에 각각 접속된 다수의 센스 앰프/비트 드라이버와, 상기 행 및 열 디코더 및 센스 앰프/비트 드라이버에 각각 접속된 어드레스 버퍼/레지스터 및 입출력 데이타 버퍼/레지스터와, 써넣기 제어 신호 ·칩 선택 신호 ·타이밍 신호에 응답해서 소요의 제어 펄스를 발생하는 제어 회로를 포함하는 통상의 메모리 장치의 구성 요소에 부가하여 상기 다수의 메모리 셀중 기능 불충분한 결함 셀을 그 결함 셀이 속하는 행 또는 열단위로 치환할 수 있도록 상기 통상의 메모리 셀 어레이에 인접해서 행 또는 열 방향에 배치된 다수의 예비 메모리 셀(이하, 예비 셀)로 이루어지는 예비 행 또는 예비 열(이하, 예비 행/열)과 상기 결함 셀의 어드레스를 저장함과 더불어 상기 입력 어드레스 코드 워드와 상기 저장된 결함 셀 어드레스와의 일치에 응답하여 상기 예비 행/열을 선택하는 비교 선택수단을 아울러 구비한다. 상기 결함 셀은 메모리 칩의 제조의 검사 공정으로 통상의 시험 장치에 의해서 자동적으로 검출되며 그 어드레스가 그 칩내부의 상기 비교 선택 수단에 자동적으로 저장된다.

비교 선택 수단은 비트 패러렐로 공급되는 상기 입력 어드레스 코드 워드를 각각 받는 게이트 전극과 접지 단위에 각각 접속된 소스 전극과 상기 결함 셀의 어드레스를 저장하는 바꿔쓰기 불가능한 ROM을 구성하는 복수의 퓨즈 소자를 각각 거쳐서 구동 펄스원에 접속된 드레인 전극을 포함하는 MOS 스위칭 트랜지스터 열을 구비한다. 구동 펄스원에 접속되는 상기 퓨즈 소자의 공통 접속측은 출력 회로를 거쳐서 상기 예비 행/열에 접속된다. 상기 ROM에 저장된 결함 셀의 어드레스가 입력 어드레스 코드 워드와 일치한 경우, 상기 MOS 스위칭 트랜지스터는 어느 것이나 다 비도통 상태로 되어서 상기 구동 펄스는 출력 회로를 거쳐서 그대로 예비 행/열에 공급되며 상기 예비 행/열을 활성화한다. 양자가 일치하고 있지 않는 경우, 이들 MOS 스위칭 트랜지스터중의 어느 1개를 통해서 상기 구동 펄스는 접지 전위로 되며 예비 행/열의 활성화는 행해지지 않는다.

상술한 바와같이, 비교 선택 수단에 의한 예비 행/열 활성화 펄스 출력의 발생은 상기 구동 펄스의 접지 전위점으로의 저하를 동반하며, 따라서 전력 소비를 수반한다. 게다가, 결함 행/열과의 치환을 요하지 않는 잉여 예비 행/열에도 상기 구동 펄스는 병렬적으로 공급되므로 그들 예비 행/열의 각각에 있어서 전력 소비가 발생하고 메모리 칩 전체로 보면 상당한 레벨의 전력 소비량이 된다. 전력 소비량의 증가는 메모리 칩의 온도 상승을 초래하고 고집적화를 곤난하게 한다.

따라서, 본 발명의 목적은 예비 행/열로의 절환의 여부를 결정하는 비교 선택 회로에 있어서의 소비 전력이 저감한 반도체 메모리 장치를 제공하는 것이다.

본 발명에 의한 용장 메모리 장치는 상기 통상의 메모리 셀 어레이와, 예비셀로 이루는 예비 행/열과, 상기 메모리 셀 어레이의 메모리 셀중 검사 공정에서 검출되는 결함 셀의 어드레스를 미리 저장함과 더불어 그 결함 셀의 어드레스와 입력 어드레스 코드와의 일치의 유무를 결정하고 상기 예비 행/열을 선택적으로 활성화할 수 있는 비교 선택 수단과, 이들 비교 선택 회로중 결함 셀의 어드레스의 저장을 요하지 않는 잉여의 비교 선택 회로로의 구동 펄스원으로부터의 출력을 선택적으로 차단하는 수단을 포함한다.

상기 선택적 차단 수단에 의한 본 발명의 용장 메모리 장치는 상기 잉여 비교 선택 회로에서의 전력 소비의 발생을 방지할 수 있으므로 메모리 칩 전체의 소비 전력을 저감할 수 있다.

본 발명의 상술된 목적, 특징 및 장점이 첨부한 도면을 참조로 상세하게 상술된 것이다.

제1도를 참조하면 이 도면에 도시된 본 발명의 제1의 실시예는 통상의 메모리 셀 어레이중 검사 공정에서 검출된 결함 셀의 어드레스를 바꿔쓰기 불가능한 형태로 저장할 수 있는 ROM을 구성하는 기억 소자(실시예에선 퓨즈 소자 F11, Fl2,‥·, Fn1, Fn2)와, 비트 패러렐의 어드레스 코드(A1, An)를 게이트 전극에 각각 받고 드레인 전극을 상기 기억 소자 F11, Fl2,‥·, Fn1, Fn2에 각각 접속하고 소스 전극을 접지 전위점에 공통으로 접속한 MOS 스위칭 트랜지스터 Q11, Q12,‥·, Qn1, Qn2를 포함하는 비교 선택 회로(1)와, 예비 행/열 치환 제어 신호 ΦP에 응답해서 온, 오프하는 트랜지스터 Q1과, 인에이블 금지용의 퓨즈소자 F1을 구비하고 구동 펄스를 비교 선택 회로(1)의 상기 기억 소자의 공통 접점에 공급하는 구동 펄스 공급 회로(2)와, 이 기억 소자 접속점에 직렬로 접속된 1쌍의 인버터 회로 Ⅳ1 및 Ⅳ2와, 이 인버터 회로 Ⅳ1의 출력에 게이트 전극을 동 회로의 입력에 드레인 전극을 Vss 전원에 소스 전극을 각각 접속한 트랜지스터 Q2를 포함하고 상기 비교 선택 회로(1)가 결함 셀 어드레스·입력 어드레스 코드간의 일치를 검출했을때 예비 행/열 활성화 펄스 Φred를 발생하는 출력 회로(3)을 구비한다.

검사 공정에서의 기억 소자 F11, F12,‥·, Fn1, Fn2로의 결함 셀의 어드레스의 저장은 대응 입력 어드레스 코드의 비트 ″1″에 응답해서 이들 소자를 용단하므로서 행한다. 예컨대, 결함 셀의 어드레스가 ″00···0″인 경우, 대응 입력 어드레스 코드의 진수 비트 A1, A2, ‥‥‥, An는 모두 ″0″, 보수 비트 A1b, A2b,‥‥‥, Anb는 모두 ″1″로 되므로 보수 비트 A1b, A2b, ‥‥‥, Anb에 대응하는 소자 F12, F22,‥‥‥ , Fn2를 용단한다. 이결과, 결함 셀의 어드레스와 일치하는 입력 어드레스 코드가 회로1에 공급되는 시점에선 비트 ″1″을 게이트 전극에 받아서 온 해야 할 트랜지스터(Q12, Q22,‥‥‥, Qn2)에 접속된 기억 소자(F12, F22,‥‥‥, Fn2)는 모두 용단되어 있으므로 회로(1)의 출력 노드 N1(소자 F11, F12, F21, F22,‥‥‥, Fn1, Fn2의 공통 접속점)은 구동 회로(2)로부터의 구동 전압이 그대로의 값을 유지한다. 입력 어드레스 코드가 결함 셀의 어드레스와 일치하지 않을 때는 트랜지스터 Q11, Q12, Q21, Q22,‥‥‥ , Qn1, Qn2중에 대응 기억 소자 F11, F12, F21, F22,‥‥‥, Fn1, Fn2의 용단을 받지 않으며 게다가 게이트 전극에 입력 어드레스 코드의 비트 ″1″을 받는 트랜지스터가 적어도 1개는 반드시 존재하므로 이들 트랜지스터 및 미용단 기억 소자에 의한 접지 전위점으로의 접속에 의해서 출력 노드 N1의 전위는 접지 전위로 저하하고 이것에 의해서 상술의 결함 셀 어드레스·입력 어드레스 코드 일치의 경우와 구별된다.

회로(1)의 출력 노드 N1의 전압은 출력 회로(3)의 인버터Ⅳ1 및Ⅳ2에 의해서 레벨 반전을 받아 결함 행/열 활성화 펄스 Φred로서 출력된다. 인버터Ⅳ1의 출력은 트랜지스터 Q2에 의해 입력측에 귀환되므로 구동 회로(2)로부터의 구동 펄스가 오프 상태로 된 후에도 결함 셀 어드레스·입력 어드레스 코드 일치의 유무의 판정 결과를 유지할 수 있다.

구동 펄스 공급 회로(2)는 게이트 전극에 예비 행/열 치환 제어 신호 ΦP의 공급을 받아 드레인 전극을 상기 회로(1)의 출력 노드 N1에 접속한 트랜지스터 Q1과 이 트랜지스터 Q1의 소스 전극과 Vss 전원 단자 사이에 삽입된 퓨즈 소자 F1을 구비한다.

상술의 비교 선택 회로(1), 구동 펄스 공급 회로(2) 및 출력 회로(3)의 조합은 예비 행/열과 1 대 1로 대응해서 메모리 칩 표면에 형성된다.

다음에 제2도를 참조로 해서 이 실시예의 동작에 대해서 서술한다. 이 실시예에 있어서 결함 셀의 어드레스는 상술같이 ″00‥‥0″이며, 따라서 기억 소자 F12, F22,‥‥‥, Fn2가 검사 공정에서 용단되어 있는 것으로 가정하고 있다.

예비 행/열 치환 제어 신호 ΦP가 액티브 레벨(저 레벨)로 되면 트랜지스터 Q1이 온된다. 이때 어드레스 코드(A1, A1b, A2, A2b,‥‥‥, An, Anb)가 결함 셀의 어드레스(00‥‥0)와 불일치이면 트랜지스터 Q11, Q12, Q21, Q22,‥‥‥, Qn1, Qn2와 각각 대응하는 기억 소자 F11, F12, F21, F22‥‥‥ Fn1, Fn2와의 직렬 회로의 적어도 1개가 출력 노드 N1과 접지 전위점간의 전류 경로를 형성하고 이 전류 경로를 통해서 접지 전위점으로 전류 I가 흐른다. 이때 출력 노드 N1의 전위는 트랜지스터 Q1 및 트랜지스터 Q11, Q12, Q21, Q22, ‥‥, Qn1, Qn2의 온 저항의 비로 정해지므로 이 전위를 인버터 Ⅳ1의 문턱 값 전압보다 낮게 설정해두면 예비 행/열 활성화 펄스 Φred는 인액티브 레벨(저 레벨)의 상태에 머무른다.

제어 신호 ΦP가 액티브 레벨로 되고 그 시점의 입력 어드레스 코드(A1, A1b, A2, A2b,‥‥‥, An, Anb)가 상기와 같이 저장된 어드레스(00‥‥0)에 일치하면 그 어드레스 코드에 의해서 온해야 할 트랜지스터(Q12, Q22, ‥‥, Qn2)와 직렬 접속되어 있는 기억 소자(F12, F22,‥‥‥, Fn2)는 모두 용단되어 있으므로 출력 노드 N1과 접지 전위점 간에는 전류 경로가 형성되지 않는다. 그결과, 출력 노드 N1의 전위는 전원 전위 Vss로 되며 이 전위에 응답해서 예비 행/열 활성화 신호 Φred는 액티브 레벨(고 레벨)로 된다.

다음에 결함 셀의 어드레스의 저장을 요하지 않는 잉여의 비교 선택 회로(1), 즉 기억 소자 F11, F12, F21, F22,‥‥‥, Fn1, Fn2의 용단이 이뤄지고 있지 않는 회로(1)의 동작을 제3도를 참조하여 설명한다. 이 경우, 입력 어드레스 코드의 각 비트의 진보수 조합에 의해서 트랜지스터 Q11, Q12, Q21, Q22,‥‥‥, Qn1, Qn2중의 반수는 온되므로 이들 트랜지스터와 기억 소자와의 직렬 회로에 의해서 출력 노드 N1과 접지 전위점 사이에 복수의 전류 경로가 형성된다. 그결과 Vss 전원 단자로부터 퓨즈 소자 F1, 트랜지스터 Q1 및 상술의 전류 경로를 통해서 접지 전위점으로 잔류 I가 흐르며 출력 노드 N1의 전위는 인버터 Ⅳ1의 문턱값 이하로 되며 따라서 출력 펄스 Φred는 늘 인액티브 레벨(저 레벨)에 머무른다.

상기 잉여의 비교 선택 회로(1)의 출력 펄스 Φred는 항상 저레벨이고 예비 행/열중의 어느 하나를 활성화하는 일이 없음에도 불구하고 Vss단자로부터 접지 전위점에 이르는 상술의 전류 I는 불가피적으로 발생하고 그만큼이 메모리 칩의 소비 전력을 증대시킨다.

그래서 본 발명의 실시예에 있어선 Vss단자와 트랜지스터 Q1의 소스 전극간에 퓨즈 소자 F1이 삽입되어 있다. 검사 공정에 있어서 결함 셀 모두의 어드레스를 저장한 다음의 잉여 비교 선택 회로(1)에 대해선 상술의 구동 회로(2)의 퓨즈 소자 F1을 검사 공정에서 자동적으로 용단한다. 이 퓨즈 소자 용단에 의해서 제4도에 도시하듯이 상기 전류 I의 발생은 없어지며 그 몫만큼 소비 전력을 절약할 수 있다.

상기 퓨즈 소자 F1는 트랜지스터 Q1의 소스 전극과 Vss단자 사이에 상술 같이 삽입하는 대신에 트랜지스터 Q1의 소스 전극을 Vss 단자에 직접 접속하고 소자 F1을 드레인 전극과 출력 노드 N1 사이에 삽입해도 지장이 없다.

본 발명의 상술의 실시예에 있어서의 구동 회로(2)의 변형(2a)를 나타내는 제5도를 참조하면, 이 구동회로(2a)는 소스 전극을 Vss 단자에 접속하고 드레인 전극을 출력 노드 N1에 접속한 트랜지스터 Q1과, 이 트랜지스터 Q1의 게이트 전극과 Vss 단자간에 접속된 저항 소자 R1과, 한쪽의 단자에 예비 행/열 선택 제어 신호 ΦP를 받고 다른쪽의 단자를 트랜지스터 Q1의 게이트 전극에 접속한 퓨즈 소자 F2를 구비한다. 이 변형에서 저항 소자 R1의 저항 값은 제어 신호 ΦP에 의한 트랜지스터 Q1의 온, 오프 동작에 악영향을 부여함이 없고 게다가 퓨즈 소자 F2의 용단으로 트랜지스터 Q1의 오프 상태를 확보할 수 있는 값에 설정되어 있다.

이 변형에 있어서, 퓨즈 소자 F2에 흐르는 전류는 상기 실시예에 있어서 퓨즈 소자 F1에 흐르는 전류에 비교하여 큰폭으로 작게 되므로 그 크기를 작게할 수 있다.

본 발명이 상술된 실시예를 토대로 서술되었지만, 당업자는 본 발명의 원리 및 영역내에서 각종 수정 및 변경을 행할 수 있다는 것을 알 수 있을 것이다.

Claims (5)

1. 행 방향으로 서로 평행하게 배치된 다수의 워드선과, 열 방향으로 서로 평행하게 배치된 다수의 비트선과, 이들 워드선 및 비트선의 교점에 각각 배치된 다수의 메모리 셀을 포함하는 통상의 메모리 셀 어레이와, 입력 어드레스 코드에 응답하여 상기 워드선의 1개 및 상기 비트선의 1개를 각각 선택하는 행 디코더 및 열 디코더와, 상기 비트선에 각각 접속된 다수의 센스 앰프/비트 드라이버와, 상기 다수의 메모리 셀중 기능에 불충분한 결함 셀을 그 결함 셀이 속하는 행 또는 열 단위로 치환할 수 있도록 상기 통상의 메모리 셀 어레이와 인접해서 행 또는 열 방향으로 배치된 다수의 예비 메모리 셀로 이루어진 예비 열과, 검사 공정에서 검출된 상기 결함 셀의 어드레스를 저장함과 더불어 상기 입력 어드레스 코드 워드와 그 저장된 결함 셀의 어드레스와의 일치에 응답해서 상기 예비 행 또는 예비 열의 하나를 선택적으로 활성화하는 비교선택 수단과, 이 비교 선택 수단에 1 대 1로 대응해서 배치되며 대응의 비교 선택 수단으로 구동 펄스를 공급하는 수단을 포함하는 모노리딕 반도체 용장 메모리 장치에 있어서, 상기 결함 셀의 어드레스의 저장을 요하지 않는 잉여의 상기 비교 검출 수단에 대해선 대응의 상기 구동 펄스 공급 수단으로의 동작 전원 전압 공급을 금지할 수 있도록 상기 구동 펄스 공급 수단 각각이 동작 전원 전압 공급 금지 수단을 포함하는 것을 특징으로 하는 용장 메모리 장치.
2. 제1항에 있어서, 검사 공정에 있어서 상기 용장 메모리의 어드레스의 상기 비교 선택 수단으로의 저장, 상기 잉여의 비교 검출 회로의 특정, 및 특정된 상기 비교 검출 회로 대응의 상기 동작 전원 전압 공급 금지 수단의 동작 설정을 행하는 용장 메모리 장치.
3. 제2항에 있어서, 상기 비교 검출 수단이 상기 구동 펄스 공급 수단에 공통으로 접속되며, 각각이 바꿔쓰기 가능한 기억 소자와 드레인 전극(또는 소스 전극)을 기준 전위점으로 접속한 스위칭 MOSFET와의 직렬 회로를 포함하는 복수의 비트 비교 회로로 이루어지며, 상기 FET의 게이트 전극에 상기 입력 어드레스 코드가 공급되며, 상기 검사 공정에 있어서의 상기 결함 셀의 어드레스의 저장은 그 어드레스의 비트 ″1″과 상기 기억 소자의 비도통화를 대응시키는 용장 메모리 장치.
4. 제2항에 있어서, 상기 구동 펄스 공급 수단의 상기 동작 전원 전압 공급 금지 수단을 프로그램 가능한 퓨즈 소자를 포함하는 용장 메모리 장치.
5. 제3항에 있어서, 상기 기억 소자는 프로그램 가능한 퓨즈 소자를 포함하는 용장 메모리 장치.