JPS6051144B2 - 交替メモリ検査方式 - Google Patents
交替メモリ検査方式Info
- Publication number
- JPS6051144B2 JPS6051144B2 JP55186812A JP18681280A JPS6051144B2 JP S6051144 B2 JPS6051144 B2 JP S6051144B2 JP 55186812 A JP55186812 A JP 55186812A JP 18681280 A JP18681280 A JP 18681280A JP S6051144 B2 JPS6051144 B2 JP S6051144B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- bit position
- replacement
- alternate
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は交替メモリを有する記憶装置の検査方式に関す
るものである。
るものである。
記憶装置に交替メモリを設け、正常メモリ（通常使用さ
れる主メモリを以下単に正常メモリと称する。
れる主メモリを以下単に正常メモリと称する。
）にて修復不可能な障害ビットが発生すると該メモリビ
ット位置については交替メモリと入れ換え、記憶装置の
高信頼度化を計る手段が用いられている。この様な交替
メモリを有する記憶装置における交替メモリ、交替動作
の確認手段としては、従来、強制的に或るビット位置に
誤りを発生させ、交替動作を引き起こし、交替メモリを
使用して交替メモリの動作確認、交替動作の確認を行つ
ている。第１図に交替メモリを有する記憶装置の一般的
ブロック・ダイヤグラムを示す。図中、１は書込情報バ
ス、２は正常メモリ、３は読出情報バス、４、５は読出
情報切替回路、６は書込情報切替回路、７は交替メモリ
、８は読出Ｊ情報Ｅｃｃ回路、９は交替ビット位置記憶
レジスタ、１０は交替メモリ書込情報バス、１１は交替
メモリ読出情報バス、１２は書込情報切替制御線、１３
は読出情報切替制御線、１４はＥｃｃ回路からの交替ビ
ット位置記録レジスタヘの交替ビツ門卜位置情報線であ
る。
ット位置については交替メモリと入れ換え、記憶装置の
高信頼度化を計る手段が用いられている。この様な交替
メモリを有する記憶装置における交替メモリ、交替動作
の確認手段としては、従来、強制的に或るビット位置に
誤りを発生させ、交替動作を引き起こし、交替メモリを
使用して交替メモリの動作確認、交替動作の確認を行つ
ている。第１図に交替メモリを有する記憶装置の一般的
ブロック・ダイヤグラムを示す。図中、１は書込情報バ
ス、２は正常メモリ、３は読出情報バス、４、５は読出
情報切替回路、６は書込情報切替回路、７は交替メモリ
、８は読出Ｊ情報Ｅｃｃ回路、９は交替ビット位置記憶
レジスタ、１０は交替メモリ書込情報バス、１１は交替
メモリ読出情報バス、１２は書込情報切替制御線、１３
は読出情報切替制御線、１４はＥｃｃ回路からの交替ビ
ット位置記録レジスタヘの交替ビツ門卜位置情報線であ
る。
第１図の概略動作は、正常メモリ２からの読出情報が読
出情報Ｅｃｃ回路８にて障害を検知されると、障害発生
ビット位置を交替ビット位置記憶レジスタ９に格納する
とともに、以降の記憶装置の書込動作においては、９に
格納保持しているビット位置の情報によつて書込み情報
切替回路６にて、１２の制御線により、書込情報バス１
より、交替メモリ書込情報バス１０に選択、切替えを行
い、該情報を交替メモリ７に書込む。
出情報Ｅｃｃ回路８にて障害を検知されると、障害発生
ビット位置を交替ビット位置記憶レジスタ９に格納する
とともに、以降の記憶装置の書込動作においては、９に
格納保持しているビット位置の情報によつて書込み情報
切替回路６にて、１２の制御線により、書込情報バス１
より、交替メモリ書込情報バス１０に選択、切替えを行
い、該情報を交替メモリ７に書込む。
又、読出動作時は、９に格納保持するビット位置の読出
情報は読出情報切替回路５にて、交替メモリ７からの読
出情報バス１１を、読出情報バス３の内容と切替えて使
用する。本発明の目的は、交替メモリを有する記憶装置
における交替メモリ及び交替動作の有効な試験方法を提
供することにある。
情報は読出情報切替回路５にて、交替メモリ７からの読
出情報バス１１を、読出情報バス３の内容と切替えて使
用する。本発明の目的は、交替メモリを有する記憶装置
における交替メモリ及び交替動作の有効な試験方法を提
供することにある。
従来、該記憶装置の試験方法としては、第１図の書込情
報バス１又は読出情報バス３にて、任意ビット位置を反
転する手段を設け、擬似的に誤りを発生し、交替メモリ
７を使用することによつて交替メモリ及び交替動作の確
認を行つている。
報バス１又は読出情報バス３にて、任意ビット位置を反
転する手段を設け、擬似的に誤りを発生し、交替メモリ
７を使用することによつて交替メモリ及び交替動作の確
認を行つている。
上記方法による問題点として、正常メモリ２は通常は障
害状態でない故に、交替メモリ７からの読出情報と正常
メモリ２からの内容は同一と考えられる。故に読出情報
切替回路５の出力においては正しく交替メモリ読出情報
バス１１の内容が選，択され、切替動作が行われている
事を確認することは困難である。本発明は上述した困難
、欠点を解決する手段として、第１図の交替メモリ書込
情報バス１０上に情報・反転回路を設け、前記試験時に
正しく読出；情報切替回路５にて、交替メモリ読出情報
バスの内容が選択されることを確認する。
害状態でない故に、交替メモリ７からの読出情報と正常
メモリ２からの内容は同一と考えられる。故に読出情報
切替回路５の出力においては正しく交替メモリ読出情報
バス１１の内容が選，択され、切替動作が行われている
事を確認することは困難である。本発明は上述した困難
、欠点を解決する手段として、第１図の交替メモリ書込
情報バス１０上に情報・反転回路を設け、前記試験時に
正しく読出；情報切替回路５にて、交替メモリ読出情報
バスの内容が選択されることを確認する。
本発明の実施例を第２図に示す。
第３図に交替メモリ，交替動作試験フローを示す。第２
図において新たに追加したのは、交替書込情報反転回路
３１５及び反転制御線１６である。第３図のフローチャ
ートに従い以下説明する。
図において新たに追加したのは、交替書込情報反転回路
３１５及び反転制御線１６である。第３図のフローチャ
ートに従い以下説明する。
１書込情報バス１上に任意ビットを正規の状態と反転し
、正常メモリ２に書込。
、正常メモリ２に書込。
正常メモリ２を読出し、読出情報Ｅｃｃ回路８にてチェ
ックする。２読出情報Ｅｃｃ回路８にて検出された誤り
ビット位置を交替ビット位置記憶レジスタ９に格納する
。
ックする。２読出情報Ｅｃｃ回路８にて検出された誤り
ビット位置を交替ビット位置記憶レジスタ９に格納する
。
３正規情報を正常メモリ２に書込むとともに、９に格納
されているビット位置に関しては、反転制御線１６をオ
ンとして交替書込情報反転回路１５を通し、７には反転
した情報を書込む。
されているビット位置に関しては、反転制御線１６をオ
ンとして交替書込情報反転回路１５を通し、７には反転
した情報を書込む。
２、及び７を読出す。
該状態においては、９に格納されているビット位置に関
しては、１１の情報が選択されるのでＥｃｃ回路にて誤
りを検出する。←交替動作の確認４反転制御線１６をオ
フとし、交替書込情報反転回路１５を不活性状態とし、
２，７に書込み及び読出動作を行い、交替メモリ７の正
常性を確認する。この確認には、正常メモリにおいて通
常実施されるテストパターンを実施する。以上のように
本発明によれば、交替メモリ部への書込データを反転す
ることができ、これによつて交替動作が実際に行われた
ことを確実にチェックすることが可能となる。
しては、１１の情報が選択されるのでＥｃｃ回路にて誤
りを検出する。←交替動作の確認４反転制御線１６をオ
フとし、交替書込情報反転回路１５を不活性状態とし、
２，７に書込み及び読出動作を行い、交替メモリ７の正
常性を確認する。この確認には、正常メモリにおいて通
常実施されるテストパターンを実施する。以上のように
本発明によれば、交替メモリ部への書込データを反転す
ることができ、これによつて交替動作が実際に行われた
ことを確実にチェックすることが可能となる。
第１図は交替メモリを有する一般的メモリシステムのブ
ロック図、第２図は本発明の一実施例ブロック図、第３
図は本発明の一実施例フローチャートである。 図中、１は書込情報バス、２は正常メモＩ八３は読出情
報バス、７は交替メモリ、８はＥｃｃ回路、９は交替ビ
ット位置記憶レジスタ、１５は交替書込情報反転回路で
ある。
ロック図、第２図は本発明の一実施例ブロック図、第３
図は本発明の一実施例フローチャートである。 図中、１は書込情報バス、２は正常メモＩ八３は読出情
報バス、７は交替メモリ、８はＥｃｃ回路、９は交替ビ
ット位置記憶レジスタ、１５は交替書込情報反転回路で
ある。
Claims (1)
- １ 主メモリ、該主メモリ中の障害部分を交替するため
の交替メモリ、交替メモリが交替しているビット位置を
記憶する交替ビット位置記憶手段、該交替メモリへ書込
むデータの反転を必要に応じて行うための反転手段、主
メモリからの出力データ中に誤りがあつた時、その誤り
ビット位置を検出し、上記交替ビット位置記憶手段へ該
位置情報を格納する誤りビット位置検出手段、上記交替
ビット位置記憶手段の出力により、選択された入力デー
タの一部を上記反転手段に与えるための入力ゲート手段
、及び、上記交替ビット位置記憶手段の出力により選択
された上記主メモリの出力データの一部を上記交替メモ
リからの出力データと置き換える出力ゲート手段とを備
え、擬似障害情報を上記主メモリに書込み、かつそれを
読出すことにより上記交替ビット位置記憶手段に交替ビ
ット位置情報を格納し、次に、正しい情報を該交替ビッ
ト位置に基づき、選択されたビット位置に対して上記反
転手段にて反転して交替メモリへの書込みを行い、その
後主メモリからの読出し動作を交替ビット位置記憶手段
の出力で該出力データの一部を交替して読出し、該読出
されたデータが誤りであることを検出することにより、
上記交替メモリ及び該メモリの交替動作の検査を行うこ
とを特徴とする交替メモリ検査方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55186812A JPS6051144B2 (ja) | 1980-12-26 | 1980-12-26 | 交替メモリ検査方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55186812A JPS6051144B2 (ja) | 1980-12-26 | 1980-12-26 | 交替メモリ検査方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57109199A JPS57109199A (en) | 1982-07-07 |
| JPS6051144B2 true JPS6051144B2 (ja) | 1985-11-12 |
Family
ID=16195016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55186812A Expired JPS6051144B2 (ja) | 1980-12-26 | 1980-12-26 | 交替メモリ検査方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051144B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6043760A (ja) * | 1983-08-19 | 1985-03-08 | Fujitsu Ltd | 交替記憶制御機能の試験方式 |
-
1980
- 1980-12-26 JP JP55186812A patent/JPS6051144B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57109199A (en) | 1982-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102401882B1 (ko) | 메모리의 신뢰성을 향상시킬 수 있는 메모리 시스템 및 그 메모리 관리 방법 | |
| KR100825068B1 (ko) | 램 테스트 및 고장처리 시스템 | |
| JPS6051144B2 (ja) | 交替メモリ検査方式 | |
| JPH0316655B2 (ja) | ||
| JP2513615B2 (ja) | Ｅｃｃ回路付記憶装置 | |
| JPS6052460B2 (ja) | 交替メモリ検査方式 | |
| JP2503981B2 (ja) | 周辺記憶装置 | |
| JPS61150041A (ja) | 二重化情報処理システム | |
| SU868844A1 (ru) | Запоминающее устройство с контролем | |
| JPS63753A (ja) | メモリエラ−訂正・検出回路の試験方式 | |
| JPH01156834A (ja) | チェック回路の診断装置 | |
| JPH0922387A (ja) | メモリ装置 | |
| JPS63177241A (ja) | 交替メモリ検査方式 | |
| JPH11212731A (ja) | ファイル装置試験方法 | |
| JPH06214890A (ja) | 計算機 | |
| JPH05324487A (ja) | メモリ制御システム | |
| KR100538486B1 (ko) | 시스템 메모리의 결함 검출회로 | |
| KR950015087A (ko) | 메모리 진단장치 및 방법 | |
| JPS6223336B2 (ja) | ||
| JPH05150908A (ja) | 高信頼性補助記憶装置 | |
| JPH11167497A (ja) | メモリ再書き込み動作誤り検出装置及び方法 | |
| JPS62221756A (ja) | 記憶装置 | |
| JPH02123631U (ja) | ||
| JPH04324551A (ja) | メモリ回路 | |
| JPH02238539A (ja) | メモリ制御方式 |