JPH02238539A - メモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、データ記憶メモリ、例えばカートリッジ型磁
気テープのライブラリ装置における、カートリッジＭＴ
（磁気テープ）のＶＳＮ’（例えば“ＴＣＯＯ５０”の
ような”Ｖｏｌｕｍｅ　ＳｅｒｉａｌＮ　ｕｍｂｅｒ”
ｒＭＴのボリウム名称」）とセルのアドレス（テープ１
巻ごとのアドレス）との対応の管理情報等のデータを記
憶するメモリの制御方式に係り、特に、メモリ内の正常
なデータが破壊されないようにしたメモリの制御方式に
関する。

［従来の技術］ 従来、キャッシュメモリ内のデータが破壊されることを
防止する手段として、例えば特開昭６２−１９７８４４
号公報に記載されているように、書き込みデータに訂正
コードを付加して書き込みを行ない、書き込み直後に、
同一の記憶装置を読み出して、エラー検出を行なう方法
が知られている。この方法では、書き込みデータレジス
タ内のデータに、書き込み手段の一部としての訂正コー
ド発生回路で発生した訂正コード（１ビットエラー検出
・訂正、２ビットエラー検出コードからなる訂正コード
）が付加される。訂正コードの付加された書き込みデー
タは、キャッシュメモリの所定記憶装置，すなわち、半
導体メモリのアドレスレジスタによってアドレスされる
記憶装置に書き込まれる。そして、書き込みの行なわれ
た直後に，同一の記憶装置を読み出して、エラー検出回
路で１ビットエラー検出が行なわれる。

［発明が解決しようとする課題コ 上記従来技術は、メモリの破壊を防止する手段として、
データをメモリに書き込んだ後に、同一データを読み出
してエラーチェックを行なっているため、書き込み時の
入力データおよびアドレス中のエラーにっては配慮され
ておらず、アドレス情報のメモリへの指示が誤った場合
は、正しいデータを破壊する問題があった。また、訂正
コードにより１ビットエラーおよび２ビットエラーが検
出され、そのメモリの保守をする場合、メモリが１系統
しかないため、システムの動作を停止しなければならず
、カートリッジ型磁気テープを用いたライブラリ装置の
ように、常時動作させなければならない装置について配
慮されていない問題があった。

従って、本発明の目的は、上記従来技術の問題点を解決
し、データ記憶メモリ、特に、カートリッジ型磁気テー
プのライブラリ装置におけるカートリッジＭＴのＶＳＮ
’とセルのアドレスとの対応等の管理情報（データ）を
記憶するメモリの破壊を可及的に防止すると共に、一部
にエラーが発生しても、システムダウンが起きないよう
にするメモリ制御方式を提供することにある。

［課題を解決するための手段］ 上記目的を達成するため、本発明のメモリ制御方式は、
データの書き込み時に、書き込むべきデータ（書き込む
前のデータ）およびそのメモリ上３一 のアドレスに対するパリティチェックを行なうパリティ
チェック手段と、該パリティチェック手段によりエラー
が検出されたとき書き込みを停止する手段とを備える。

また、メモリは二重化構成とされ、一方のメモリに対す
る書き込みデータおよびそのアドレスにエラーが発生し
たとき、または、一方のメモリからの読み出しデータに
エラーが発生したときには、他方のメモリを用いて、エ
ラーのないデータの書き込み、または、取り出し（読み
出されたデータの利用）を行なうように構成する。

更に、前記他方のメモリから取り出されたエラーのない
データのコピーを採るためのワークメモリを備える。

［作用］ 上記構成に基づく作用を説明する。

一般に、カートリッジ型磁気テープのライブラリ装置で
は、カートリッジＭＴのＶＳＮ’とセルアドレスとの対
応表等の管理情報（データ）を記憶するメモリを有し、
チャネルからのコマンドに一４ より、その管理情報を基にロボットの移動を行ない、カ
ートリッジＭＴのロード／アンロード制御を行なうので
，そのメモリ内容が誤って破壊されないようにすること
（メモリの保護）は、極めて重要なポイントである。

本発明では、上記のように、まず、書き込みの際に、実
際に書き込みが行なわれる前のデータおよびそのメモリ
上アドレスについて、パリテイチェックが行なわれ、も
しもデータまたはアドレスにパリテイエラーが検出され
たならば、そのエラーが検出されたメモリへの書き込み
は停止される。

それによって、誤ったアドレスによる書き込みが行なわ
れることなく、正常なデータを破壊することが防止でき
るので、リトライ動作も可能となる。

また、メモリは二重化されているため、チャネルからメ
モリへのデータ書き込み指示時、または、例えば、カー
トリッジ型磁気テープのライブラリ装置等の中のプロセ
ッサからの書き込み指示時に、正常な場合は二重化され
たメモリへ同時に同一データの書き込みが行なわれるが
、もしもリトライ動作でもエラーが検出された場合は、
そのエラーが検出されたメモリへの書き込みが禁止され
、他方のメモリに対して書き込み動作を行なうことによ
り、システム（ライブラリ装置等）のシステムダウンを
防止することが可能となる。

なお、メモリからの読み出し動作についても同様であり
、二重化メモリ構成としたことにより、エラーの発生し
ないメモリからデータを読んで取り出すことができるの
で、一方でエラーが発生してもシステムのダウンを防ぐ
ことが可能となる。

更に、一方のメモリの読み出しデータにエラーが発生し
た場合、他方のメモリの正常なデータのコピーを採るた
めのワークメモリを装置（ライブラリ装置）内に設けた
ので、エラーが発生したメモリを修理した後、このワー
クメモリを介して、正常なメモリから修理したメモリに
コピーを行なうことができ、ホストＣＰＵの負荷を軽減
することができる。

［実施例］ 以下に、本発明の一実旅例を図面により説明する。

第１図は本発明の一実施例によるライブラリコントロー
ルメモリ制御論理構成を示すブロック図、第２図は本実
施例の適用されるカートリッジ型磁気テープのライブラ
リ装置の制御装置の概略図、第３図はライブラリコント
ロールメモリへの書き込みタイミングチャートである。

まず、始めに、第２図により、カー１・リッジ型磁気テ
ープを用いたライブラリ装置について，その概要を説明
する。該ライブラリ装置及び制御装置は、マイクロプロ
セッサ機構部１、ワークメモリ２、自動暉動機構部３、
タイマおよびセンサ検出部４、チャネルインタフェース
部５、チャネルコントロール部６、ライブラリコントロ
ールメモリホスト側７、ライブラリコントロールメモリ
メイト側８，磁気テープサブシステム９、カートリッジ
棚１０、アクセッサロボット１１、マイクロプロセッサ
データ転送線１２、ライブラリコントロールメモリデー
タ転送線１３、ならびに、チャネルデータ転送線３４に
より構成されている。

−７一 装置設置時に、ＣＰＵより、カートリッジ棚１０に登録
されていたＭＴのＶＳＮ’とカートリッジ棚１０のセル
アドレスの対応表の管理情報を、ライブラリコントロー
ルメモリホスト側７と、ライブラリコントロールメモリ
メイト側８に、同時に書き込む。次に、ＣＰＵより、カ
ートリッジ棚１０にあるＭ．Ｔを磁気テープサブシステ
ム９にマウントする命令が発行された場合について説明
する。

この命令は、チャネルインタフェース部５を介して、マ
イクロプロセッサ機構部１に受け取られる。

マイクロプロセッサ機構部１は、この命令により、ライ
ブラリコントロールメモリホスト側７およびライブラリ
コントロールメモリメイト側８から、管理情報を読み取
る。マイクロプロセッサ機構部１は、その管理情報を解
読し、マイクロプロセッサデータ転送線１２を介して、
自動暉動機構部３に動作命令を発行する。自動駆動機構
部３は、その命令によりアクセツサロボット１１を動か
し、カートリッジ棚１０から必要なＭＴを抜き取り、磁
気テープサブシステム９にマウントする。また、ワーク
メモリ２は、ライブラリコントロールメモリのコピー用
や、マイクロプロセッサ機構部１のワークメモリとして
使用する。タイマおよびセンサ検出部４は、ハードおよ
びソフトの各々のタイマや、ロボット，ドア等のセンサ
の検出を行なう。

このように、カートリッジ型磁気テープのライブラリ装
置は、ＭＴを大量に保管し、システムの要求に応じて、
人手を介さず自動的に磁気テープ装置にマウントあるい
はデマウントを行なう装置であり、システム運用の自動
化や省力化を推進する装置である。

以上説明したように、この装置は、ＭＴのｖＳＮＮとカ
ートリッジ棚１０のセルアドレスの対応表等の管理情報
により動作を行なっているため、ライブラリコントロー
ルメモリのデータ破壊は、システムダウンにつながる。

そこで、本発明では、そのような破壊を極力防止したラ
イブラリコン１一ロールメモリの有効な制御方式を案出
したものである。以下に、第１図を参照しながら、その
特徴を説明する。第１図で、第２図と同一部分は同一符
号を付し説明を省略する。また、１４，１５，１６．１
７は双方向性バツファ、１８．１９は誤り訂正・検出回
路、２２は双方向性バツファ切り換え制御回路、２３．
２５はデータのパリテイエラー検出回路、２４．２６は
アトレスのパリテイエラー検出回路、２７はプロセッサ
／チャネル切り換え制御線、２８はライブラリコントロ
ールメモリ（ＬＣＭ）の書き込み／読み出し制御線、２
９，３０は２ビットエラー検出信号線，３１は書き込み
指示信号線、３２はホスト／メイト切り換え制御線、３
３はアドレス信号線である。

まず、最初に、ライブラリコントロールメモリへの書き
込み制御について説明する。マイクロプロセッサ機構部
１により書き込み指示があった場合には、書き込みデー
タは、まず、双方向性バツファ１４（端子Ａ）に入力さ
れる。この時、プロセッサ／チャネル切り換え制御線２
７により，双方向性バツファ１４を（そのＥＮ入力によ
り）動作可能とし、また、書き込み／読み出し切り換え
制御線２８により、双方向性バツファ１４をＡ→Ｂの方
向にデータ転送が行なわれるようにする。

次に、双方向性バツファ１４の出力データは、次段の双
方向性バツファ１５．１７に同時に入力される。この時
、双方向性バツファ切り換え制御回路２２内の書き込み
指示信号３１により、双方向性バツファ１５．１７を共
に動作可能とする。また、書き込み／読み出し切り換え
制御線２８により、バツファ１５．１７はＡ−｝Ｂ方向
にデータが転送される状態となる。次に、バツファ１５
．１７の出力データは、誤り訂正・検出回路１８．１９
に入力される。（誤り訂正・検出回路１８，１．９は、
メモリに用いる場合、通常，ハミングコードによる１ビ
ット修正、２ビットエラー検出回路が使用される。） データ書き込み時には，誤り訂正・検出回路１８、１９
で、ハミングコードによるシンドロームの生成を行ない
、データと一緒にメモリに書き込まれるが、この時，本
実施例の特徴として、データのパリテイエラー検出回路
２３，２５、および、アトレスのパリテイエラー検出回
路２４．２６により、書き込むべきデータおよびアドレ
スの双方に対して、パリテイエラーのチェックを行なう
。エラーが検出されない場合、ライブラリコントロール
メモリホスト側７およびライブラリコントロールメモリ
メイト側８には、同時に同一のデータが書き込まれ、二
重化が図れる。なお、第３図は、このタイミングチャー
トを示したもので、同図（ａ）はライブラリコントロー
ルメモリ書き込み制御信号、同図（ｂ）はデータバス」
二の書き込みデータ、同図（Ｃ）はアドレスバス上のア
ドレス、同図（ｄ）は書き込みパルスである。

しかし、データのパリテ，イエラー検出回路２３，２５
およびアドレスのパリテイエラー検出回路２４，２６の
いずれかでエラーが検出された場合には、ライブラリコ
ントロールメモリへの書き込み動作をやめ、ライブラリ
制御装置内でリトライ動作を行なうことが可能である。

もし、ここで、従来技術のように、書き込み後、エラー
チェックを行なっていたのでは、アトレスが誤った場合
，正常なデータを破壊してしまうため、りｌ−ライ動作
は無意味なこととなってしまう。これに対し、本実施例
では、アドレスが誤った場合に書き込み動作が停止され
るので、正常なデータが破壊されるおそれがない。

なお、チャネルからの書き込み動作が指示ｙれた場合は
、プロセッサ／チャネル切り換え制御線２７の信号を切
り換えることにより、双方向性バツファ１６を動作させ
る点を除いて、上述のマイクロプロセッサからの指示の
場合と同様である。

ところで、リトライ動作によっても一方のライブラリコ
ントロールメモリにパリテイエラーが検出された場合は
、そのエラーの発生したライブラリコントロールメモリ
への書き込みは止め、ＣＰＵに対し片肺動作中である旨
知らせる。その情報髪基に、保守員はライブラリコン１
〜ロールメモリの保守・修理を早期に行なうことができ
る。

次に、読み取り制御について説明する。

マイクロプロセッサ機構部ｊより読み取り指示があった
場合には、ライブラリコントロールメモリホスト側７と
ライブラリコントロールメイト側８から、データが同時
に読み出され、それぞれ、誤り訂正・検出回路１８．１
９により、１ビットエラー修正および２ビツｌ・エラー
検出が行なわれる。

修正後のデータは、それぞれ、双方向性バツファ１５．
１７に同時に入力されるが、ここで、もし双方共２ビッ
トエラーが検出されなかった場合、２ビットエラー検出
信号線２９．３０が共にＩＩＬ”レベルとなり、この時
、ホスト／メイト切り換え制御線３２がｉｔ　Ｌ　＋＋
レベルであるので、双方向性バツファ１５のみが動作可
能となり、ライブラリコントロールメモリホスト側７の
データが、双方向性バツファ１５．１４を通って、マイ
クロプロセッサ機構部１に読み取られる。（この時、書
き込み／読み出し制御線２８を読み出し側に切り換え、
双方向性バツファ１５．１４はＢ→Ａの方向にデータ転
送を行なう。）また、一方の誤り訂正・検出回路１９で
のみ２ビットエラーが検出された場合は、読み出し動作
は上記説明した両方共２ビットエラーが検出されない場
合と同様であるが、そのエラーの発生したライブラリコ
ントロールメモリ８からの読み出しを止め、ＣＰＵに対
し片肺動作中であることを知らせる。その情報を基に、
保守員はライブラリコントロールメモリの保守点検を早
期に行なうことができる。次に、もし、方の誤り訂正・
検出回路１８でのみ２ビシトエラーが検出された場合は
、ホス１〜／メイト切り換え制御線３２がｕ　Ｌ　Ｉ＋
レベル、２ビットエラー検出信号線２９がＬＬ　Ｈ　Ｉ
＋レベル、２ビットエラー検出信号線３０がＩＩＬ″′
レベルとなることにより、双方向性バツファ１７のみ動
作可能となり、ライブラリコントロールメモリメイト側
８がらデータを読み出すことになる。また、ＣＰＵへの
片肺動作中の報告は、上記と同様に行なわれる。以上説
明したようにして、読み出し動作についても、二重化が
図られる。

次に、保守員に゛よりライブラリコントロールメモリが
修理された場合について説明する。この場合には，その
修理前に、ライブラリ装置内において、片肺動作中のラ
イブラリコントロールメモリからデータを読み出し、マ
イクロプロセッサ機構部工を介してワークメモリ２にデ
ータを書き込んでおき、その修理後でジョブの空いた時
間に、このデータをワークメモリから修理されたライブ
ラリコントロールメモリ側にも書き込む（コピーする）
。このように、Ｃ　Ｉ）　ＴＪの助けなしに、ライブラ
リコントロールメモリのコピー動作を行ない、二重化が
図られる。

［発明の効果］ 以」一詳しく説明したように、本発明のメモリ制御方式
によれば、データ、例えば，カートリッジ型磁気テープ
のライブラリ装置におけるカー１−ＩＪツジＭＴのＶＳ
Ｎ’とカートリッジ棚のセルアドレスとの対応の管理情
報等のデータを、メモリ、例えば、ライブラリコントロ
ールメモリに書き込み、またこれより読み出す方式にお
いて、書き込み荊のデータおよびそのメモリ上のアドレ
スに対してバリティチェックを行ない、エラーが検出さ
れたどきには、該データのメモリへの書き込みを禁止し
たので、正常なデータが破壊されることを防止できる効
果を奏する。

また、上記のライブラリコントロールメモリ等のメモリ
を二重化構成とし、書き込み時に、一方よびアドレスに
誤りがなければ、そのメモリへの書き込みは行なわれる
。同様に、読み出し時に、例えば、ＦＣＣによる１ビッ
トエラー修正、２ビットエラー検出を行なう等により、
一方のメモリの読み出しデータにエラーが発生しても、
他方のエラー（２ビットエラー）の発生しないメモリの
データを優先的に読み出す。これにより、２つのメモリ
で同時に２ビットエラーが検出されない限り、装置のシ
ステムダウンを防止することができる効果を奏する。

更に，ワークメモリを追加することにより、障害回復時
のメモリ間のコピーをライブラリ装置内で行なえるため
、ＣＰＵの負荷を軽減できる効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例によるライブラリコン１・ロ
ールメモリの制御論理構成を示すブロック図、第２図は
本実施例の適用されるカートリッジ型磁気テープライブ
ラリ装置の概略図、第３図はライブラリコントロールメ
モリへの書き込みタイミングチャートである。 １・・・・・マイクロプロセッサ機構部、２・・・・・
・ワークメモリ、３・・・・・・自動駆動機構部、４・
・・タイマおよびセンサ検出部、５・・・・・・チャネ
ルインタフェース部、６・・・・・・チャネルコントロ
ール部、７・・・・・ライブラリコントロールメモリホ
スト側、８・・・・・ライブラリコントロールメモリメ
イト側、９・・・・磁気テープサブシステム、１０・・
・・・・カートリッジ棚、１１・・・・・アクセツサロ
ボット、１２・・・・・・マイクロプロセッサデータ転
送線、１３　・・・ライブラリコントロールメモリデー
タ転送線、１４．１５，１６．１７・・・・・・双方向
性バツファ、１８．１９・・・誤り訂正・検出回路、２
２・・・・・双方向性バツファ切り換え回路、２３．２
５・・・・・データのパリテイエラー検出回路、２４．
２６・・・・アドレスのパリテイエラー検出回路、２７
・・・・・プロセッサ／チヤネル切り換え制御線、２８
・・・・・ライブラリコントロールメモリの書き込み／
読み出し制御線、２９，３０・・・・２ビットエラー検
出信号線、３１　・・・書き込み指示信号線、３２・・
・　ホスｌ−／メイ１へ切り換え制御線、３３・・・・
・アドレス信号線。

Claims (1)

1. 【特許請求の範囲】 １、メモリと、該メモリへの書き込みデータに誤り訂正
   コードを付加して書き込む手段と、前記メモリの読み出
   し時にデータの誤り訂正・検出を行なう手段とを有する
   メモリ制御方式において、書き込み時に、書き込むべき
   データおよび該データのメモリ上のアドレスに対するパ
   リテイチェックを行なうパリテイチェック手段と、該パ
   リテイチェック手段により誤りが検出されたとき書き込
   みを停止する手段とを備えたことを特徴とするメモリ制
   御方式。 ２、前記メモリを二重化構成とし、一方のメモリに対す
   る書き込みデータおよびそのアドレス、または、読み出
   しデータに誤りが発生したとき、他方のメモリを用いて
   誤りのないデータの書き込みまたは取り出しを行なうよ
   うに構成したことを特徴とする請求項１記載のメモリ制
   御方式。 ３、前記他方のメモリから取り出された誤りのないデー
   タのコピーを採るためのワークメモリを備えたことを特
   徴とする請求項２記載のメモリ制御方式。