JPH0313669B2 - - Google Patents
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- JPH0313669B2 JPH0313669B2 JP24918983A JP24918983A JPH0313669B2 JP H0313669 B2 JPH0313669 B2 JP H0313669B2 JP 24918983 A JP24918983 A JP 24918983A JP 24918983 A JP24918983 A JP 24918983A JP H0313669 B2 JPH0313669 B2 JP H0313669B2
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- 238000000034 method Methods 0.000 claims description 16
- 230000010365 information processing Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003203 everyday effect Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は記憶装置の制御方式に関し、特に磁気
デイスク装置や磁気テープ装置等の情報処理シス
テムの外部記憶装置として用いられる記憶装置か
らのデータの読出し動作に係る記憶装置の制御方
式に関する。
デイスク装置や磁気テープ装置等の情報処理シス
テムの外部記憶装置として用いられる記憶装置か
らのデータの読出し動作に係る記憶装置の制御方
式に関する。
情報処理システムに接続されてその外部記憶装
置として情報の書込み・読出し動作を行う磁気デ
イスク装置や磁気テープ装置等の記憶装置は、そ
の動作時において位置決めエラー、読出しエラー
その他の機械的または電気的エラーを発生し、こ
のエラーの発生に対して情報処理システムはエラ
ーの種類に対応したエラー処理動作を行う必要が
ある。従つて記憶装置のエラーの発生によつて情
報処理システムの情報処理速度がおそくなり、甚
しい場合は処理不能すなわちシステムダウンとな
る。
置として情報の書込み・読出し動作を行う磁気デ
イスク装置や磁気テープ装置等の記憶装置は、そ
の動作時において位置決めエラー、読出しエラー
その他の機械的または電気的エラーを発生し、こ
のエラーの発生に対して情報処理システムはエラ
ーの種類に対応したエラー処理動作を行う必要が
ある。従つて記憶装置のエラーの発生によつて情
報処理システムの情報処理速度がおそくなり、甚
しい場合は処理不能すなわちシステムダウンとな
る。
上記のエラーには情報の読出しエラーが多く含
まれるが、このような読出しエラーの中には訂正
によつて正しい情報とすることのできる訂正可能
なエラーがあり、通常このような訂正可能なエラ
ーはその誤りを訂正された上で上位装置（以下、
HOSTと略称する）への伝送が行われるが、そ
の頻度が多くなるとついには訂正が不可能となり
システムダウン等の重大な障害を引起す結果とな
ることがある。しかしながら、上述した読出しエ
ラーの中には正しい情報を再書込みを行うことに
よつて修復されて、次回以降は読出しエラーを生
じない場合が多くあることが経験上よく知られて
いる。
まれるが、このような読出しエラーの中には訂正
によつて正しい情報とすることのできる訂正可能
なエラーがあり、通常このような訂正可能なエラ
ーはその誤りを訂正された上で上位装置（以下、
HOSTと略称する）への伝送が行われるが、そ
の頻度が多くなるとついには訂正が不可能となり
システムダウン等の重大な障害を引起す結果とな
ることがある。しかしながら、上述した読出しエ
ラーの中には正しい情報を再書込みを行うことに
よつて修復されて、次回以降は読出しエラーを生
じない場合が多くあることが経験上よく知られて
いる。
従つて本発明の目的は、訂正可能な同一エラー
が繰返し発生したとき、その発生状況を把握して
必要に応じて正しい情報の再書込みを行うことの
できる記憶装置の制御方式を提供し、これによつ
て記憶装置の読出しエラーを減少せしめて情報処
理システムの信頼性と処理効率を高めることので
きる記嘉装置の制御方式を提供することにある。
が繰返し発生したとき、その発生状況を把握して
必要に応じて正しい情報の再書込みを行うことの
できる記憶装置の制御方式を提供し、これによつ
て記憶装置の読出しエラーを減少せしめて情報処
理システムの信頼性と処理効率を高めることので
きる記嘉装置の制御方式を提供することにある。
本発明の記憶装置の制御方式は、データの書込
みおよび読出し可能な記憶装置から前記データの
読出し動作中に訂正可能エラーが発生したとき、
前記訂正可能エラーが発生した読出しエラーを訂
正した訂正データを上位装置に送出すると共に前
記訂正可能エラーが発生した読出しデータを記憶
してある前記記憶装置内の記憶位置情報と前記訂
正可能エラーの発生回数とを随時書込み読出し可
能記憶手段に記憶しておき、所定の時期に前記随
時書込み読出し可能記憶手段から前記記憶した前
記訂正可能エラーの発生回数を読出して所定の値
と比較し、前記訂正可能エラーの発生回数が前記
所定の値以上のときはその訂正可能エラーを発生
した前記読出しデータの前記記憶位置情報を前記
随時書込み読出し可能記憶手段から読出し、前記
読出した前記記憶位置情報によつて前記記憶装置
内の記憶位置を指定して前記記憶位置に記憶して
あるデータを読出し、この読出したデータを訂正
して再び前記記憶装置内の前記記憶位置に書込む
ことを含んで構成される。
みおよび読出し可能な記憶装置から前記データの
読出し動作中に訂正可能エラーが発生したとき、
前記訂正可能エラーが発生した読出しエラーを訂
正した訂正データを上位装置に送出すると共に前
記訂正可能エラーが発生した読出しデータを記憶
してある前記記憶装置内の記憶位置情報と前記訂
正可能エラーの発生回数とを随時書込み読出し可
能記憶手段に記憶しておき、所定の時期に前記随
時書込み読出し可能記憶手段から前記記憶した前
記訂正可能エラーの発生回数を読出して所定の値
と比較し、前記訂正可能エラーの発生回数が前記
所定の値以上のときはその訂正可能エラーを発生
した前記読出しデータの前記記憶位置情報を前記
随時書込み読出し可能記憶手段から読出し、前記
読出した前記記憶位置情報によつて前記記憶装置
内の記憶位置を指定して前記記憶位置に記憶して
あるデータを読出し、この読出したデータを訂正
して再び前記記憶装置内の前記記憶位置に書込む
ことを含んで構成される。
以下本発明について図面を参照して詳細に説明
する。
する。
第１図は本発明の制御方式を適用するのに好適
な磁気デイスク装置を制御するための磁気デイス
ク制御装置の一例の構成を示すブロツク図であ
る。図において、インターフエイス制御回路９は
HOST１２との間でデータ信号および制御信号
の授受を行い、以下に述べる磁気デイスク制御装
置内の各回路との間でこれらの信号の伝達を行
う。制御処理回路（以下制御用CPUと略称する）
２は、読出し専用メモリ（以下ROMと略称す
る）６に格納されている動作手順に従つて磁気デ
イスク制御装置の動作を制御する回路で、データ
バスライン２１によつてインターフエイス制御回
路９、ROM６、第一ランダムアクセスメモリ
（以下RAMと略称する）７、第二ランダムア
クセスメモリ（以下RAMと略称する）８、書
込み読出し制御回路（以下Ｒ／Ｗ制御回路と略称
する）４および誤り修正回路（以下ECC回路と
略称する）５と、またアドレスバスライン２２に
よつてROM６、RAM７およびRAM８と接
続されている。Ｒ／Ｗ制御回路４は制御用CPU
２の制御によりインターフエイス制御回路９を介
してHOST２との間で送受されるデータまたは
RAM７に格納されているデータの磁気デイス
ク装置（以下DKUと略称する）１１への書込み
または読出し動作の制御を行う。ECC回路５は
DKU１１から読出したデータに誤りがある場合
これを検出して訂正し、インターフエイス制御回
路９を介してHOST１２に送出するかまたは
RAM７に格納する。RAM７はインターフ
エイス回路９を介してHOST１２から送られて
くるデータや制御信号またはECC回路５におい
て修正されたデータを一時格納を行う。RAM
８は、読出しデータに訂正可能なエラーがあるの
をECC回路５が検出したとき、そのエラーの発
生位置すなわちヘツド番号やトラツク番号または
セクタ番号と発生回数とを記憶する。ROM６は
後述する本発明の制御方式の各動作手順を格納し
ておく回路で、制御用CPU２からアドレスバス
２２によつてその番地を指定されてデータバス２
１によつて読出される。なおメモリアクセス制御
回路（以下DMAコントローラという）３は、
ECC回路５から訂正された読出しデータをRAM
７に格納するときDKU１１の読出し速度に合
わせてRAM７の番地指定を行うための制御回
路で制御用CPU２に代つて動作する。また直流
電源１３は磁気デイスク制御装置（以下DKCと
いう）１０の電源が切断されたとき、RAMに
記録されているエラー情報（エラー位置情報およ
びエラー回数情報を保存しておくために設けてあ
る。
な磁気デイスク装置を制御するための磁気デイス
ク制御装置の一例の構成を示すブロツク図であ
る。図において、インターフエイス制御回路９は
HOST１２との間でデータ信号および制御信号
の授受を行い、以下に述べる磁気デイスク制御装
置内の各回路との間でこれらの信号の伝達を行
う。制御処理回路（以下制御用CPUと略称する）
２は、読出し専用メモリ（以下ROMと略称す
る）６に格納されている動作手順に従つて磁気デ
イスク制御装置の動作を制御する回路で、データ
バスライン２１によつてインターフエイス制御回
路９、ROM６、第一ランダムアクセスメモリ
（以下RAMと略称する）７、第二ランダムア
クセスメモリ（以下RAMと略称する）８、書
込み読出し制御回路（以下Ｒ／Ｗ制御回路と略称
する）４および誤り修正回路（以下ECC回路と
略称する）５と、またアドレスバスライン２２に
よつてROM６、RAM７およびRAM８と接
続されている。Ｒ／Ｗ制御回路４は制御用CPU
２の制御によりインターフエイス制御回路９を介
してHOST２との間で送受されるデータまたは
RAM７に格納されているデータの磁気デイス
ク装置（以下DKUと略称する）１１への書込み
または読出し動作の制御を行う。ECC回路５は
DKU１１から読出したデータに誤りがある場合
これを検出して訂正し、インターフエイス制御回
路９を介してHOST１２に送出するかまたは
RAM７に格納する。RAM７はインターフ
エイス回路９を介してHOST１２から送られて
くるデータや制御信号またはECC回路５におい
て修正されたデータを一時格納を行う。RAM
８は、読出しデータに訂正可能なエラーがあるの
をECC回路５が検出したとき、そのエラーの発
生位置すなわちヘツド番号やトラツク番号または
セクタ番号と発生回数とを記憶する。ROM６は
後述する本発明の制御方式の各動作手順を格納し
ておく回路で、制御用CPU２からアドレスバス
２２によつてその番地を指定されてデータバス２
１によつて読出される。なおメモリアクセス制御
回路（以下DMAコントローラという）３は、
ECC回路５から訂正された読出しデータをRAM
７に格納するときDKU１１の読出し速度に合
わせてRAM７の番地指定を行うための制御回
路で制御用CPU２に代つて動作する。また直流
電源１３は磁気デイスク制御装置（以下DKCと
いう）１０の電源が切断されたとき、RAMに
記録されているエラー情報（エラー位置情報およ
びエラー回数情報を保存しておくために設けてあ
る。
次に、上記の構成を有するDKC１０および
DKU１１に対して本発明の制御方式を適用する
場合の動作について第２図のフローチヤートを参
照して説明する。
DKU１１に対して本発明の制御方式を適用する
場合の動作について第２図のフローチヤートを参
照して説明する。
DKU１１からデータを読出してHOST１２に
送出中にエラーが発生したとき（参照番号31）
は、ECC回路５において訂正可能なエラーであ
るかどうかを判断し（参照番号32）、訂正不可能
なエラーの場合はそのエラーに対応する次の処理
動作を実行する（参照番号33）。訂正可能なエラ
ーの場合は、ECC回路５において読出しデータ
を訂正し（参照番号34）で訂正データをHOST
１２に送出する（参照番号36）と同時に、RAM
８にそのエラーの発生した磁気デイスク上の位
置データとエラー発生回路とを記録する（初回の
ときは１を記録、２回目以降のときは１ずつ加算
する）（参照番号35）。以上の動作は通常のDKU
１１からのデータを読出し動作中、継続して行わ
れる。
送出中にエラーが発生したとき（参照番号31）
は、ECC回路５において訂正可能なエラーであ
るかどうかを判断し（参照番号32）、訂正不可能
なエラーの場合はそのエラーに対応する次の処理
動作を実行する（参照番号33）。訂正可能なエラ
ーの場合は、ECC回路５において読出しデータ
を訂正し（参照番号34）で訂正データをHOST
１２に送出する（参照番号36）と同時に、RAM
８にそのエラーの発生した磁気デイスク上の位
置データとエラー発生回路とを記録する（初回の
ときは１を記録、２回目以降のときは１ずつ加算
する）（参照番号35）。以上の動作は通常のDKU
１１からのデータを読出し動作中、継続して行わ
れる。
一方制御用のCPU２は、所定の時期または所
定の周期（例えば毎日定時に１回）にROM６に
格納されている動作手順によつてRAM８に記
録されているエラー回数の読出しを行い、記憶さ
れているエラー回数の中に規定の回数（ｎ）以上
のものがあるかどうかをしらべ（参照番号38）、
ｎ以上のものがない場合はHOST１２との接続
を継続して従前どおりDKU１１に対するデータ
の書込みまたは読出し特作を行う（参照番号45）。
RAM８に記憶されているエラー回数の中にｎ
以上のものがある場合は、制御用CPU２はDKU
１０とHOST１２との接続を切離し（参照番号
39）でそのｎ回以上の値が記憶されたエラーの発
生位置を示す位置情報をRAM８から読出し
（参照番号40）、読出した位置情報の指示する磁気
デイスク上の位置にDKU１１の磁気ヘツドを位
置決めしてその位置に記憶してあるデータを読出
す（参照番号41）。
定の周期（例えば毎日定時に１回）にROM６に
格納されている動作手順によつてRAM８に記
録されているエラー回数の読出しを行い、記憶さ
れているエラー回数の中に規定の回数（ｎ）以上
のものがあるかどうかをしらべ（参照番号38）、
ｎ以上のものがない場合はHOST１２との接続
を継続して従前どおりDKU１１に対するデータ
の書込みまたは読出し特作を行う（参照番号45）。
RAM８に記憶されているエラー回数の中にｎ
以上のものがある場合は、制御用CPU２はDKU
１０とHOST１２との接続を切離し（参照番号
39）でそのｎ回以上の値が記憶されたエラーの発
生位置を示す位置情報をRAM８から読出し
（参照番号40）、読出した位置情報の指示する磁気
デイスク上の位置にDKU１１の磁気ヘツドを位
置決めしてその位置に記憶してあるデータを読出
す（参照番号41）。
上記の動作によつてDKU１１から読出したデ
ータはECC回路５に送られてここで訂正されて
正しいデータとなつて一旦RAM７に格納され
る。（参照番号42）。この格納動作は制御CPU２
の制御から切替えられてDMAコントローラ３の
制御下に行われる。訂正データのRAM７への
格納動作が終わるとRRAM７の動作は再び制
御CPU２の制御に切替えられ、再度読出されて
Ｒ／Ｗ制御回路４を介してDKU１１の元の記憶
位置に書込まれる（参照番号43）。この書込み動
作によつてDKU１１には訂正されて正しくなつ
たデータが書込まれるので次回の読出し動作以降
は読出しエラーの発生が防止される。
ータはECC回路５に送られてここで訂正されて
正しいデータとなつて一旦RAM７に格納され
る。（参照番号42）。この格納動作は制御CPU２
の制御から切替えられてDMAコントローラ３の
制御下に行われる。訂正データのRAM７への
格納動作が終わるとRRAM７の動作は再び制
御CPU２の制御に切替えられ、再度読出されて
Ｒ／Ｗ制御回路４を介してDKU１１の元の記憶
位置に書込まれる（参照番号43）。この書込み動
作によつてDKU１１には訂正されて正しくなつ
たデータが書込まれるので次回の読出し動作以降
は読出しエラーの発生が防止される。
訂正データのDKU１１への書込み動作と並行
して、制御用CPU２はRAM８に指令を与え、
該当するエラー回数の記憶を零に復帰させる（参
照番号44）。RAM８に記憶されているエラー
回数の中にｎ以上のものが２個以上ある場合は、
すべてのものに対して上記の動作を行い、すべて
の訂正データのDKU１１への再書込みが終了す
ると再びHOST１２と接続して通常の書込みま
たは読取り動作を継続して行う。
して、制御用CPU２はRAM８に指令を与え、
該当するエラー回数の記憶を零に復帰させる（参
照番号44）。RAM８に記憶されているエラー
回数の中にｎ以上のものが２個以上ある場合は、
すべてのものに対して上記の動作を行い、すべて
の訂正データのDKU１１への再書込みが終了す
ると再びHOST１２と接続して通常の書込みま
たは読取り動作を継続して行う。
上記の実施例は本発明を磁気デイスク装置に対
して適用した例であるが、本発明の適用は磁気デ
イスク装置に限定されるものでなく、磁気テープ
装置や書込みおよび読出し可能な光デイスク装置
等書込みおよび読出し可能な他の記憶装置に対し
ても適用し得ることは上述の説明から当業者の容
易に理解し得るところである。
して適用した例であるが、本発明の適用は磁気デ
イスク装置に限定されるものでなく、磁気テープ
装置や書込みおよび読出し可能な光デイスク装置
等書込みおよび読出し可能な他の記憶装置に対し
ても適用し得ることは上述の説明から当業者の容
易に理解し得るところである。
以上詳細に説明したように、本発明の記憶装置
の制御方式を用いることにより、記憶装置の同一
記憶装置から訂正可能な読出しエラーが多発する
場合に、正しいデータを自動的に再書込みができ
るので、読出しエラーの再発生を防止でき、従つ
て情報処理システムの処理効率と信頼性とを向上
させ、またシステムダウンを防止できるという効
果がある。
の制御方式を用いることにより、記憶装置の同一
記憶装置から訂正可能な読出しエラーが多発する
場合に、正しいデータを自動的に再書込みができ
るので、読出しエラーの再発生を防止でき、従つ
て情報処理システムの処理効率と信頼性とを向上
させ、またシステムダウンを防止できるという効
果がある。
第１図は本発明を適用する磁気デイスク制御装
置の一例の構成を示すブロツク図、第２図は本発
明の一実施例を示すフローチヤートである。 図において、２……制御用処理回路（制御用
CPU）、３……メモリアクセス制御回路（DMA
コントローラ）、４……書込み読出し制御回路
（Ｒ／Ｗ制御回路）、５……誤り訂正回路（ECC
回路）、６……読出し専用メモリ（ROM）、７…
…第一ランダムアクセスメモリ（RAM）、８
……第二ランダムアクセスメモリ（RAM）、
９……インターフエイス制御回路、１０……磁気
デイスク制御装置（DKC）、１１……磁気デイス
ク装置（DKU）、１２……上位装置（HOST）。
置の一例の構成を示すブロツク図、第２図は本発
明の一実施例を示すフローチヤートである。 図において、２……制御用処理回路（制御用
CPU）、３……メモリアクセス制御回路（DMA
コントローラ）、４……書込み読出し制御回路
（Ｒ／Ｗ制御回路）、５……誤り訂正回路（ECC
回路）、６……読出し専用メモリ（ROM）、７…
…第一ランダムアクセスメモリ（RAM）、８
……第二ランダムアクセスメモリ（RAM）、
９……インターフエイス制御回路、１０……磁気
デイスク制御装置（DKC）、１１……磁気デイス
ク装置（DKU）、１２……上位装置（HOST）。
Claims (1)
- １ データの書込みおよび読出し可能な記憶装置
から前記データの読出し動作中に訂正可能エラー
が発生したとき、前記訂正可能エラーが発生した
読出しデータを訂正した訂正データを上位装置に
送出すると共に前記訂正可能エラーが発生した読
出しデータを記憶してある前記記憶装置内の記憶
装置情報と前記訂正可能エラーの発生回数とを随
時書込み読出し可能記憶手段に記憶しておき、所
定の時期に前記随時書込み読出し可能記憶手段か
ら前記記憶した前記訂正可能エラーの発生回数を
読出して所定の値と比較し、前記訂正可能エラー
の発生回数が前記所定の値以上のときはその訂正
可能エラーを発生した前記読出しデータの前記記
憶位置情報を前記随時書込み読出し可能記憶手段
から読出し、前記読出した前記記憶位置情報によ
つて前記記憶装置内の記憶位置を指定して前記記
憶位置に記憶してあるデータを読出し、この読出
したデータを訂正して再び前記記憶装置内の前記
記憶位置に書込むことを含むことを特徴とする記
憶装置の制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24918983A JPS60136960A (ja) | 1983-12-26 | 1983-12-26 | 記憶装置の制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24918983A JPS60136960A (ja) | 1983-12-26 | 1983-12-26 | 記憶装置の制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60136960A JPS60136960A (ja) | 1985-07-20 |
| JPH0313669B2 true JPH0313669B2 (ja) | 1991-02-25 |
Family
ID=17189220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24918983A Granted JPS60136960A (ja) | 1983-12-26 | 1983-12-26 | 記憶装置の制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136960A (ja) |
-
1983
- 1983-12-26 JP JP24918983A patent/JPS60136960A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60136960A (ja) | 1985-07-20 |
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