JPS613258A - 補助記憶装置のデ−タ保護システム - Google Patents
補助記憶装置のデ−タ保護システムInfo
- Publication number
- JPS613258A JPS613258A JP59123454A JP12345484A JPS613258A JP S613258 A JPS613258 A JP S613258A JP 59123454 A JP59123454 A JP 59123454A JP 12345484 A JP12345484 A JP 12345484A JP S613258 A JPS613258 A JP S613258A
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- Japan
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- auxiliary storage
- storage device
- power supply
- data
- voltage
- Prior art date
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- Pending
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-
- Y02B60/1225—
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し発明の属する技術分野〕
本発明は、ハードディスク装置、フロッピディスク装置
等の補助記憶装置に対して、その動作中に電源が停電し
たときに、データを保護する補助記憶装置のデータ保護
システムに関するものである。
等の補助記憶装置に対して、その動作中に電源が停電し
たときに、データを保護する補助記憶装置のデータ保護
システムに関するものである。
補助記憶装置では、駆動電源が停電したときに、停電処
理を施して、データを保護する手段が設けられたものが
ある。
理を施して、データを保護する手段が設けられたものが
ある。
従来、このような補助記憶装置のデータ保護システムと
して、例えば、第6図に示す構成ブロック図のものがあ
った。
して、例えば、第6図に示す構成ブロック図のものがあ
った。
第6図において、10は交流電源、20は電源回路、3
0は補助記憶コントローラ、40は補助記憶装置、50
はCPUボードである。
0は補助記憶コントローラ、40は補助記憶装置、50
はCPUボードである。
交流電源10は、A C100Vの電圧を供給する。
電源回路20は、交流電源10からAClooVの電圧
を受け、この電圧をもとにして、補助記憶コントローラ
30、補助記憶装置40およびCPUボード50に駆動
電圧を印加する。この電源回路20には、停電検出回路
21が内蔵されている。
を受け、この電圧をもとにして、補助記憶コントローラ
30、補助記憶装置40およびCPUボード50に駆動
電圧を印加する。この電源回路20には、停電検出回路
21が内蔵されている。
この停電検出回路21は、交流電源10から電源回路2
0に供給されてくる電圧を監視し、交流電源10に停電
が発生したときに停電子告信号を出力する。
0に供給されてくる電圧を監視し、交流電源10に停電
が発生したときに停電子告信号を出力する。
補助記憶コントローラ301Cは、バッファメモリ31
と停電時コントロール回路32が内蔵されている。
と停電時コントロール回路32が内蔵されている。
バッファメモリ31には、補助記憶装置40に対して読
み書きされるデータが一時記憶される。
み書きされるデータが一時記憶される。
停電時コントロール回路32は、停電検出回路21から
停電子告信号を受けたときは、データについての次のセ
クタをバッファメモリ31にリードまたはライトするか
否かを判断する。
停電子告信号を受けたときは、データについての次のセ
クタをバッファメモリ31にリードまたはライトするか
否かを判断する。
補助記憶波[40は、補助記憶コントローラ3゜により
バッファメモリ31内のデータが書き込まれる。
バッファメモリ31内のデータが書き込まれる。
CPUボード50には、CPU51、主記憶装置52お
よびDMAコントローラ53が設けられていて、これら
は内部バスで接続されている。
よびDMAコントローラ53が設けられていて、これら
は内部バスで接続されている。
CPU51は、補助記憶コントローラ3oを制御する。
主記憶装置52には、バッファメモリ31に記憶するデ
ータ、処理プログラム、ワークエリア等が格納されてい
る。
ータ、処理プログラム、ワークエリア等が格納されてい
る。
DMAコントローラ53は、主記憶装置52と補助記憶
コントローラ30の間でデータの・DMA転送を行なわ
せる。
コントローラ30の間でデータの・DMA転送を行なわ
せる。
しかし、このような補助記憶装置のデータ保護システム
では、電源回路20に停電検出回路21を設け、しかも
補助記憶コントローラ30に停電時コントロール回路3
2を設ける必要がある。このことから、構成が複雑にな
るという問題点があった・ 〔発明の目的〕 本発明は上述したような問題点を除去するためになされ
たものであり、電源回路と補助記憶コントローラに停電
検出回路と停電時コントロール回路を設ける必要がなく
、構成が簡単な補助記憶装置のデータ保護システムを実
現することを目的とする。
では、電源回路20に停電検出回路21を設け、しかも
補助記憶コントローラ30に停電時コントロール回路3
2を設ける必要がある。このことから、構成が複雑にな
るという問題点があった・ 〔発明の目的〕 本発明は上述したような問題点を除去するためになされ
たものであり、電源回路と補助記憶コントローラに停電
検出回路と停電時コントロール回路を設ける必要がなく
、構成が簡単な補助記憶装置のデータ保護システムを実
現することを目的とする。
第1図は本発明にかかる補助記憶装置のデータ保護シス
テムの一実施例を示した構成ブロック図である。第1図
において、第6図と同一のものは同一符号を付ける。
テムの一実施例を示した構成ブロック図である。第1図
において、第6図と同一のものは同一符号を付ける。
第1図において、60は補助記憶コントローラ、70は
第1の電源回路、80は第2゛の電源回路である。
第1の電源回路、80は第2゛の電源回路である。
補助記憶コントローラ60には、バッファメモリ61が
内蔵されている。バッファメモリ61には、補助記憶装
置40に対して読み書きされるデータが一時記憶される
ゎ補助記憶コントロニラ60とCPUボード50の間は
、バス62で接続されている。また、補助記憶コントロ
ーラ60と補助記憶装置40の間はコントロール線63
とデータ線64で接続されている。
内蔵されている。バッファメモリ61には、補助記憶装
置40に対して読み書きされるデータが一時記憶される
ゎ補助記憶コントロニラ60とCPUボード50の間は
、バス62で接続されている。また、補助記憶コントロ
ーラ60と補助記憶装置40の間はコントロール線63
とデータ線64で接続されている。
第1の電源回路70は、交流電源10からACloov
の電圧を受け、この電圧をもとにして、CPUボード5
0に駆動電圧を供給する。この第1の電源回路70は、
交流電源10が停電しても、一定の保持時間だけCPU
ボード40に駆動電圧を正常に供給する。
の電圧を受け、この電圧をもとにして、CPUボード5
0に駆動電圧を供給する。この第1の電源回路70は、
交流電源10が停電しても、一定の保持時間だけCPU
ボード40に駆動電圧を正常に供給する。
第2の電源回路80は、交流電源lOからACloov
の電圧を受け、この電圧をもとにして、補助記憶コント
ローラ60と補助記憶装置40に駆動電圧を供給する。
の電圧を受け、この電圧をもとにして、補助記憶コント
ローラ60と補助記憶装置40に駆動電圧を供給する。
この第2の電源回路80は、交流電源が停電しても、一
定の保持時間だけ補助記憶コントローラ60と補助記憶
装置40に鼻動電圧を正常に供給する。第2の電源回路
80の保持時間は、第1の電源回路70の保持時間より
も長い。第1の電源回路70および第2の電源回路80
の保持時間を、それぞれT、およびT2とすると、これ
らの保持時間の差T2− T、は、補助記憶コントロー
ラ60がバッファメモリ61内の全データを処理する時
間よシも長い時間に設定されている。
定の保持時間だけ補助記憶コントローラ60と補助記憶
装置40に鼻動電圧を正常に供給する。第2の電源回路
80の保持時間は、第1の電源回路70の保持時間より
も長い。第1の電源回路70および第2の電源回路80
の保持時間を、それぞれT、およびT2とすると、これ
らの保持時間の差T2− T、は、補助記憶コントロー
ラ60がバッファメモリ61内の全データを処理する時
間よシも長い時間に設定されている。
次に、このような補助記憶装置のデータ保護システムの
動作について説明する。
動作について説明する。
第2図は第1図の補助記憶装置のデータ保護システムの
動作説明用のタイムチャートである。
動作説明用のタイムチャートである。
第2図において、(a)は第1および第2の電源回路7
0および80の入力電圧、(b)はデータのDMA転送
動作、(c)は補助記憶装置40への書き込み動作、(
d)は第1の電源回路70が供給する駆動電圧、(e)
は第2の電源回路80が供給する駆動電圧のタイムチャ
ートである。
0および80の入力電圧、(b)はデータのDMA転送
動作、(c)は補助記憶装置40への書き込み動作、(
d)は第1の電源回路70が供給する駆動電圧、(e)
は第2の電源回路80が供給する駆動電圧のタイムチャ
ートである。
データのDMA転送動作の線中(Aに示す期間内)の時
刻t0で交流電源10に停電が発生したとする。
刻t0で交流電源10に停電が発生したとする。
停電発生の直後から保持時間T1が経過するまでは、第
1の電源回路70からの駆動電圧によシC’PUボード
50は正常動作する。また、停電発生の直後から保持時
間T2が経過するまでは、第2の電源回路80からの駆
動電圧により補助記憶コントローラ60と補助記憶装置
40は正常に動作する。
1の電源回路70からの駆動電圧によシC’PUボード
50は正常動作する。また、停電発生の直後から保持時
間T2が経過するまでは、第2の電源回路80からの駆
動電圧により補助記憶コントローラ60と補助記憶装置
40は正常に動作する。
停電が発生してから保持時間T、が経過すると(時刻t
、になったとき)、CPUボード50は正常に動作しな
くなる。したがって、時刻t、以降は、DMA動作が禁
止され、主記憶装置52から補助記憶装置40ヘデータ
が転送されなくなる。
、になったとき)、CPUボード50は正常に動作しな
くなる。したがって、時刻t、以降は、DMA動作が禁
止され、主記憶装置52から補助記憶装置40ヘデータ
が転送されなくなる。
保持時間T、は保持時間T2よりも長いため、時刻t、
以降も補助記憶装置40と補助記憶コントローラ60は
正常に動作する。
以降も補助記憶装置40と補助記憶コントローラ60は
正常に動作する。
保持時間T2が経過するまでの間に、補助記憶コントロ
ーラ60は、バッファメモリ61内にデータがいっばい
になったのを確認して、補助記憶装置40に1セクタ分
のデータを送り、書き込みを行なう。このときに、補助
記憶コントローラ60は、内部のファームウェアにより
・、補助記憶装置40への書き込み動作の開始条件を監
視1〜でいる。
ーラ60は、バッファメモリ61内にデータがいっばい
になったのを確認して、補助記憶装置40に1セクタ分
のデータを送り、書き込みを行なう。このときに、補助
記憶コントローラ60は、内部のファームウェアにより
・、補助記憶装置40への書き込み動作の開始条件を監
視1〜でいる。
このような書き込みの動作は、Bに示す期間内に行なわ
れる。
れる。
保持時間の差T2− T、は、書き込み期間Bの長さよ
りも長い時間に設定されているため、書き込み動作が終
わった後に、第2の電源回路80による駆動電圧の供給
が終了する。このため、停電が発生しても、補助記憶装
置40の記憶内容がこわされることはない。
りも長い時間に設定されているため、書き込み動作が終
わった後に、第2の電源回路80による駆動電圧の供給
が終了する。このため、停電が発生しても、補助記憶装
置40の記憶内容がこわされることはない。
実際には、停電に対しては、例えば保持時間T2として
は20m5ecJJ、上必要であシ、保持時間の差T2
− T、は約20 m5ecに設定されている。
は20m5ecJJ、上必要であシ、保持時間の差T2
− T、は約20 m5ecに設定されている。
このような補助記憶装置のデータ保護システムによれば
、次のような効果が得られる。
、次のような効果が得られる。
停電後における電圧の保持時間が異なる2種類の電源回
路70と80を用い、これらの保持時間の差T2− T
、を、補助記憶コントローラ60のデータ処理時間より
も長い時間に設定している。これによって、停電後には
、CPUボード50によるDMA動作の禁止と、補助記
憶コントローラ60の正常動作を保証することができる
。このため、停電時のE CC(Error Corr
ecting Code)エラー、CRC(Cycli
c Redundacy Check )エラー等の発
生を防止することができる。
路70と80を用い、これらの保持時間の差T2− T
、を、補助記憶コントローラ60のデータ処理時間より
も長い時間に設定している。これによって、停電後には
、CPUボード50によるDMA動作の禁止と、補助記
憶コントローラ60の正常動作を保証することができる
。このため、停電時のE CC(Error Corr
ecting Code)エラー、CRC(Cycli
c Redundacy Check )エラー等の発
生を防止することができる。
このようにしてエラーを防止するのに、電源回路と補助
記憶コントローラに停電検出回路と停電時コントロール
回路を設ける必要がないことから、構成が簡単に々る。
記憶コントローラに停電検出回路と停電時コントロール
回路を設ける必要がないことから、構成が簡単に々る。
第1図は本発明にかかる補助記憶装置のデータ保護シス
テムの一実施例を示した構成ブロック図、第2図は第1
図のシステムの動作説明用のタイムチャート、第3図は
補助記憶装置のデータ保護システムの従来例の構成ブロ
ック図である。 10・・・交流電源、40・・・補助記憶装置、50・
・・CPUボード、51・・・CPU、52・・・主記
憶装置、53・・・DMAコントローラ、60・・・補
助記憶コントローラ、61・・・バッファメモリ、70
・・・第1の電源回路、80・・・第2の電源回路。 第7図
テムの一実施例を示した構成ブロック図、第2図は第1
図のシステムの動作説明用のタイムチャート、第3図は
補助記憶装置のデータ保護システムの従来例の構成ブロ
ック図である。 10・・・交流電源、40・・・補助記憶装置、50・
・・CPUボード、51・・・CPU、52・・・主記
憶装置、53・・・DMAコントローラ、60・・・補
助記憶コントローラ、61・・・バッファメモリ、70
・・・第1の電源回路、80・・・第2の電源回路。 第7図
Claims (1)
- 【特許請求の範囲】 データが一時記憶されるバッファメモリを内蔵している
補助記憶コントローラと、 該補助記憶コントローラによって前記バッファメモリ内
のデータが書き込まれる補助記憶装置と、CPU、主記
憶装置およびDMAコントローラを有し、前記CPUに
より前記補助記憶コントローラを制御するとともに、前
記DMAコントローラにより前記主記憶装置と補助記憶
コントローラの間でデータのDMA転送動作を行なわせ
るCPUボードと、 交流電圧を供給する交流電源と、 該交流電源から交流電圧を受け、この電圧をもとにして
、前記CPUボードに駆動電圧を供給し、交流電源が停
電しても、一定の保持時間だけ正常に駆動電圧を供給す
る第1の電源回路と、 前記交流電源から交流電圧を受け、この電圧をもとにし
て、前記補助記憶コントローラと補助記憶装置に駆動電
圧を供給し、交流電源が停電しても、前記第1の電源回
路の保持時間よりも長い保持時間だけ正常に駆動電圧を
供給するとともに、この保持時間と第1の電源回路の保
持時間との差が、補助記憶コントローラが前記バッファ
メモリ内の全データを処理する時間よりも長い時間に設
定された第2の電源回路 とからなる補助記憶装置のデータ保護システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59123454A JPS613258A (ja) | 1984-06-15 | 1984-06-15 | 補助記憶装置のデ−タ保護システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59123454A JPS613258A (ja) | 1984-06-15 | 1984-06-15 | 補助記憶装置のデ−タ保護システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS613258A true JPS613258A (ja) | 1986-01-09 |
Family
ID=14861011
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59123454A Pending JPS613258A (ja) | 1984-06-15 | 1984-06-15 | 補助記憶装置のデ−タ保護システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS613258A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04281542A (ja) * | 1991-03-11 | 1992-10-07 | Matsushita Electric Ind Co Ltd | 情報処理装置 |
JP2015215900A (ja) * | 2014-05-12 | 2015-12-03 | エルエス産電株式会社Lsis Co., Ltd. | メモリデータバックアップ機能を有する電子装置 |
-
1984
- 1984-06-15 JP JP59123454A patent/JPS613258A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04281542A (ja) * | 1991-03-11 | 1992-10-07 | Matsushita Electric Ind Co Ltd | 情報処理装置 |
JP2015215900A (ja) * | 2014-05-12 | 2015-12-03 | エルエス産電株式会社Lsis Co., Ltd. | メモリデータバックアップ機能を有する電子装置 |
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