JPS613258A - 補助記憶装置のデ−タ保護システム - Google Patents
補助記憶装置のデ−タ保護システムInfo
- Publication number
- JPS613258A JPS613258A JP59123454A JP12345484A JPS613258A JP S613258 A JPS613258 A JP S613258A JP 59123454 A JP59123454 A JP 59123454A JP 12345484 A JP12345484 A JP 12345484A JP S613258 A JPS613258 A JP S613258A
- Authority
- JP
- Japan
- Prior art keywords
- auxiliary storage
- storage device
- power supply
- data
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- Y02B60/1225—
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し発明の属する技術分野〕
本発明は、ハードディスク装置、フロッピディスク装置
等の補助記憶装置に対して、その動作中に電源が停電し
たときに、データを保護する補助記憶装置のデータ保護
システムに関するものである。
等の補助記憶装置に対して、その動作中に電源が停電し
たときに、データを保護する補助記憶装置のデータ保護
システムに関するものである。
補助記憶装置では、駆動電源が停電したときに、停電処
理を施して、データを保護する手段が設けられたものが
ある。
理を施して、データを保護する手段が設けられたものが
ある。
従来、このような補助記憶装置のデータ保護システムと
して、例えば、第６図に示す構成ブロック図のものがあ
った。
して、例えば、第６図に示す構成ブロック図のものがあ
った。
第６図において、１０は交流電源、２０は電源回路、３
０は補助記憶コントローラ、４０は補助記憶装置、５０
はＣＰＵボードである。
０は補助記憶コントローラ、４０は補助記憶装置、５０
はＣＰＵボードである。
交流電源１０は、Ａ Ｃ１００Ｖの電圧を供給する。
電源回路２０は、交流電源１０からＡＣｌｏｏＶの電圧
を受け、この電圧をもとにして、補助記憶コントローラ
３０、補助記憶装置４０およびＣＰＵボード５０に駆動
電圧を印加する。この電源回路２０には、停電検出回路
２１が内蔵されている。
を受け、この電圧をもとにして、補助記憶コントローラ
３０、補助記憶装置４０およびＣＰＵボード５０に駆動
電圧を印加する。この電源回路２０には、停電検出回路
２１が内蔵されている。
この停電検出回路２１は、交流電源１０から電源回路２
０に供給されてくる電圧を監視し、交流電源１０に停電
が発生したときに停電子告信号を出力する。
０に供給されてくる電圧を監視し、交流電源１０に停電
が発生したときに停電子告信号を出力する。
補助記憶コントローラ３０１Ｃは、バッファメモリ３１
と停電時コントロール回路３２が内蔵されている。
と停電時コントロール回路３２が内蔵されている。
バッファメモリ３１には、補助記憶装置４０に対して読
み書きされるデータが一時記憶される。
み書きされるデータが一時記憶される。
停電時コントロール回路３２は、停電検出回路２１から
停電子告信号を受けたときは、データについての次のセ
クタをバッファメモリ３１にリードまたはライトするか
否かを判断する。
停電子告信号を受けたときは、データについての次のセ
クタをバッファメモリ３１にリードまたはライトするか
否かを判断する。
補助記憶波［４０は、補助記憶コントローラ３゜により
バッファメモリ３１内のデータが書き込まれる。
バッファメモリ３１内のデータが書き込まれる。
ＣＰＵボード５０には、ＣＰＵ５１、主記憶装置５２お
よびＤＭＡコントローラ５３が設けられていて、これら
は内部バスで接続されている。
よびＤＭＡコントローラ５３が設けられていて、これら
は内部バスで接続されている。
ＣＰＵ５１は、補助記憶コントローラ３ｏを制御する。
主記憶装置５２には、バッファメモリ３１に記憶するデ
ータ、処理プログラム、ワークエリア等が格納されてい
る。
ータ、処理プログラム、ワークエリア等が格納されてい
る。
ＤＭＡコントローラ５３は、主記憶装置５２と補助記憶
コントローラ３０の間でデータの・ＤＭＡ転送を行なわ
せる。
コントローラ３０の間でデータの・ＤＭＡ転送を行なわ
せる。
しかし、このような補助記憶装置のデータ保護システム
では、電源回路２０に停電検出回路２１を設け、しかも
補助記憶コントローラ３０に停電時コントロール回路３
２を設ける必要がある。このことから、構成が複雑にな
るという問題点があった・ 〔発明の目的〕 本発明は上述したような問題点を除去するためになされ
たものであり、電源回路と補助記憶コントローラに停電
検出回路と停電時コントロール回路を設ける必要がなく
、構成が簡単な補助記憶装置のデータ保護システムを実
現することを目的とする。
では、電源回路２０に停電検出回路２１を設け、しかも
補助記憶コントローラ３０に停電時コントロール回路３
２を設ける必要がある。このことから、構成が複雑にな
るという問題点があった・ 〔発明の目的〕 本発明は上述したような問題点を除去するためになされ
たものであり、電源回路と補助記憶コントローラに停電
検出回路と停電時コントロール回路を設ける必要がなく
、構成が簡単な補助記憶装置のデータ保護システムを実
現することを目的とする。
第１図は本発明にかかる補助記憶装置のデータ保護シス
テムの一実施例を示した構成ブロック図である。第１図
において、第６図と同一のものは同一符号を付ける。
テムの一実施例を示した構成ブロック図である。第１図
において、第６図と同一のものは同一符号を付ける。
第１図において、６０は補助記憶コントローラ、７０は
第１の電源回路、８０は第２゛の電源回路である。
第１の電源回路、８０は第２゛の電源回路である。
補助記憶コントローラ６０には、バッファメモリ６１が
内蔵されている。バッファメモリ６１には、補助記憶装
置４０に対して読み書きされるデータが一時記憶される
ゎ補助記憶コントロニラ６０とＣＰＵボード５０の間は
、バス６２で接続されている。また、補助記憶コントロ
ーラ６０と補助記憶装置４０の間はコントロール線６３
とデータ線６４で接続されている。
内蔵されている。バッファメモリ６１には、補助記憶装
置４０に対して読み書きされるデータが一時記憶される
ゎ補助記憶コントロニラ６０とＣＰＵボード５０の間は
、バス６２で接続されている。また、補助記憶コントロ
ーラ６０と補助記憶装置４０の間はコントロール線６３
とデータ線６４で接続されている。
第１の電源回路７０は、交流電源１０からＡＣｌｏｏｖ
の電圧を受け、この電圧をもとにして、ＣＰＵボード５
０に駆動電圧を供給する。この第１の電源回路７０は、
交流電源１０が停電しても、一定の保持時間だけＣＰＵ
ボード４０に駆動電圧を正常に供給する。
の電圧を受け、この電圧をもとにして、ＣＰＵボード５
０に駆動電圧を供給する。この第１の電源回路７０は、
交流電源１０が停電しても、一定の保持時間だけＣＰＵ
ボード４０に駆動電圧を正常に供給する。
第２の電源回路８０は、交流電源ｌＯからＡＣｌｏｏｖ
の電圧を受け、この電圧をもとにして、補助記憶コント
ローラ６０と補助記憶装置４０に駆動電圧を供給する。
の電圧を受け、この電圧をもとにして、補助記憶コント
ローラ６０と補助記憶装置４０に駆動電圧を供給する。
この第２の電源回路８０は、交流電源が停電しても、一
定の保持時間だけ補助記憶コントローラ６０と補助記憶
装置４０に鼻動電圧を正常に供給する。第２の電源回路
８０の保持時間は、第１の電源回路７０の保持時間より
も長い。第１の電源回路７０および第２の電源回路８０
の保持時間を、それぞれＴ、およびＴ２とすると、これ
らの保持時間の差Ｔ２− Ｔ、は、補助記憶コントロー
ラ６０がバッファメモリ６１内の全データを処理する時
間よシも長い時間に設定されている。
定の保持時間だけ補助記憶コントローラ６０と補助記憶
装置４０に鼻動電圧を正常に供給する。第２の電源回路
８０の保持時間は、第１の電源回路７０の保持時間より
も長い。第１の電源回路７０および第２の電源回路８０
の保持時間を、それぞれＴ、およびＴ２とすると、これ
らの保持時間の差Ｔ２− Ｔ、は、補助記憶コントロー
ラ６０がバッファメモリ６１内の全データを処理する時
間よシも長い時間に設定されている。
次に、このような補助記憶装置のデータ保護システムの
動作について説明する。
動作について説明する。
第２図は第１図の補助記憶装置のデータ保護システムの
動作説明用のタイムチャートである。
動作説明用のタイムチャートである。
第２図において、（ａ）は第１および第２の電源回路７
０および８０の入力電圧、（ｂ）はデータのＤＭＡ転送
動作、（ｃ）は補助記憶装置４０への書き込み動作、（
ｄ）は第１の電源回路７０が供給する駆動電圧、（ｅ）
は第２の電源回路８０が供給する駆動電圧のタイムチャ
ートである。
０および８０の入力電圧、（ｂ）はデータのＤＭＡ転送
動作、（ｃ）は補助記憶装置４０への書き込み動作、（
ｄ）は第１の電源回路７０が供給する駆動電圧、（ｅ）
は第２の電源回路８０が供給する駆動電圧のタイムチャ
ートである。
データのＤＭＡ転送動作の線中（Ａに示す期間内）の時
刻ｔ０で交流電源１０に停電が発生したとする。
刻ｔ０で交流電源１０に停電が発生したとする。
停電発生の直後から保持時間Ｔ１が経過するまでは、第
１の電源回路７０からの駆動電圧によシＣ’ＰＵボード
５０は正常動作する。また、停電発生の直後から保持時
間Ｔ２が経過するまでは、第２の電源回路８０からの駆
動電圧により補助記憶コントローラ６０と補助記憶装置
４０は正常に動作する。
１の電源回路７０からの駆動電圧によシＣ’ＰＵボード
５０は正常動作する。また、停電発生の直後から保持時
間Ｔ２が経過するまでは、第２の電源回路８０からの駆
動電圧により補助記憶コントローラ６０と補助記憶装置
４０は正常に動作する。
停電が発生してから保持時間Ｔ、が経過すると（時刻ｔ
、になったとき）、ＣＰＵボード５０は正常に動作しな
くなる。したがって、時刻ｔ、以降は、ＤＭＡ動作が禁
止され、主記憶装置５２から補助記憶装置４０ヘデータ
が転送されなくなる。
、になったとき）、ＣＰＵボード５０は正常に動作しな
くなる。したがって、時刻ｔ、以降は、ＤＭＡ動作が禁
止され、主記憶装置５２から補助記憶装置４０ヘデータ
が転送されなくなる。
保持時間Ｔ、は保持時間Ｔ２よりも長いため、時刻ｔ、
以降も補助記憶装置４０と補助記憶コントローラ６０は
正常に動作する。
以降も補助記憶装置４０と補助記憶コントローラ６０は
正常に動作する。
保持時間Ｔ２が経過するまでの間に、補助記憶コントロ
ーラ６０は、バッファメモリ６１内にデータがいっばい
になったのを確認して、補助記憶装置４０に１セクタ分
のデータを送り、書き込みを行なう。このときに、補助
記憶コントローラ６０は、内部のファームウェアにより
・、補助記憶装置４０への書き込み動作の開始条件を監
視１〜でいる。
ーラ６０は、バッファメモリ６１内にデータがいっばい
になったのを確認して、補助記憶装置４０に１セクタ分
のデータを送り、書き込みを行なう。このときに、補助
記憶コントローラ６０は、内部のファームウェアにより
・、補助記憶装置４０への書き込み動作の開始条件を監
視１〜でいる。
このような書き込みの動作は、Ｂに示す期間内に行なわ
れる。
れる。
保持時間の差Ｔ２− Ｔ、は、書き込み期間Ｂの長さよ
りも長い時間に設定されているため、書き込み動作が終
わった後に、第２の電源回路８０による駆動電圧の供給
が終了する。このため、停電が発生しても、補助記憶装
置４０の記憶内容がこわされることはない。
りも長い時間に設定されているため、書き込み動作が終
わった後に、第２の電源回路８０による駆動電圧の供給
が終了する。このため、停電が発生しても、補助記憶装
置４０の記憶内容がこわされることはない。
実際には、停電に対しては、例えば保持時間Ｔ２として
は２０ｍ５ｅｃＪＪ、上必要であシ、保持時間の差Ｔ２
− Ｔ、は約２０ ｍ５ｅｃに設定されている。
は２０ｍ５ｅｃＪＪ、上必要であシ、保持時間の差Ｔ２
− Ｔ、は約２０ ｍ５ｅｃに設定されている。
このような補助記憶装置のデータ保護システムによれば
、次のような効果が得られる。
、次のような効果が得られる。
停電後における電圧の保持時間が異なる２種類の電源回
路７０と８０を用い、これらの保持時間の差Ｔ２− Ｔ
、を、補助記憶コントローラ６０のデータ処理時間より
も長い時間に設定している。これによって、停電後には
、ＣＰＵボード５０によるＤＭＡ動作の禁止と、補助記
憶コントローラ６０の正常動作を保証することができる
。このため、停電時のＥ ＣＣ（Ｅｒｒｏｒ Ｃｏｒｒ
ｅｃｔｉｎｇ Ｃｏｄｅ）エラー、ＣＲＣ（Ｃｙｃｌｉ
ｃ Ｒｅｄｕｎｄａｃｙ Ｃｈｅｃｋ ）エラー等の発
生を防止することができる。
路７０と８０を用い、これらの保持時間の差Ｔ２− Ｔ
、を、補助記憶コントローラ６０のデータ処理時間より
も長い時間に設定している。これによって、停電後には
、ＣＰＵボード５０によるＤＭＡ動作の禁止と、補助記
憶コントローラ６０の正常動作を保証することができる
。このため、停電時のＥ ＣＣ（Ｅｒｒｏｒ Ｃｏｒｒ
ｅｃｔｉｎｇ Ｃｏｄｅ）エラー、ＣＲＣ（Ｃｙｃｌｉ
ｃ Ｒｅｄｕｎｄａｃｙ Ｃｈｅｃｋ ）エラー等の発
生を防止することができる。
このようにしてエラーを防止するのに、電源回路と補助
記憶コントローラに停電検出回路と停電時コントロール
回路を設ける必要がないことから、構成が簡単に々る。
記憶コントローラに停電検出回路と停電時コントロール
回路を設ける必要がないことから、構成が簡単に々る。
第１図は本発明にかかる補助記憶装置のデータ保護シス
テムの一実施例を示した構成ブロック図、第２図は第１
図のシステムの動作説明用のタイムチャート、第３図は
補助記憶装置のデータ保護システムの従来例の構成ブロ
ック図である。 １０・・・交流電源、４０・・・補助記憶装置、５０・
・・ＣＰＵボード、５１・・・ＣＰＵ、５２・・・主記
憶装置、５３・・・ＤＭＡコントローラ、６０・・・補
助記憶コントローラ、６１・・・バッファメモリ、７０
・・・第１の電源回路、８０・・・第２の電源回路。 第７図
テムの一実施例を示した構成ブロック図、第２図は第１
図のシステムの動作説明用のタイムチャート、第３図は
補助記憶装置のデータ保護システムの従来例の構成ブロ
ック図である。 １０・・・交流電源、４０・・・補助記憶装置、５０・
・・ＣＰＵボード、５１・・・ＣＰＵ、５２・・・主記
憶装置、５３・・・ＤＭＡコントローラ、６０・・・補
助記憶コントローラ、６１・・・バッファメモリ、７０
・・・第１の電源回路、８０・・・第２の電源回路。 第７図
Claims (1)
- 【特許請求の範囲】 データが一時記憶されるバッファメモリを内蔵している
補助記憶コントローラと、 該補助記憶コントローラによって前記バッファメモリ内
のデータが書き込まれる補助記憶装置と、ＣＰＵ、主記
憶装置およびＤＭＡコントローラを有し、前記ＣＰＵに
より前記補助記憶コントローラを制御するとともに、前
記ＤＭＡコントローラにより前記主記憶装置と補助記憶
コントローラの間でデータのＤＭＡ転送動作を行なわせ
るＣＰＵボードと、 交流電圧を供給する交流電源と、 該交流電源から交流電圧を受け、この電圧をもとにして
、前記ＣＰＵボードに駆動電圧を供給し、交流電源が停
電しても、一定の保持時間だけ正常に駆動電圧を供給す
る第１の電源回路と、 前記交流電源から交流電圧を受け、この電圧をもとにし
て、前記補助記憶コントローラと補助記憶装置に駆動電
圧を供給し、交流電源が停電しても、前記第１の電源回
路の保持時間よりも長い保持時間だけ正常に駆動電圧を
供給するとともに、この保持時間と第１の電源回路の保
持時間との差が、補助記憶コントローラが前記バッファ
メモリ内の全データを処理する時間よりも長い時間に設
定された第２の電源回路 とからなる補助記憶装置のデータ保護システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123454A JPS613258A (ja) | 1984-06-15 | 1984-06-15 | 補助記憶装置のデ−タ保護システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123454A JPS613258A (ja) | 1984-06-15 | 1984-06-15 | 補助記憶装置のデ−タ保護システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS613258A true JPS613258A (ja) | 1986-01-09 |
Family
ID=14861011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59123454A Pending JPS613258A (ja) | 1984-06-15 | 1984-06-15 | 補助記憶装置のデ−タ保護システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS613258A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04281542A (ja) * | 1991-03-11 | 1992-10-07 | Matsushita Electric Ind Co Ltd | 情報処理装置 |
| JP2015215900A (ja) * | 2014-05-12 | 2015-12-03 | エルエス産電株式会社Lsis Co., Ltd. | メモリデータバックアップ機能を有する電子装置 |
-
1984
- 1984-06-15 JP JP59123454A patent/JPS613258A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04281542A (ja) * | 1991-03-11 | 1992-10-07 | Matsushita Electric Ind Co Ltd | 情報処理装置 |
| JP2015215900A (ja) * | 2014-05-12 | 2015-12-03 | エルエス産電株式会社Lsis Co., Ltd. | メモリデータバックアップ機能を有する電子装置 |
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