JPH04281542A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH04281542A JPH04281542A JP3044725A JP4472591A JPH04281542A JP H04281542 A JPH04281542 A JP H04281542A JP 3044725 A JP3044725 A JP 3044725A JP 4472591 A JP4472591 A JP 4472591A JP H04281542 A JPH04281542 A JP H04281542A
- Authority
- JP
- Japan
- Prior art keywords
- data
- storage device
- main control
- control unit
- control part
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 10
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、データの入力、データ
の加工、データの検索等に使用する情報処理装置に関す
る。
の加工、データの検索等に使用する情報処理装置に関す
る。
【０００２】
【従来の技術】図２は従来の情報処理装置の構成を示し
ている。図２において、２１は主制御部、２２は記憶装
置である。主制御部２１は各種情報の管理、計算、各種
入出力の制御および記憶装置２２の制御を行う。２３は
主制御部２１と記憶装置２２に電流を供給して駆動する
電源である。
ている。図２において、２１は主制御部、２２は記憶装
置である。主制御部２１は各種情報の管理、計算、各種
入出力の制御および記憶装置２２の制御を行う。２３は
主制御部２１と記憶装置２２に電流を供給して駆動する
電源である。
【０００３】そして、主制御部２１と記憶装置２２が共
通の電源２３から供給される電流により駆動され、主制
御部２１において、一貫性を保証しなければならないデ
ータ更新の要求が発生すると、記憶装置２２にデータを
書き込み、データ更新を行う。
通の電源２３から供給される電流により駆動され、主制
御部２１において、一貫性を保証しなければならないデ
ータ更新の要求が発生すると、記憶装置２２にデータを
書き込み、データ更新を行う。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の情報処理装置では、電源スイッチの操作や電源２３
の故障等の要因によって主制御部２１および記憶装置２
２に対する電流の供給が停止した場合、そのとき、更新
中であった一連のデータの途中までが記憶されるため、
情報処理装置を再び起動したときには、前回処理で途中
まで記憶されたデータは情報として矛盾したものになっ
てしまうという問題があった。
来の情報処理装置では、電源スイッチの操作や電源２３
の故障等の要因によって主制御部２１および記憶装置２
２に対する電流の供給が停止した場合、そのとき、更新
中であった一連のデータの途中までが記憶されるため、
情報処理装置を再び起動したときには、前回処理で途中
まで記憶されたデータは情報として矛盾したものになっ
てしまうという問題があった。
【０００５】本発明は、このような従来の問題を解決す
るものであり、記憶装置のデータ更新中に主制御部の動
作が停止しても一連のデータの処理をすべて終了するま
で、継続するようにしてデータの整合性を保証すること
ができ、また、主制御部の処理効率を向上させることが
できるようにした情報処理装置を提供することを目的と
するものである。
るものであり、記憶装置のデータ更新中に主制御部の動
作が停止しても一連のデータの処理をすべて終了するま
で、継続するようにしてデータの整合性を保証すること
ができ、また、主制御部の処理効率を向上させることが
できるようにした情報処理装置を提供することを目的と
するものである。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、主制御部と、この主制御部の制御により
データを記憶する記憶装置と、上記主制御部の駆動が停
止した場合でも上記記憶装置が独立に駆動し、更新中の
一連のデータ処理を完結させることができるように上記
主制御部と記憶装置のそれぞれの駆動用の電源を備えた
ものである。
成するために、主制御部と、この主制御部の制御により
データを記憶する記憶装置と、上記主制御部の駆動が停
止した場合でも上記記憶装置が独立に駆動し、更新中の
一連のデータ処理を完結させることができるように上記
主制御部と記憶装置のそれぞれの駆動用の電源を備えた
ものである。
【０００７】そして、上記記憶装置として、データを記
憶する記憶媒体と、この記憶媒体のデータを更新するデ
ータを一時記憶する一時記憶領域と、上記主制御部の指
令に伴い、更新するデータを上記一時記憶領域に書き込
み、上記一時記憶領域に書き込んだデータを上記記憶媒
体に書き込み、データを更新するように制御することが
できる記憶装置制御部を備えることができる。
憶する記憶媒体と、この記憶媒体のデータを更新するデ
ータを一時記憶する一時記憶領域と、上記主制御部の指
令に伴い、更新するデータを上記一時記憶領域に書き込
み、上記一時記憶領域に書き込んだデータを上記記憶媒
体に書き込み、データを更新するように制御することが
できる記憶装置制御部を備えることができる。
【０００８】
【作用】したがって、本発明によれば、主制御部が一貫
性を保つことを要求される一連のデータを記憶装置に渡
した後、データの更新の指令を出力すると、記憶装置は
データ更新を開始するが、この途中で主制御部の動作が
停止しても記憶装置が独立した電源の駆動によりデータ
更新を完結するまで動作を継続することができる。また
、主制御部は記憶装置にデータ更新の指令を出力した後
、記憶装置において実際にデータが更新されるまで待つ
必要がない。
性を保つことを要求される一連のデータを記憶装置に渡
した後、データの更新の指令を出力すると、記憶装置は
データ更新を開始するが、この途中で主制御部の動作が
停止しても記憶装置が独立した電源の駆動によりデータ
更新を完結するまで動作を継続することができる。また
、主制御部は記憶装置にデータ更新の指令を出力した後
、記憶装置において実際にデータが更新されるまで待つ
必要がない。
【０００９】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【００１０】図１は本発明の一実施例における情報処理
装置を示す概略ブロック図である。図１において、１は
主制御部、２は記憶装置である。主制御部１は各種情報
の管理、計算、各種入出力の制御および記憶装置２の制
御を行う。記憶装置２はデータを記憶する記憶媒体３と
、記憶媒体３のデータを更新するためのデータを一時記
憶する一時記憶領域４と、主制御部１から出力される指
令により記憶媒体３と一時記憶領域４に対するデータの
書き込み、記憶媒体３に対する一時記憶領域４のデータ
の更新を制御する記憶装置制御部５とから構成されてい
る。６は主制御部１に電流を供給する電源、７は記憶装
置２に電流を供給する電源であり、これらの電源６と７
は独立している。
装置を示す概略ブロック図である。図１において、１は
主制御部、２は記憶装置である。主制御部１は各種情報
の管理、計算、各種入出力の制御および記憶装置２の制
御を行う。記憶装置２はデータを記憶する記憶媒体３と
、記憶媒体３のデータを更新するためのデータを一時記
憶する一時記憶領域４と、主制御部１から出力される指
令により記憶媒体３と一時記憶領域４に対するデータの
書き込み、記憶媒体３に対する一時記憶領域４のデータ
の更新を制御する記憶装置制御部５とから構成されてい
る。６は主制御部１に電流を供給する電源、７は記憶装
置２に電流を供給する電源であり、これらの電源６と７
は独立している。
【００１１】以上の構成において、以下、そのデータ更
新動作について説明する。主制御部１と記憶装置２はそ
れぞれ電源６と７からの電流供給により駆動される。主
制御部１において、一貫性を保証しなければならないデ
ータ更新の要求が発生すると、その指令を記憶装置２の
記憶装置制御部５に出力し、この記憶装置制御部５の制
御により一時記憶領域４にデータを書き込む。その後、
主制御部１は記憶装置制御部５に対してデータの更新開
始を指令する。記憶装置制御部５はその指令を受け取っ
た後、一時記憶領域４に書き込まれたデータを記憶媒体
３に書き込む。
新動作について説明する。主制御部１と記憶装置２はそ
れぞれ電源６と７からの電流供給により駆動される。主
制御部１において、一貫性を保証しなければならないデ
ータ更新の要求が発生すると、その指令を記憶装置２の
記憶装置制御部５に出力し、この記憶装置制御部５の制
御により一時記憶領域４にデータを書き込む。その後、
主制御部１は記憶装置制御部５に対してデータの更新開
始を指令する。記憶装置制御部５はその指令を受け取っ
た後、一時記憶領域４に書き込まれたデータを記憶媒体
３に書き込む。
【００１２】このように、主制御部１が記憶装置制御部
５にデータ更新開始指令を出力する以前には記憶媒体３
の内容は更新されず、主制御部１が記憶装置制御部５に
データ更新開始指令を出力した後では、たとえ記憶媒体
３の内容の更新が完了しないうちに主制御部１が動作を
停止しても電源７からの電流供給に伴う記憶装置制御部
５の制御によって一時記憶領域４のデータが記憶媒体３
にすべて書き込まれるまで記憶装置２の動作が継続する
。したがって、データの一貫性が保証される。主制御部
１から記憶装置２の記憶装置制御部５に対し、一度に更
新要求する単位を大きくすることにより、大量データの
一貫性を保つことが可能である。また、記憶装置制御部
５が主制御部１の状態を監視し、主制御部１が停止し、
かつ記憶装置制御部５が主制御部１から受けている要求
をすべて完結した時点で記憶装置２全体の動作を停止さ
せるようにすることにより、余分な電力を消費しなくて
済む。更に、一時記憶領域４を更新するのに要する時間
が記憶媒体３を更新するのに要する時間より短ければ、
主制御部１の処理効率の向上を図ることができる。
５にデータ更新開始指令を出力する以前には記憶媒体３
の内容は更新されず、主制御部１が記憶装置制御部５に
データ更新開始指令を出力した後では、たとえ記憶媒体
３の内容の更新が完了しないうちに主制御部１が動作を
停止しても電源７からの電流供給に伴う記憶装置制御部
５の制御によって一時記憶領域４のデータが記憶媒体３
にすべて書き込まれるまで記憶装置２の動作が継続する
。したがって、データの一貫性が保証される。主制御部
１から記憶装置２の記憶装置制御部５に対し、一度に更
新要求する単位を大きくすることにより、大量データの
一貫性を保つことが可能である。また、記憶装置制御部
５が主制御部１の状態を監視し、主制御部１が停止し、
かつ記憶装置制御部５が主制御部１から受けている要求
をすべて完結した時点で記憶装置２全体の動作を停止さ
せるようにすることにより、余分な電力を消費しなくて
済む。更に、一時記憶領域４を更新するのに要する時間
が記憶媒体３を更新するのに要する時間より短ければ、
主制御部１の処理効率の向上を図ることができる。
【００１３】
【発明の効果】以上説明したように本発明によれば、主
制御部が一貫性を保つことを要求される一連のデータを
記憶装置に渡した後、データの更新の指令を出力すると
、記憶装置はデータ更新を開始するが、この途中で主制
御部の動作が停止しても記憶装置が独立した電源の駆動
によりデータ更新を完結するまで動作を継続することが
できる。したがって、主制御部の動作停止タイミングが
どの時点であっても更新データの一貫性を保証すること
ができる。また、主制御部は記憶装置にデータ更新の指
令を出力した後、記憶装置において実際にデータが更新
されるまで待つ必要がないので、主制御部の処理効率の
向上を図ることができる。
制御部が一貫性を保つことを要求される一連のデータを
記憶装置に渡した後、データの更新の指令を出力すると
、記憶装置はデータ更新を開始するが、この途中で主制
御部の動作が停止しても記憶装置が独立した電源の駆動
によりデータ更新を完結するまで動作を継続することが
できる。したがって、主制御部の動作停止タイミングが
どの時点であっても更新データの一貫性を保証すること
ができる。また、主制御部は記憶装置にデータ更新の指
令を出力した後、記憶装置において実際にデータが更新
されるまで待つ必要がないので、主制御部の処理効率の
向上を図ることができる。
【図１】本発明の一実施例における情報処理装置を示す
概略ブロック図
概略ブロック図
【図２】従来の情報処理装置を示す概略ブロック図
１ 主制御部
２ 記憶装置
３ 記憶媒体
４ 一時記憶領域
５ 記憶装置制御部
６ 電源
７ 電源
Claims (2)
- 【請求項１】 主制御部と、この主制御部の制御によ
りデータを記憶する記憶装置と、上記主制御部の駆動が
停止した場合でも上記記憶装置が独立に駆動し、更新中
の一連のデータ処理を完結させることができるように上
記主制御部と記憶装置のそれぞれの駆動用の電源を備え
た情報処理装置。 - 【請求項２】 記憶装置がデータを記憶する記憶媒体
と、この記憶媒体のデータを更新するデータを一時記憶
する一時記憶領域と、主制御部の指令に伴い、更新する
データを上記一時記憶領域に書き込み、上記一時記憶領
域に書き込んだデータを上記記憶媒体に書き込み、デー
タを更新するように制御することができる記憶装置制御
部を備えた請求項１記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3044725A JPH04281542A (ja) | 1991-03-11 | 1991-03-11 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3044725A JPH04281542A (ja) | 1991-03-11 | 1991-03-11 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04281542A true JPH04281542A (ja) | 1992-10-07 |
Family
ID=12699419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3044725A Pending JPH04281542A (ja) | 1991-03-11 | 1991-03-11 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04281542A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7334137B2 (en) | 2000-05-08 | 2008-02-19 | Samsung Electronics Co., Ltd. | Memory interface systems that couple a memory to a memory controller and are responsive to a terminal voltage that is independent of supply voltages for the memory and the memory controller |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS613258A (ja) * | 1984-06-15 | 1986-01-09 | Yokogawa Hokushin Electric Corp | 補助記憶装置のデ−タ保護システム |
-
1991
- 1991-03-11 JP JP3044725A patent/JPH04281542A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS613258A (ja) * | 1984-06-15 | 1986-01-09 | Yokogawa Hokushin Electric Corp | 補助記憶装置のデ−タ保護システム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7334137B2 (en) | 2000-05-08 | 2008-02-19 | Samsung Electronics Co., Ltd. | Memory interface systems that couple a memory to a memory controller and are responsive to a terminal voltage that is independent of supply voltages for the memory and the memory controller |
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