JPS6043760A - 交替記憶制御機能の試験方式 - Google Patents
交替記憶制御機能の試験方式Info
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- JPS6043760A JPS6043760A JP58152292A JP15229283A JPS6043760A JP S6043760 A JPS6043760 A JP S6043760A JP 58152292 A JP58152292 A JP 58152292A JP 15229283 A JP15229283 A JP 15229283A JP S6043760 A JPS6043760 A JP S6043760A
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- JP
- Japan
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- replacement
- data
- information
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、交替記憶制御機能が正常に動作することを確
認する交替記憶制御機能の試験方式に関するものである
。
認する交替記憶制御機能の試験方式に関するものである
。
〔従来技術と間４題点〕
第１図は交替記憶制御を説明するための図である。第１
図において、１は一般記憶素子、２は又容素子、３は交
替制御レジスタを示す。
図において、１は一般記憶素子、２は又容素子、３は交
替制御レジスタを示す。
交替素子は、記憶装置のハードウェアの中にあシ、交替
制御レジスタによって゛制御されるものであるが、普通
は使われていない。交替素子及び交替制御レジスタを有
する記憶装置を示したのが第１図である。
制御レジスタによって゛制御されるものであるが、普通
は使われていない。交替素子及び交替制御レジスタを有
する記憶装置を示したのが第１図である。
第１図において、一般記憶素子１は、例えば６４にビッ
トのＬＳＩチップの記憶素子ａ、ｂｅ ｃ・・・・・・
からな９、交替素子２はそれと同様の１個のＬＳＩチッ
プからなるものである。そして、各記憶素子＆＊ｂｅ、
Ｃ・・・・・・からｌビットずつαビットが１回の読出
しで読出される。交替制御レジスタ３は、交替素子２を
有効状態にしたり、無効状態にしたシするものである。
トのＬＳＩチップの記憶素子ａ、ｂｅ ｃ・・・・・・
からな９、交替素子２はそれと同様の１個のＬＳＩチッ
プからなるものである。そして、各記憶素子＆＊ｂｅ、
Ｃ・・・・・・からｌビットずつαビットが１回の読出
しで読出される。交替制御レジスタ３は、交替素子２を
有効状態にしたり、無効状態にしたシするものである。
このような記憶装置において、交替記憶制御は、例えば
、記憶素子すが何らかの障害が発生すると、交替制御レ
ジスタ２を使用して障害配憶素子すを交替素子２と交替
させて処理を続行し、記憶装置を正常に動作させるよう
にするものである。
、記憶素子すが何らかの障害が発生すると、交替制御レ
ジスタ２を使用して障害配憶素子すを交替素子２と交替
させて処理を続行し、記憶装置を正常に動作させるよう
にするものである。
このような記憶装置における交替記憶ｆｉｉｌＪ ？ｉ
ｔ’（Ｉの試験は、従来、特殊な試験装置を使って行っ
ていた。
ｔ’（Ｉの試験は、従来、特殊な試験装置を使って行っ
ていた。
本発明は、上記の考察に基づくものであって、特殊な試
験装置を使わずに、変容制御レジスタを便って交替記１
．は＋ｌｉ制御機能が正常に動作することをイ濯認し得
る交替記憶制御の試験ス式を提供することを目的とする
ものである。
験装置を使わずに、変容制御レジスタを便って交替記１
．は＋ｌｉ制御機能が正常に動作することをイ濯認し得
る交替記憶制御の試験ス式を提供することを目的とする
ものである。
〔発明の構成〕
そのために本発明の交替記憶制御の試験方式は、記憶素
子と交替素子と交替制御レジスタとを有し、不良記憶素
子が発生すると、上記変容制御レジスタに上記不良記憶
素子の位置についての情報がセットされ、当該セットさ
れた情報に基づいて上記不良記憶素子を上記交替素子と
交替させる交替記憶制御が行われるようになった記憶装
置において、上記交替制御レジスタに上記記憶素子の一
部の位置についての情報をカットして上記交替菓子を交
替させてデータを書込み、次いで上記交替制御レジスタ
に無効状態をセットして上記交替素子を無効にし上記記
憶素子の全てに上記データの反転データを書込んだ状態
で読出すことにより１ビット読出しエラーを発生させ、
該ｌビット読出しエラー情報に基づいて交替制御機能が
正常に動作することの確認ヲ行うようにしたことを特徴
とするものである。
子と交替素子と交替制御レジスタとを有し、不良記憶素
子が発生すると、上記変容制御レジスタに上記不良記憶
素子の位置についての情報がセットされ、当該セットさ
れた情報に基づいて上記不良記憶素子を上記交替素子と
交替させる交替記憶制御が行われるようになった記憶装
置において、上記交替制御レジスタに上記記憶素子の一
部の位置についての情報をカットして上記交替菓子を交
替させてデータを書込み、次いで上記交替制御レジスタ
に無効状態をセットして上記交替素子を無効にし上記記
憶素子の全てに上記データの反転データを書込んだ状態
で読出すことにより１ビット読出しエラーを発生させ、
該ｌビット読出しエラー情報に基づいて交替制御機能が
正常に動作することの確認ヲ行うようにしたことを特徴
とするものである。
以下、本発明の実施例を図面を参照しつつ説明する。
第２図は交替素子を有効状態に設定した記憶装置を示す
図、第３図は本発明の試験による処理の流れを説明する
図、第４図は本発明の試験による記憶装置の状態変化の
様子を示す図、＠５図は本発明が適用される情報処理装
置６の構成を示す図である。図において、１ないし３は
第１図に対応するものを示す。
図、第３図は本発明の試験による処理の流れを説明する
図、第４図は本発明の試験による記憶装置の状態変化の
様子を示す図、＠５図は本発明が適用される情報処理装
置６の構成を示す図である。図において、１ないし３は
第１図に対応するものを示す。
本発明は、変容制御レジスタを使って交替素子に他素子
の反転データを書込んだ後読出すことによシ、１ピット
畝Ｃ出しエラーを発止さ一部、１ピット読出しエラー情
報によって変容制御機能を試験するものである。
の反転データを書込んだ後読出すことによシ、１ピット
畝Ｃ出しエラーを発止さ一部、１ピット読出しエラー情
報によって変容制御機能を試験するものである。
第２図に示すように、交替素子２は、変容制御レジスタ
３に不良素子の位置についての情報をセットすることに
よって使用される。従って、又替制御レジスタ３に「記
憶素子す変容コのように不良素子の位置についての情報
をセットすると、その状態では、例えば記憶装置に全ビ
ット”ｉ”データを書込む場合、記憶素子すを除く一般
記憶素子ｌに”１″が書込まれると共に、記憶素子すと
交替した交替素子３に１”が書込まれる。また、交替制
御レジスタ３が「無効状態」にセットされると、交替素
子２に対する書込みは行われない。
３に不良素子の位置についての情報をセットすることに
よって使用される。従って、又替制御レジスタ３に「記
憶素子す変容コのように不良素子の位置についての情報
をセットすると、その状態では、例えば記憶装置に全ビ
ット”ｉ”データを書込む場合、記憶素子すを除く一般
記憶素子ｌに”１″が書込まれると共に、記憶素子すと
交替した交替素子３に１”が書込まれる。また、交替制
御レジスタ３が「無効状態」にセットされると、交替素
子２に対する書込みは行われない。
次に本発明の試験方式による処理の流れを第３図及び第
４図を参照しつつ説明する。
４図を参照しつつ説明する。
■ 交替制御レジスタ３に情報をセットし、交替菓子２
を有効にする。次に■の処理を行う。
を有効にする。次に■の処理を行う。
■ 被試験記憶装置の全ビットにｄデータを書込む。次
に■の処理を行う。
に■の処理を行う。
例えば変容制御レジスタ３に不良素子の位置についての
情報として記憶素子ｂｚ上セツト、■と■の処理を行う
と、被試験記憶装置の状態は、第２図から第４図（ａ）
に示すようにな、る。この場合ｄはｌ″である。
情報として記憶素子ｂｚ上セツト、■と■の処理を行う
と、被試験記憶装置の状態は、第２図から第４図（ａ）
に示すようにな、る。この場合ｄはｌ″である。
■ 又替制御レジスタ３の内容を無効にし、交替素子を
元に戻す。その状態を示したのが第４図（ｂ）である。
元に戻す。その状態を示したのが第４図（ｂ）である。
次に■の処理を行う。
■ 被試験記憶装置に全ビットｄ（ここでは０”となる
）データを書込む。その状態を示したのが第４図（ｃ）
である。次に■の処理を行う。
）データを書込む。その状態を示したのが第４図（ｃ）
である。次に■の処理を行う。
■ 交替素子２を記憶素子すの交替とする。その状態な
示したのが第４゛図（ｄ）である。次に■の処理を行う
。
示したのが第４゛図（ｄ）である。次に■の処理を行う
。
■ 被試験記憶装置からデータ乞読出す。この場合、不
来″０°°であるべき記憶素子すのデータが交替素子２
から１”として読出されるので、１ビット読出しエラー
が発生する筈である。このようなことを前提として次の
■以降の処理を行う。
来″０°°であるべき記憶素子すのデータが交替素子２
から１”として読出されるので、１ビット読出しエラー
が発生する筈である。このようなことを前提として次の
■以降の処理を行う。
■ １ビツト・エラーか発生したか否かｙ！ｌ−調べる
。
。
Ｙｅｓ１７．）場合には■の処理を行い、Ｎｏの場合に
は交替素子２の胱出し７課シ（或は交替制御レジスタ障
害なども含址れる）とする。
は交替素子２の胱出し７課シ（或は交替制御レジスタ障
害なども含址れる）とする。
■ 読出しデータは全て“０”か否かを調べる。
Ｙｅｓの場合には■の処理に行い、Ｎｏの場合には１ビ
ツト・エラー訂正機能の障害とする。なお、１ビツト・
エラー訂正機能は、ハードウェアとして設けられ、正常
に動作している場合には％交替素子２の反転データにょ
る】ビット。
ツト・エラー訂正機能の障害とする。なお、１ビツト・
エラー訂正機能は、ハードウェアとして設けられ、正常
に動作している場合には％交替素子２の反転データにょ
る】ビット。
エラーは訂正される。
■ １ビツト・エラー発生ビット位置が交替素子２内か
否かを調べる。
否かを調べる。
Ｙｅｓの場合には終Ｔ（正常）とし、Ｎｏの場合には交
替制御機能の障害とする。
替制御機能の障害とする。
本発明は、以上に説明したように、１ビット読出しエラ
ーのエラー情報によって誤シのあったビット位置（記憶
素子位置）を仰り、これによって又替素子が目的とした
索子の交替として使用されたことの確認を行うことがで
きる。
ーのエラー情報によって誤シのあったビット位置（記憶
素子位置）を仰り、これによって又替素子が目的とした
索子の交替として使用されたことの確認を行うことがで
きる。
本発明が適用される情報処理装置の構成を示したのが第
５図である。第５図において、４は中央処理装置、５は
記憶制御装置、６はサービス・プロセッサ、７と７−１
ないし７− ｎは記憶装置、７１は制御部を示し、工な
いし３は第４図に対応するものを示す。記憶装置７は記
憶装置７− ｎの詳細を示したものである。その中の交
替制御レジスタ３ヘデータＺ設定するのは、通常サービ
ス・プロセッサ６によって行う。本発明においては、中
央処理装置４の特定の命令によって、サービス・プロセ
ッサ６へ交替制御レジスタ３のデータ設 １耗。
５図である。第５図において、４は中央処理装置、５は
記憶制御装置、６はサービス・プロセッサ、７と７−１
ないし７− ｎは記憶装置、７１は制御部を示し、工な
いし３は第４図に対応するものを示す。記憶装置７は記
憶装置７− ｎの詳細を示したものである。その中の交
替制御レジスタ３ヘデータＺ設定するのは、通常サービ
ス・プロセッサ６によって行う。本発明においては、中
央処理装置４の特定の命令によって、サービス・プロセ
ッサ６へ交替制御レジスタ３のデータ設 １耗。
定を依頼する。そしてデータ設定された変容制御レジス
タ３０内ｙＫよりて、記ｔＩ！装置７中の制御部７１が
記憶索子１から読出し、書込みを行うか、或いは又替素
子２から読出し、書込みを行うかを決定する。また、先
に述べた１ビツト・エラー訂正は、記憶制御装置５内の
ハードウェアによって行われ、訂正に関する情報乞記１
．ビ装置７−１ないし７− ｎの特定番地に設定する。
タ３０内ｙＫよりて、記ｔＩ！装置７中の制御部７１が
記憶索子１から読出し、書込みを行うか、或いは又替素
子２から読出し、書込みを行うかを決定する。また、先
に述べた１ビツト・エラー訂正は、記憶制御装置５内の
ハードウェアによって行われ、訂正に関する情報乞記１
．ビ装置７−１ないし７− ｎの特定番地に設定する。
〔発明の効果〕
以上の説明から明らかなように、従来、反替記１；σ制
御に関する試験は、情報処理装置本体に外付けされた特
殊な保守用装置（試験装置）によって行われていたが、
本発明によれ（ば、情°報処８Ｊ！装置本体のみで試験
ができ、しかも、保守用装置と比較して早く試）倹乞行
うことができる。
御に関する試験は、情報処理装置本体に外付けされた特
殊な保守用装置（試験装置）によって行われていたが、
本発明によれ（ば、情°報処８Ｊ！装置本体のみで試験
ができ、しかも、保守用装置と比較して早く試）倹乞行
うことができる。
第１図は又替記憶制御を説明するための図、第２図は交
替素子を有効状態に設定した記憶装置を示す図、第３図
は本発明の試験による処理の流れを説明する図、第４図
は本発明の試験による記憶装置の状態変化の様子を示す
図、第５図は本発明が適用される情報処理装置の構成を
示す図である。 １・・・一般記憶素子、２・・・交替素子、３・・・変
替制御レジスタ、４・・・中央処理装置、５・・・記憶
制御装置、６・・・チービス・プロセッサ、７と７−１
ないし７− ｎ・・・記憶装置、７１・・・制御部。 特許出願人 富士通株式会社 代理人弁理士 冨 谷 四 部 才 ４ １Ｄ （０） λ４図 、（ｄ） う １
替素子を有効状態に設定した記憶装置を示す図、第３図
は本発明の試験による処理の流れを説明する図、第４図
は本発明の試験による記憶装置の状態変化の様子を示す
図、第５図は本発明が適用される情報処理装置の構成を
示す図である。 １・・・一般記憶素子、２・・・交替素子、３・・・変
替制御レジスタ、４・・・中央処理装置、５・・・記憶
制御装置、６・・・チービス・プロセッサ、７と７−１
ないし７− ｎ・・・記憶装置、７１・・・制御部。 特許出願人 富士通株式会社 代理人弁理士 冨 谷 四 部 才 ４ １Ｄ （０） λ４図 、（ｄ） う １
Claims (1)
- 記憶素子と交替素子と交替制御レジスタとを有し、不良
記憶素子が発生すると、上記交替制御レジスタに上記不
良記憶素子の位置についての情報かセットされ、当該セ
ットされた情報に基づいて上記不良記憶素子を上記交替
素子と交替させる交替記憶制御が行われるようにな一５
冬記憶装置において、上記交替制御レジスタに上記記憶
素子の一部の位置についての情報をセットして上記交替
素子を交替させてデータを書込み、次いで上記交替制御
レジスタに無効状態をセットして上記交替素子を無効に
し上記記憶素子の全てに上記データの反転データを（°
込んだ状態で読出すことによシ１ビットＢ出しエラーを
発生させ、該１ピツト読出しエラー情報に基づいて交替
制御機能が正常に動作することの確認を行うようにした
ことを特徴とする交替記憶制御機能の試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58152292A JPS6043760A (ja) | 1983-08-19 | 1983-08-19 | 交替記憶制御機能の試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58152292A JPS6043760A (ja) | 1983-08-19 | 1983-08-19 | 交替記憶制御機能の試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6043760A true JPS6043760A (ja) | 1985-03-08 |
Family
ID=15537336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58152292A Pending JPS6043760A (ja) | 1983-08-19 | 1983-08-19 | 交替記憶制御機能の試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043760A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137600A (en) * | 1980-03-27 | 1981-10-27 | Fujitsu Ltd | Alternative control check system for memory device |
| JPS57109199A (en) * | 1980-12-26 | 1982-07-07 | Fujitsu Ltd | Alternate memory check system |
-
1983
- 1983-08-19 JP JP58152292A patent/JPS6043760A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137600A (en) * | 1980-03-27 | 1981-10-27 | Fujitsu Ltd | Alternative control check system for memory device |
| JPS57109199A (en) * | 1980-12-26 | 1982-07-07 | Fujitsu Ltd | Alternate memory check system |
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