JPS6052460B2 - 交替メモリ検査方式 - Google Patents

Description

【発明の詳細な説明】 本発明は情報処理装置に於いて交替メモリ回路を有する
記憶装置の正常性の検査方式に関する。

〔従来技術〕近年、記憶装置に於いては装置の信頼度を
向上せしめる為に冗長メモリ回路を持たせ、メモリ部分
の障害発生によつて、該障害メモリをその冗長メモリ回
路と交替する手段を備えるものが増えた。

このような交替メモリ方式の記憶装置に於いては冗長ビ
ットとして置かれる交替メモリ、及びその交替制御系の
正常性が重視される。

この交替メモリの検査方法としては、特定データビット
のデータを強性的に誤らせ、エラーを検出させて、交替
制御動作を起こさせ、動作の確認をすることにより、検
査を行つている。第１図に交替メモリを有する記憶装置
のブロックダイヤグラムを示す。

概略動作は正常メモリ２からの読出情報を読出情報ＥＣ
Ｃ回路８に於いて検査し、障害であれば、該障害発生メ
モリビット位置を交替メモリビット位置記憶レジスタ９
へ送り格納する。

これより後の記憶装置の書込動作では、書込情報切替回
路６が交替メモリビット位置記憶レジスタ９から書込情
報切替制御線１２により該障害メモリビット位置情報を
受け、書込情報バス１の該当メモリビットを選択し、交
替メモリ７に該ビットの書込情報を書く。又、読出動作
では、交替メモリ７より読出された該ビットの読出情報
が、読出情報切替回路５に於いて、交替メモリビット位
置記憶レジスタ９から読出情報切替制御線１３により該
障害メモリビット位置情報を受け、該当メモリビットの
データとして切替えて読出情報バス４へ送られる。

〔発明の目的の説明〕本発明の目的は交替メモリを有す
る記憶装置に・於ける交替メモリ及び交替動作の有効な
検査方式を提供することにある。

従来、該記憶装置の試験方式として第１図の書込情報バ
ス１又は読出情報バス３上の任意のデータビットを反転
させ、擬似的に障害を発生させ、；交替制御動作を起動
し、交替メモリを使用することにより交替メモリ、交替
制御動作の確認を行つている。

上記方式では交替メモリ制御系及び交替メモリの検査は
擬似障害を起こさなければ開始出来ないという欠点が有
り、全データビツトに対して同様の検査が必要である。

また、擬似障害である故に（擬似障害のデータビツトメ
モリは正常）交替後の該データビツトメモリの読出しデ
ータと交替メモリの読出しデータとは同一であり、読出
しデータの切替えの正常性確認は困難であつた。〔発明
の構成〕 本発明は前述の欠点を解決する手段として、任意の情報
ビツトを交替させる交替ビツト制御回路を備えた記憶装
置に於いて、任意の情報ビツトの書込データを反転させ
て書込む手段を設け、任意の情報ビツトを交替し、かつ
当該情報ビツトの書込みデータを反転させ、書込、読出
しにより検査し、次いで交替を解除して読出しＥＣＣ回
路により検査を行い、この２つの結果によつて交替メモ
リの正常性を確認する。

また、前記の任意のビツトを交替する交替制御一回路に
於いて、交替を行う当該ビツトを選択する手段と、書込
データ反転を行う当該ビツトを選択する手段は同一の手
段を使用することが出来る。

〔この発明の実施例の説明〕本発明の実施例を第２図、
第３図に示す。

第２図に於いては第１図の従来の回路プロツクに比べ、
書込情報反転回路１５が書込情報バス１と正常メモリ２
との間に設けられ、書込情報反転制御線１８により、新
たに設けられた書込情報反転ビツト位置記憶レジスタ１
７に接続されてい！る。

該レジスタ１１は外部からの書込情報反転制御線１９が
付加される。またレジスタ９に対しても同様に外部から
の交替メモリ制御線２０を付加する。

交替メモリの制御は外部から交替メモリ制御線２０を通
して、レ！ジスタ９に交替ビツト位置情報を格納するこ
とによつて可能にしている。また書込情報反転の制御は
外部から反転制御線１９を通してレジスタ１７に書込情
報反転ビツト位置情報を格納することによつて行われ、
該レジスタ１７の書込情報反転ビｚツト位置情報は反転
制御線１８により反転回路１５に与えられ、該当する書
込情報ビツトの情報を反転させる。これにより、任意の
書込情報ビツトの反転制御が可能となる。第４図に本発
明に於ける交替メモリの検査のフローチヤートを示す。

以下説明する。１交替メモリ制御線２０によりレジスタ
９に任意の交替ビツト位置情報を格納する。

さらに反転制御線１９によりレジスタ１７に該交替ビッ
ト位置情報を書込データ反転ビツト位置情報として格納
する。

２正常メモリ２、交替メモリ７に任意の書込情報を書く
。

該正常メモｌ月２の交替ビツト位置の書込情報には反転
されたビツトが、交替メモリ７の交替ビツトには正常値
（元のビツト状態）が書かれることになる。

３正常メモリ２、交替メモリ７の情報を読出す。

ＥＣＣ回路８によつて読出しデータの検査を行うが、交
替されているので異常がなければ、誤りは検出されない
。

誤りがあれば記録をする。（エラー記録４）４交替メモ
リ制御線２０よりレジスタ９の交替ビツト位置情報を消
して、交替の解除をする。

同様に反転制御線１９によりレジスタ１７の書込データ
反転ビツト位置情報も消して、書込反転も解除する。５
正常メモリ２の情報を読出す。

ＥＣＣ回路８によつて読出データの検査を行うが、交替
が解除されている為、正常である場合、誤りが検出され
る。

誤りが有れば記録をする。（エラー記録８）この２つの
誤りの記録によつて下表の如き障害原因の判定及び障害
場所を指摘出来る。

第４図のフローは任意の情報ビツトの交替検査をしたも
のであり、全情報ビツトに対し同様フローによる交替検
査が可能である。

またこのフローによる交替検査を実施する前に交替メモ
リ以外の正常性の検査は通常手段により行われるものと
する。Ｇ：読出し検査の結果エラーナシを示す。

ＮＧ：読出し検査の結果エラー有り。

第３図の実施例はこの検査方式に於いて、レジスタ９と
レジスタ１７との値が異つている必要がないことよりレ
ジスタ１７の機能をレジスタ９に於いて兼用したもので
ある。

従つて外部からの交替ビツト位置信号がレジスタ９に格
納され、切替回路６に於いては該情報ビツトを交替する
のに対して、反転回路１５に於いては該情報ビツトの書
込データを反転するように働く。

以上述べた通り本発明によれば交替メモリ及び切替回路
等の正常性のチエツクが効率よく判断できる効果がある
。

【図面の簡単な説明】

第１図は従来の交替メモリ制御回路を有する記憶装置の
プロツク図を、第２図、第３図は本発明の実施例による
記憶装置のプロツク図を、第４図は本発明の実施例に於
ける交替メモリ制御回路の検査フローチヤートを示す。

Claims (1)

【特許請求の範囲】
1. １ 正常メモリ部の任意の情報ビットを交替メモリ部に
   交替させる交替ビット制御回路を備えた記憶装置に於い
   て、正常メモリ部への書込データのうち任意の情報ビッ
   トを反転させて交替メモリへ書込み、該書込まれた正常
   メモリと交替メモリの該ビットを読み出しＥＣＣ回路に
   より検査するとともに交替を解除して該正常メモリより
   該ビットを読み出しＥＣＣ回路で検査することを特徴と
   する交替メモリ検査方式。