JPS62293438A - コンピユ−タ応用装置 - Google Patents
コンピユ−タ応用装置Info
- Publication number
- JPS62293438A JPS62293438A JP61136889A JP13688986A JPS62293438A JP S62293438 A JPS62293438 A JP S62293438A JP 61136889 A JP61136889 A JP 61136889A JP 13688986 A JP13688986 A JP 13688986A JP S62293438 A JPS62293438 A JP S62293438A
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- JP
- Japan
- Prior art keywords
- memory
- parity
- error
- circuit
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004883 computer application Methods 0.000 claims description 5
- 238000007689 inspection Methods 0.000 abstract 6
- 238000010586 diagram Methods 0.000 description 9
- 230000006378 damage Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔概要〕
メモリパリティを用いるメモリと、バスにて接続された
このメモリの内容が転送される機器とを有するコンピュ
ータ応用装置において、メモリの出力部と機器の入力部
にパリティ検査器を設けることにより、エラー発生箇所
がメモリであるかバスであるかを標定出来るようにした
ものである。
このメモリの内容が転送される機器とを有するコンピュ
ータ応用装置において、メモリの出力部と機器の入力部
にパリティ検査器を設けることにより、エラー発生箇所
がメモリであるかバスであるかを標定出来るようにした
ものである。
本発明は、メモリパリティを用いるメモリと、バスにて
接続された該メモリの内容が転送される機器とを有する
コンピュータ応用装置において、エラーが発生した場合
にエラー発生箇所がメモリであるかバスであるかを標定
出来るようにしたコンピュータ応用装置に関する。
接続された該メモリの内容が転送される機器とを有する
コンピュータ応用装置において、エラーが発生した場合
にエラー発生箇所がメモリであるかバスであるかを標定
出来るようにしたコンピュータ応用装置に関する。
第３図は従来例のブロック図である。
図中１゛はプロセッサ、２はバス、３はメモリ、５はパ
リティ検査器を示す。
リティ検査器を示す。
従来のコンピュータ応用装置では、メモリ３の出力部に
パリティ検査器５を設け、パリティ検査を行うことによ
りメモリ３自身の破壊を検出するようにしていた。
パリティ検査器５を設け、パリティ検査を行うことによ
りメモリ３自身の破壊を検出するようにしていた。
しかしながら、バス２に雑音等の外乱が加わり一時的な
エラーが発生することがあるが、この場合はエラー発生
を検出出来ず、その侭プロセッサ１°にデータが転送さ
れるので、プロセンサ１′は再送等の手直てが出来ず、
装置ダウン等を招く問題点がある。
エラーが発生することがあるが、この場合はエラー発生
を検出出来ず、その侭プロセッサ１°にデータが転送さ
れるので、プロセンサ１′は再送等の手直てが出来ず、
装置ダウン等を招く問題点がある。
上記問題点は、第１図の本発明の原理ブロック図に示す
如く、メモリ３の出力部と機器１の入力部にパリティ検
査器４，５を設けエラー箇所を標定するようにした本発
明のコンピュータ応用装置により解決される。
如く、メモリ３の出力部と機器１の入力部にパリティ検
査器４，５を設けエラー箇所を標定するようにした本発
明のコンピュータ応用装置により解決される。
本発明によれば、パリティ検査器４，５にてパリティエ
ラーが検出されれば、メモリ３の破壊で恒久的なもので
あり、パリティ検査器４のみでパリティエラーが検出さ
れれば、バス２に雑音等の外乱が加わり一時的なエラー
発生であることが判るので、メモリ３の破壊の場合には
装置の動作を停止しメモリ交換等を行い、バス２上にて
のエラー発生の場合には機器１に割り込み信号等を与え
再送等の適切な処置をさせ装置ダウン等を招（ことを防
ぐことが出来る。
ラーが検出されれば、メモリ３の破壊で恒久的なもので
あり、パリティ検査器４のみでパリティエラーが検出さ
れれば、バス２に雑音等の外乱が加わり一時的なエラー
発生であることが判るので、メモリ３の破壊の場合には
装置の動作を停止しメモリ交換等を行い、バス２上にて
のエラー発生の場合には機器１に割り込み信号等を与え
再送等の適切な処置をさせ装置ダウン等を招（ことを防
ぐことが出来る。
第２図は本発明の実施例のブロック図である。
図中４はパリティ検査器、６．７はアンド回路、Ｚはノ
ット回路を示し、尚全図を通じ同一符号は同一機能のも
のを示す。
ット回路を示し、尚全図を通じ同一符号は同一機能のも
のを示す。
第２図で第３図の場合と異なる点は、プロセッサー“の
入力部にパリティ検査器４を設け、又バリティキ★査器
４．５がパリティエラーを検出した時ルベルの信号を出
力する出力部をアンド回路６の入力部に接続し、尚又パ
リティ検査器４の出力部と、パリティ検査器５の出力部
をノット回路８を介した出力部とをアンド回路７の入力
部に接続しアンド回路７の出力を割り込み信号としてプ
ロセッサ１°に入力するようにした点である。
入力部にパリティ検査器４を設け、又バリティキ★査器
４．５がパリティエラーを検出した時ルベルの信号を出
力する出力部をアンド回路６の入力部に接続し、尚又パ
リティ検査器４の出力部と、パリティ検査器５の出力部
をノット回路８を介した出力部とをアンド回路７の入力
部に接続しアンド回路７の出力を割り込み信号としてプ
ロセッサ１°に入力するようにした点である。
このようにすると、パリティ検査器４，５にてパリティ
エラーを検出するとアンド回路６の出力はルベルとなり
メモリ３の素子破壊であることが判る。又パリティ検査
器４のみがメモリパリティを検出すると、アンド回路７
の出力はルベルとなりバス２上にてエラーが発生したこ
とが判り、エラー箇所を標定することが出来る。
エラーを検出するとアンド回路６の出力はルベルとなり
メモリ３の素子破壊であることが判る。又パリティ検査
器４のみがメモリパリティを検出すると、アンド回路７
の出力はルベルとなりバス２上にてエラーが発生したこ
とが判り、エラー箇所を標定することが出来る。
そこで、メモリ３の素子破壊の場合には装置の動作を停
止しメモリ交換等の処置を行い、バス２上にてのエラー
発生の場合には機器１に割り込み信号を与え再送等の適
切な処置を行わせ装置ダウン等を招（ことを防ぐことが
出来る。
止しメモリ交換等の処置を行い、バス２上にてのエラー
発生の場合には機器１に割り込み信号を与え再送等の適
切な処置を行わせ装置ダウン等を招（ことを防ぐことが
出来る。
従って装置の稼動率を向上出来装置の信頼性を向上出来
る。
る。
以上詳細に説明せる如く本発明によれば、エラー箇所の
標定が出来、夫々の障害に対して適切な処理が出来るの
で、装置ダウン等を防げ、装置の稼動率を向上出来装置
の信頼性を向上出来る効果がある。
標定が出来、夫々の障害に対して適切な処理が出来るの
で、装置ダウン等を防げ、装置の稼動率を向上出来装置
の信頼性を向上出来る効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のプロ・ツク図、第３図は従来
例のブロック図である。 図において、 １は機器、 １゛はプロセッサ・ ２はバス、 ３はメモリ、 ４．５はパリティ検査器、 ６．７はアンド回路、 ８はノット回路を示す。 本発明の原理ブロック図 第 １ 図 本発明の実施例のプロγり図 第 ２ 閏 従来例のブロック図 第 ３ 図
例のブロック図である。 図において、 １は機器、 １゛はプロセッサ・ ２はバス、 ３はメモリ、 ４．５はパリティ検査器、 ６．７はアンド回路、 ８はノット回路を示す。 本発明の原理ブロック図 第 １ 図 本発明の実施例のプロγり図 第 ２ 閏 従来例のブロック図 第 ３ 図
Claims (1)
- 【特許請求の範囲】 メモリパリティを用いるメモリ（３）と、バス（２）に
て接続された該メモリ（３）の内容が転送される機器（
１）とを有するコンピュータ応用装置において、 該メモリ（３）の出力部と該機器（１）の入力部にパリ
ティ検査器（４、５）を設けエラー箇所を標定するよう
にしたことを特徴とするコンピュータ応用装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136889A JPS62293438A (ja) | 1986-06-12 | 1986-06-12 | コンピユ−タ応用装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136889A JPS62293438A (ja) | 1986-06-12 | 1986-06-12 | コンピユ−タ応用装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62293438A true JPS62293438A (ja) | 1987-12-21 |
Family
ID=15185919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61136889A Pending JPS62293438A (ja) | 1986-06-12 | 1986-06-12 | コンピユ−タ応用装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62293438A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02278342A (ja) * | 1989-04-19 | 1990-11-14 | Nec Corp | マイクロコンピュータ |
| JPH08297985A (ja) * | 1995-04-24 | 1996-11-12 | Nec Corp | フラッシュメモリのデータ消去装置 |
-
1986
- 1986-06-12 JP JP61136889A patent/JPS62293438A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02278342A (ja) * | 1989-04-19 | 1990-11-14 | Nec Corp | マイクロコンピュータ |
| JPH08297985A (ja) * | 1995-04-24 | 1996-11-12 | Nec Corp | フラッシュメモリのデータ消去装置 |
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