JPS6191746A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS6191746A JPS6191746A JP59213659A JP21365984A JPS6191746A JP S6191746 A JPS6191746 A JP S6191746A JP 59213659 A JP59213659 A JP 59213659A JP 21365984 A JP21365984 A JP 21365984A JP S6191746 A JPS6191746 A JP S6191746A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- bit error
- bit
- address
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、記憶装置に関し、特に１ビットエラーの訂正
機能を有する記憶装置が１ビットエラーを検出したとき
の診断装置への割込み制御に関する。
機能を有する記憶装置が１ビットエラーを検出したとき
の診断装置への割込み制御に関する。
従来技術
従来、１ビットエラーの検出訂正機能を有する記憶装置
は、書込みデータにエラーチェックコード（Ｅ（Ｃ：）
ビットを付加したデータをメモリ素子アレイに書込み、
読出し時には、読出しデータの１ビットエラー検出およ
び訂正をおこなって訂正ずみの正しいデータを送出する
と同時に１診断装置へ１ビットエラー発生を通知するた
めの割込み信号を送出するように構成されている。
は、書込みデータにエラーチェックコード（Ｅ（Ｃ：）
ビットを付加したデータをメモリ素子アレイに書込み、
読出し時には、読出しデータの１ビットエラー検出およ
び訂正をおこなって訂正ずみの正しいデータを送出する
と同時に１診断装置へ１ビットエラー発生を通知するた
めの割込み信号を送出するように構成されている。
上述の従来装置は、メモリ素子に固定的なｌビットエラ
ーが発生した場合、その部分を読出すごとに診断装置へ
の割込み信号を送出するため、診断装置の負荷を増大さ
せるという欠点がある。
ーが発生した場合、その部分を読出すごとに診断装置へ
の割込み信号を送出するため、診断装置の負荷を増大さ
せるという欠点がある。
発明の目的
本発明の目的は、上述の従来の欠点を解決し、１どット
エラーの発生による診断装置への割込み回数を制限して
、固定的な１ビットエラーによる診断装置への割込み信
号が頻発されることを防止した記憶装置を提供し、もっ
て診断装置の効率的運用を図ることにある。
エラーの発生による診断装置への割込み回数を制限して
、固定的な１ビットエラーによる診断装置への割込み信
号が頻発されることを防止した記憶装置を提供し、もっ
て診断装置の効率的運用を図ることにある。
発明の構成
本発明の記憶装置は、書込みデータにエラーチェックコ
ードを付加するエラーチェックコード発生回路と、前記
書込みデータおよびエラーチェックコードを格納するメ
モリ素子アレイと、該メモリ素子アレイからの読出しデ
ータの１ビットエラーチエツクおよび訂正を行なう１ビ
ットエラー修正回路とを備えて、演算処理装置から与え
られる書込み読出し命令を実行し、読出し時に１ビット
エラーを検出したときは１診断装置への割込み信号を送
出するようにした記憶装置において、１ビットエラーが
発生したときの前記メモリ素子アレイの読出しアドレス
および前記１ビットエラー修正回路の発生するシンドロ
ームを保持するレジスタ回路と、前記メモリ素子アレイ
の読出しアドレスおよび前記１ビットエラー修正回路の
発生するシンドロームを前記レジスタ回路の保持出力と
比較する比較回路とを備えて、１ビットエラー発生時に
前記比較回路が両入力の不一致を検出したときのみ診断
装置への割込み信号を出力することを特徴とする。
ードを付加するエラーチェックコード発生回路と、前記
書込みデータおよびエラーチェックコードを格納するメ
モリ素子アレイと、該メモリ素子アレイからの読出しデ
ータの１ビットエラーチエツクおよび訂正を行なう１ビ
ットエラー修正回路とを備えて、演算処理装置から与え
られる書込み読出し命令を実行し、読出し時に１ビット
エラーを検出したときは１診断装置への割込み信号を送
出するようにした記憶装置において、１ビットエラーが
発生したときの前記メモリ素子アレイの読出しアドレス
および前記１ビットエラー修正回路の発生するシンドロ
ームを保持するレジスタ回路と、前記メモリ素子アレイ
の読出しアドレスおよび前記１ビットエラー修正回路の
発生するシンドロームを前記レジスタ回路の保持出力と
比較する比較回路とを備えて、１ビットエラー発生時に
前記比較回路が両入力の不一致を検出したときのみ診断
装置への割込み信号を出力することを特徴とする。
発明の実施例
次に、本発明について、図面を参照して詳細に説明する
。
。
図は、本発明の一実施例を示すブロック図である。すな
わち、演算処理装置から入力される書込みデータを保持
する書込みデータ回路４と、書込みデータ回路４の出力
する書込みデータ５からエラーチェックコード（ＥＣＣ
）ビット生成するエラー。
わち、演算処理装置から入力される書込みデータを保持
する書込みデータ回路４と、書込みデータ回路４の出力
する書込みデータ５からエラーチェックコード（ＥＣＣ
）ビット生成するエラー。
チェックコード発生回路６と、書込みデータ５およびＥ
ＣＣチェックビット７をアドレス回路９から出力される
アドレス信号１０によって指定されるアドレスに書広む
メモリ素子アレイ８と、演算処理装置から入力されるア
ドレス信号２を保持してアドレス信号ｌＯとして出力す
るアドレス回路９と、演算処理装置から入力されるメモ
リアクセス制御信号３によってアドレス制御信号１２．
メモリ素子アレイ制御信号１３．レジスタ回路制御信号
１４等を出力する制御回路１１と、メモリ素子アレイ８
からの読出しデータ１６の１ビットエラーチエツクおよ
び訂正を行ない修正読出しデータ１８およびシンドロー
ム信号１３を出力する１ビットエラー修正回路１７と、
レジスタ回路制御信号１４によってアドレス信号１０お
よびシンドローム信号１９を保持するレジスタ回路１５
と、アドレス信号１０およびシンドローム信号１８をレ
ジスタ回路１５の保持出力する保持アドレス信号２０お
よび保持シンドローム信号２１と比較する比較回路２２
とから構成される。比較回路２２は、アドレス信号１０
およびシンドローム信号１９し 瓜梼７１１，１〜具つ
０セ七ｌに４鈷、シソ１０一ム信号２１が不一致のとき
のみ１ビットエラー割込み信号２３を出力し、一致した
ときは１ビットエラー割込み信号２３を出力しない。
ＣＣチェックビット７をアドレス回路９から出力される
アドレス信号１０によって指定されるアドレスに書広む
メモリ素子アレイ８と、演算処理装置から入力されるア
ドレス信号２を保持してアドレス信号ｌＯとして出力す
るアドレス回路９と、演算処理装置から入力されるメモ
リアクセス制御信号３によってアドレス制御信号１２．
メモリ素子アレイ制御信号１３．レジスタ回路制御信号
１４等を出力する制御回路１１と、メモリ素子アレイ８
からの読出しデータ１６の１ビットエラーチエツクおよ
び訂正を行ない修正読出しデータ１８およびシンドロー
ム信号１３を出力する１ビットエラー修正回路１７と、
レジスタ回路制御信号１４によってアドレス信号１０お
よびシンドローム信号１９を保持するレジスタ回路１５
と、アドレス信号１０およびシンドローム信号１８をレ
ジスタ回路１５の保持出力する保持アドレス信号２０お
よび保持シンドローム信号２１と比較する比較回路２２
とから構成される。比較回路２２は、アドレス信号１０
およびシンドローム信号１９し 瓜梼７１１，１〜具つ
０セ七ｌに４鈷、シソ１０一ム信号２１が不一致のとき
のみ１ビットエラー割込み信号２３を出力し、一致した
ときは１ビットエラー割込み信号２３を出力しない。
次に、本実施例の動作について説明する。演算処理装置
から入力される書込みデータｌは、書込みデータ回路４
に保持され、書込みアドレス２はアドレス回路９に保持
される。エラーチェックコード発生回路６は、書込みデ
ータ回路４の保持出力する書込みデータ５によってＥＣ
Ｃチェックビット７を生成してメモリ素子アレイ８に入
力させる。そして、メモリアクセス制御信号３が制御回
路１１に入力され、制御回路１１はアドレス制御信号１
２によってアドレス回路９からアドレス信号ｌＯを出力
させ、メモリ素子アレイ制御信号１３をメモリ素子アレ
イ８に出力する。メモリ素子アレイ８は、アドレス信号
ｌＯによって指定されアドレスに、上記書込みデータ５
およびＥＣＣチェックビット７を書込む。
から入力される書込みデータｌは、書込みデータ回路４
に保持され、書込みアドレス２はアドレス回路９に保持
される。エラーチェックコード発生回路６は、書込みデ
ータ回路４の保持出力する書込みデータ５によってＥＣ
Ｃチェックビット７を生成してメモリ素子アレイ８に入
力させる。そして、メモリアクセス制御信号３が制御回
路１１に入力され、制御回路１１はアドレス制御信号１
２によってアドレス回路９からアドレス信号ｌＯを出力
させ、メモリ素子アレイ制御信号１３をメモリ素子アレ
イ８に出力する。メモリ素子アレイ８は、アドレス信号
ｌＯによって指定されアドレスに、上記書込みデータ５
およびＥＣＣチェックビット７を書込む。
メモリ素子アレイ８からのデータの読出し時には、演算
処理装置からの読出し命令が制御回路１１で解読され、
アドレス信号１０によって指定されたメモリ素子アレイ
８のアドレスから読出された読出しデータ１６が、１ビ
ットエラー修正回路１７で１ビットエラーの検出および
訂正がなされる。１ビットエラー修正回路１７は、修正
読出しデータ１８およびシンドローム信号１９を出力す
る。修正読出しデータ１８は演算処理装置へ送出され、
シンドローム信号１９はレジスタ回路１５および比較回
路２２に入力される。比較回路２２は、レジスタ回路１
５の出力する保持アドレス信号２０および保持シンドロ
ーム信号２１と、現在のアドレス信号１０およびシンド
ローム信号１３を比較する。レジスタ回路１５は、最初
クリヤされていて、今、その内容は論理“０′になって
いる６従って、１回目に読出しエラーが検出されたとき
は、レジスタ回路１５の出力する保持アドレス信号２０
および保持シンドローム信号２１はＯ”であり、比較回
路２２は再入力が不一致であるので１ビットエラー割込
み信号２３を診断装置へ送出する。このとき、レジスタ
回路１５はレジスタ回路制御信号１４によってアドレス
信号１０およびシンドローム信号１８を保持する。
処理装置からの読出し命令が制御回路１１で解読され、
アドレス信号１０によって指定されたメモリ素子アレイ
８のアドレスから読出された読出しデータ１６が、１ビ
ットエラー修正回路１７で１ビットエラーの検出および
訂正がなされる。１ビットエラー修正回路１７は、修正
読出しデータ１８およびシンドローム信号１９を出力す
る。修正読出しデータ１８は演算処理装置へ送出され、
シンドローム信号１９はレジスタ回路１５および比較回
路２２に入力される。比較回路２２は、レジスタ回路１
５の出力する保持アドレス信号２０および保持シンドロ
ーム信号２１と、現在のアドレス信号１０およびシンド
ローム信号１３を比較する。レジスタ回路１５は、最初
クリヤされていて、今、その内容は論理“０′になって
いる６従って、１回目に読出しエラーが検出されたとき
は、レジスタ回路１５の出力する保持アドレス信号２０
および保持シンドローム信号２１はＯ”であり、比較回
路２２は再入力が不一致であるので１ビットエラー割込
み信号２３を診断装置へ送出する。このとき、レジスタ
回路１５はレジスタ回路制御信号１４によってアドレス
信号１０およびシンドローム信号１８を保持する。
２回目に１ビット読出しエラーが検出されたとき、比較
回路２２がアドレス信号１ｏおよびシンドローム信号１
８をレジスタ回路１５の保持出力する保持アドレス信号
２０および保持シンドローム信号２１と比較する。２回
目の１ビットエラーが１回目の１ビットエラーを発生し
たメモリ素子の固定的エラーによるものであるときは、
アドレス信号１ｏおよびシンドローム信号１９は、保持
アドレス信号２゜および保持シンドローム信号２１と一
致するから、比較回路２２は再入力の一致により、１ビ
ットエラー割込み信号２３を出力しない、従って、メモ
リ素子アレイ８の固定的な１ビットエラーが何回読出さ
れても１ビットエラー割込み信号２３が出力されず、診
断装置が不要に割込まれることはない。
回路２２がアドレス信号１ｏおよびシンドローム信号１
８をレジスタ回路１５の保持出力する保持アドレス信号
２０および保持シンドローム信号２１と比較する。２回
目の１ビットエラーが１回目の１ビットエラーを発生し
たメモリ素子の固定的エラーによるものであるときは、
アドレス信号１ｏおよびシンドローム信号１９は、保持
アドレス信号２゜および保持シンドローム信号２１と一
致するから、比較回路２２は再入力の一致により、１ビ
ットエラー割込み信号２３を出力しない、従って、メモ
リ素子アレイ８の固定的な１ビットエラーが何回読出さ
れても１ビットエラー割込み信号２３が出力されず、診
断装置が不要に割込まれることはない。
一方、修正読出しデータ１８は訂正されたデータである
ので演算処理装置は、何ら支障なく動作することができ
る。２回目の１ビットエラーが１回目と異なるアドレス
または異なるビットで発生した場合は、比較回路２２は
不一致を検出して１ビットエラー割込み信号２３を出力
し、診断装置に１ビットエラーの発生を知らせることは
勿論である。なお、レジスタ回路１５は、周期的（例え
ば１日ごと）または適時にクリヤされるようになってい
る。
ので演算処理装置は、何ら支障なく動作することができ
る。２回目の１ビットエラーが１回目と異なるアドレス
または異なるビットで発生した場合は、比較回路２２は
不一致を検出して１ビットエラー割込み信号２３を出力
し、診断装置に１ビットエラーの発生を知らせることは
勿論である。なお、レジスタ回路１５は、周期的（例え
ば１日ごと）または適時にクリヤされるようになってい
る。
本実施例は、読出しデータの１ビットエラーが同一番地
、同一ビットに発生した場合は、故障診断装置への割込
み信号を出力しないから、メモリ素子の固定的なエラー
によって診断装置の負荷が増大することを防止できると
いう効果がある。
、同一ビットに発生した場合は、故障診断装置への割込
み信号を出力しないから、メモリ素子の固定的なエラー
によって診断装置の負荷が増大することを防止できると
いう効果がある。
発明の効果
以上のように、本発明においては、読出しデータの１ビ
ットエラーが同一番地、同一ビットに発生した場合は、
故障診断装置への割込み信号を出力しないように構成し
たから、メモリ素子の固定的なエラーによって１ビット
エラーが多発した場合に、診断装置の負荷増大による性
能低下を防止することができるという効果がある。
ットエラーが同一番地、同一ビットに発生した場合は、
故障診断装置への割込み信号を出力しないように構成し
たから、メモリ素子の固定的なエラーによって１ビット
エラーが多発した場合に、診断装置の負荷増大による性
能低下を防止することができるという効果がある。
図は本発明の一実施例を示すブロック図であ □る。
図において、１：書込みデータ、２ニアドレス信号、３
：メモリアクセス制御信号、４：書込みデータ回路、５
：書込みデータ、６：エラーチェックコード発生回路、
７ ： ＥＣＣ；チェックビット、８：メモリ素子アレ
イ、９ニアドレス回路、１０ニアドレス信号、１１：制
御回路、１２ニアドレス制御信号、１３：メモリ素子ア
レイ制御信号、１４＝レジスタ回路制御信号、１５：レ
ジスタ回路、１８：読出しデータ、１７：ｌピッ）エラ
ー修正回路、１８：修正読出しデータ、１８：シンドロ
ーム信号、２０：保持アドレス信号、２１：保持シンド
ローム信号、２２：比較回路、２３：１ビットエラー割
込み信号。
：メモリアクセス制御信号、４：書込みデータ回路、５
：書込みデータ、６：エラーチェックコード発生回路、
７ ： ＥＣＣ；チェックビット、８：メモリ素子アレ
イ、９ニアドレス回路、１０ニアドレス信号、１１：制
御回路、１２ニアドレス制御信号、１３：メモリ素子ア
レイ制御信号、１４＝レジスタ回路制御信号、１５：レ
ジスタ回路、１８：読出しデータ、１７：ｌピッ）エラ
ー修正回路、１８：修正読出しデータ、１８：シンドロ
ーム信号、２０：保持アドレス信号、２１：保持シンド
ローム信号、２２：比較回路、２３：１ビットエラー割
込み信号。
Claims (1)
- 書込みデータにエラーチェックコードを付加するエラー
チェックコード発生回路と、前記書込みデータおよびエ
ラーチェックコードを格納するメモリ素子アレイと、該
メモリ素子アレイからの読出しデータの１ビットエラー
チェックおよび訂正を行なう１ビットエラー修正回路と
を備えて、演算処理装置から与えられる書込み読出し命
令を実行し、読出し時に１ビットエラーを検出したとき
は、診断装置への割込み信号を送出するようにした記憶
装置において、１ビットエラーが発生したときの前記メ
モリ素子アレイの読出しアドレスおよび前記１ビットエ
ラー修正回路の発生するシンドロームを保持するレジス
タ回路と、前記メモリ素子アレイの読出しアドレスおよ
び前記１ビットエラー修正回路の発生するシンドローム
を前記レジスタ回路の保持出力と比較する比較回路とを
備えて、１ビットエラー発生時に前記比較回路が両入力
の不一致を検出したときのみ診断装置への割込み信号を
出力することを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59213659A JPS6191746A (ja) | 1984-10-12 | 1984-10-12 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59213659A JPS6191746A (ja) | 1984-10-12 | 1984-10-12 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6191746A true JPS6191746A (ja) | 1986-05-09 |
Family
ID=16642825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59213659A Pending JPS6191746A (ja) | 1984-10-12 | 1984-10-12 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6191746A (ja) |
-
1984
- 1984-10-12 JP JP59213659A patent/JPS6191746A/ja active Pending
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