JPH05158868A - データ転送回路 - Google Patents

Abstract

(57)【要約】 【目的】 データ変化の遷移期間中の高速クロック系統
による誤データの取り込みを防止し、ＩＣテスタ等のデ
ィジタル測定装置の高信頼性動作を保証する。 【構成】 まず、メジャーメントＨ／Ｗ２（高速クロッ
ク系統）がデータライン１０４からのデータをロードす
る場合、ｌｏａｄ信号の前後に亘るＣＬＫ２の少なくと
も１クロックサイクル期間中は、レジスタ３に新データ
が書き込まれないように、マイクロプロセッサ１（低速
クロック系統）からレジスタ３に入力されるチップセレ
クト信号ｃｓを、マスク回路５０がマスクする。そし
て、該マスクをリセットし、上記Ｈ／Ｗ２による新デー
タのロードが行われない期間内に、レジスタ３への新デ
ータの書込み及びデータライン１０４上への該新データ
の出力が行われ、Ｈ／Ｗ２は、旧データから新データへ
の遷移が完了した後のロード信号に基づき、新データの
取り込みを行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ転送回路に関
し、特に、ＩＣテスタ等の複雑かつ高信頼性が要求され
るディジタル測定装置に好ましく使用される上記回路に
関する。

【０００２】

【技術背景】非同期クロックに基づいて動作する低速，
高速クロック系統間では、両系統間にレジスタを設け、
該レジスタを介してデータの受け渡しを行うことがあ
る。例えば、図７に示すＩＣテスタにおいては、ホスト
コンピュータ１′のクロックは１０〜３０ＭＨｚ程度、
メジャメントハードウェア（以下、「メジャメントＨ／
Ｗ」と言う）２のクロックは１００ＭＨｚ以上であり、
両者の同期は取られていない。このため、ホストコンピ
ュータ１′を用いてメジャメントＨ／Ｗ２の設定値の変
更等を行う場合、マイクロプロセッサ１からメジャメン
トＨ／Ｗ２へのデータの転送は、通常、レジスタ３を介
して行われる。

【０００３】すなわち、マイクロプロセッサ１は、アド
レスバス１０１上にアドレス（ａｄｄｒｅｓｓ）を、デ
ータバス１０２上にデータ（μｐｄａｔａ）をそれぞれ
出力し、レジスタ３にｒ／ｗ制御ライン１０３ａを介し
てライト信号（この場合には、Ｌレベルｒ／ｗ信号）を
与える。さらにマイクロプロセッサ１は、チップセレク
ト信号（ｃｓ）をレジスタ３に与えることで、該レジス
タ３にμｐｄａｔａを書き込み、レジスタ３内のデータ
を、メジャメントＨ／Ｗ２側のデータライン１０４に出
力する。

【０００４】一方、メジャメントＨ／Ｗ２には、Ｄフリ
ップフロップＦＦｎ（ｎ＝０，１，・・・，４）の多段
接続からなるチェーン回路４が接続されている。各ＦＦ
ｎのＳ端子には高速クロックＣＬＫ２が入力され、ＦＦ
０のＤ端子には、ＣＬＫ２に同期したコントロール信号
（ｃｔｒｌ）が入力されており、チェーン回路４は、Ｃ
ＬＫ２のクロック毎にｃｔｒｌを次段のＦＦｎに順次送
り出している。同図では、４段目のフリップフロップ
（ＦＦ３）の出力（すなわち、ｌｏａｄ信号）はメジャ
メントＨ／Ｗ２のロード端子に入力され、このｌｏａｄ
に基づきメジャメントＨ／Ｗ２はデータライン１０４上
のデータを取り込み、該データによりメジャメントＨ／
Ｗ２の設定を書き替えた後、出力信号をｏｕｔとして次
段に出力する。

【０００５】図８は、図７の回路動作を示すタイミング
図である。同図に示すように、マイクロプロセッサ１は
ＣＬＫ１の立上り（同図のｔ１）で、アドレスバス１０
１上にレジスタ３のａｄｄｒｅｓｓ（具体的にはＡＤＤ
０）を、データバス１０２上にメジャメントＨ／Ｗ２に
与えるべきデータ（μｐｄａｔａ）を、ｒ／ｗ制御ライ
ン１０３ａ上にライト信号（Ｌレベルのｒ／ｗ信号）を
それぞれ出力する。次に、マイクロプロセッサ１はＣＬ
Ｋ１の立上り（同図ｔ２）でチップセレクト信号（ｃ
ｓ）を出力し、レジスタ３はデータバス１０２上のデー
タを取り込んで、データを旧データ（ＯＬＤＤＡＴＡ）
から新データ（ＮＥＷＤＡＴＡ）に書き替えるととも
に、この書き替えたデータをメジャメントＨ／Ｗ２側の
データライン１０４上に出力する。

【０００６】一方、メジャメントＨ／Ｗ２は、ＦＦ３か
らのｌｏａｄ信号に基づき、データライン１０４上に出
力されているデータを取り込み、該データに基づきテス
トシステムの各種設定の変更等を行い、その出力ｏｕｔ
をＯＬＤＤＡＴＡからＮＥＷＤＡＴＡに書き替える。

【０００７】上述のように、レジスタ３は、ｃｓのイネ
ーブル信号を入力することで旧データ（ＯＬＤＤＡＴ
Ａ）を新データ（ＮＥＷＤＡＴＡ）に書き替え、これを
メジャメントＨ／Ｗ側のデータライン１０４上に出力す
るが、この書き替えのタイミングとは無関係に、メジャ
メントＨ／Ｗ２は、入力されるｌｏａｄ信号に基づき、
該データライン１０４上のデータを取り込む。ところ
が、レジスタ３内のデータが、ＯＬＤＤＡＴＡからＮＥ
ＷＤＡＴＡに書き換えられる際に、データライン１０４
上のデータは、遷移的に変化する。

【０００８】このため、上記ｌｏａｄ信号によるデータ
ライン１０４上のデータの取込みが、上記遷移期間中に
行われると、次のｌｏａｄ信号によるデータの取込み迄
の間、メジャメントＨ／Ｗ２は誤ったデータ（図８にお
いてＢＡＤＯＵＴで示す）を出力することになる。この
ような、誤ったデータ、ＢＡＤＯＵＴは、メジャメント
Ｈ／Ｗ２の誤動作等をひき起こすため、テストシステム
にとっては好ましいものではない。

【０００９】

【発明の目的】本発明は、上記のような問題点を解決す
るために提案されたものであって、データ変化の遷移期
間中の高速クロック系統による誤ったデータの取り込み
を防止し、ＩＣテスタ等のディジタル測定装置の動作を
高い信頼性で保証するデータ転送回路を提供することを
目的とする。

【００１０】

【発明の概要】本発明のデータ転送回路は、低速，高速
クロック系統間に介在し、低速クロックに基づくチップ
セレクト信号を入力することにより、低速クロック系統
側データライン上のデータを取り込むとともに、この取
り込んだデータを高速クロック系統側データライン上に
出力するレジスタと、該データライン上に出力されたデ
ータの高速クロック系統へのデータ取込み（以下、ロー
ドと言う）命令を、一定時間の遅延後に高速クロック系
統に出力する状態遷移回路と、を有してなるデータ転送
回路において、前記高速クロック系統へのロード命令出
力の前後に亘る、少なくとも１高速クロックサイクルの
期間、前記チップセレクト信号のレジスタへの出力を、
高速クロック及び／又は前記状態遷移回路の複数出力に
基づき停止させるマスク回路を設けてなることを特徴と
する。

【００１１】なお、本発明における状態遷移回路は、フ
リップフロップからなるチェーン回路やカウンタ回路
等、ディジタル信号出力を順次遅延させる回路から構成
される。また、状態遷移回路の複数出力は、例えば、チ
ェーン回路を構成するフリップフロップの各出力やカウ
ンタの回路のＱ出力から得られる。

【００１２】本発明のデータ転送回路では、低速クロッ
ク系統のデータを高速クロック系統に転送するに際し、
該転送データは低速クロック系統から、低速クロックに
基づくタイミングで一時的にレジスタに書き込まれる。
そして、レジスタ内のデータは、後述するタイミングで
高速クロック系統側のデータライン上に出力され、高速
クロック系統は、このデータライン上のデータを、状態
遷移回路が出力するｌｏａｄ信号に基づいて取り込む。

【００１３】ところで、低速クロックと高速クロックと
は非同期であるため、従来においては、レジスタの高速
ライン側のデータラインへのデータ出力の遷移期間中
（旧データと新データが入れ代わる際）に、高速クロッ
ク系統が誤ったデータ（遷移期間中のデータ）の取込み
を行ってしまうことがある。これに対し、本発明では、
まず、高速クロック系統の取り込みのタイミングでは
（ｌｏａｄ信号の前後に亘る少なくとも１クロックサイ
クル期間中は）、レジスタに新データが書き込まれない
ように、低速クロック系統からレジスタに入力されるチ
ップセレクト信号を、マスク回路が高速クロック及び／
又は状態遷移回路の複数出力に基づきマスクする。

【００１４】ついで、マスクをリセットし、高速クロッ
ク系統による新データのロードが行われない期間中に、
レジスタへの新データの書込み及びレジスタの高速クロ
ック系統側のデータライン上への該新データの出力を行
う。そして、高速クロック系統は、旧データから新デー
タへの遷移が完了した後に、ロード信号に基づき新デー
タの取り込みを行う。なお、マスク回路は、高速クロッ
ク及び／又は状態遷移回路の出力に基づくタイミングで
動作するが、高速クロックあるいは状態遷移回路の複数
の出力の何れを採用するかは、低速クロック系と高速ク
ロックとの周波数の比，レジスタの動作速度（上記出力
の遷移時間長さ）等により定められる。

【００１５】

【実施例】図１は本発明のデータ転送回路を、ＩＣテス
タに適用した場合の一実施例を示す説明図である。同図
において低速クロック系統（マイクロプロセッサ１で示
す）と、高速クロック系統（メジャメントＨ／Ｗ２で示
す）との間にはレジスタ３が介在している。マイクロプ
ロセッサ１は、アドレスバス１０１，データバス１０２
及び制御信号ライン１０３ａ（ｒ／ｗ信号ライン）を介
してレジスタ３と接続され、さらに、マイクロプロセッ
サ１は、制御信号ライン１０３ｂ（チップセレクト信号
ライン）を介してレジスタ３と接続されている。ただ
し、本実施例では、マイクロプロセッサ１のチップセレ
クト端子（チップセレクト信号をｃｓで示す）は、メジ
ャメントＨ／Ｗ２のクロック（ＣＬＫ２）で動作するＤ
フリップフロップ５１のＤ端子に接続され、該フリップ
フロップ５１の出力端子はＡＮＤ回路５２の一方の入力
端子に接続され、さらにＡＮＤ回路５２の出力端子はレ
ジスタ３のチップセレクト（ｍｃｓ）端子に接続されて
いる。

【００１６】また、図１における状態遷移回路は、Ｄフ
リップフロップＦＦｎ（ｎ＝０，１，・・・，４）のチ
ェーン回路４から構成されている。これらのＦＦｎは、
高速クロックＣＬＫ２で動作し、第１段目のＦＦ０のＤ
端子に入力されたコントロール信号ｃｔｒｌをＣＬＫ２
のサイクル毎に順次後段に送り出すように接続されてい
る。

【００１７】チェーン回路４のロード信号（ｌｏａｄ）
の出力端子（図１ではＦＦ３の出力端子）はメジャメン
トＨ／Ｗ２のロード端子に接続され、チェーン回路４の
他の複数出力はＳＲラッチ５３の両入力端子に接続（本
実施例では、ＦＦ２の出力端子がセット端子に、ＦＦ４
の出力端子がリセット端子に接続）ている。また、同図
では、ＳＲラッチ５３の出力端子は反転出力となってお
り、前述したＡＮＤ回路５２の他方の入力端子に接続さ
れている（ＳＲラッチ５３の反転する前の出力をｍａｓ
ｋで示し、反転後の出力をｍａｓｋ＿ｎで示す）。な
お、ＳＲラッチ５３がマスク信号生成回路であり、これ
とＡＮＤ回路５２及びフリップフロップ５１とがマスク
回路を構成している。

【００１８】以下、図１の回路の動作を図２に示すタイ
ミング図を参照しながら説明する。図２において、まず
マイクロプロセッサ１が、アドレスバス１０１にａｄｄ
ｒｅｓｓ信号ＡＤＤ０（レジスタ３を指定するａｄｄｒ
ｅｓｓ）を、データバス１０２上に所定の設定値データ
μｐｄａｔａを、制御信号ライン１０３ａ上にライト信
号（低レベルのｒ／ｗ信号）をそれぞれ出力する（図２
の時刻ｔ１）。ついで、マイクロプロセッサ１がチップ
セレクト信号ｃｓを出力する（図２の時刻ｔ２）。とこ
ろが、図２に示すｃｓのタイミングでは、ＳＲラッチ５
３のｍａｓｋ出力はＨレベル、すなわち、ＡＮＤ回路５
２に入力されるｍａｓｋ＿ｎはＬレベルであるので、Ａ
ＮＤ回路５２の出力はＬレベルとなり、レジスタ３はデ
セレクト状態となる。なお、図２においては、フリップ
フロップ５１の出力状態をｃｓ′で示してある。

【００１９】ｍａｓｋ信号は、ＦＦ２の出力でセットさ
れ、ＦＦ４の出力でリセット（換言すると、ｍａｓｋ＿
ｎは、ＦＦ４の出力でセットされ、ＦＦ２の出力でリセ
ット）されるので、ＣＬＫ２の２サイクル期間アクティ
ブとなる。ｍａｓｋのリセット時（時刻ｔ３）において
は、マイクロプロセッサ１はｃｓをセレクト状態にして
あるので、このｍａｓｋのリセットと同時に、レジスタ
３のデータは旧データ（ＯＬＤＤＡＴＡ）から新データ
（ＮＥＷＤＡＴＡ）に書き替えられる。

【００２０】なお、本実施例では、図２から明らかなよ
うに、上記ｍａｓｋ信号は、ＣＬＫ２のロード信号の立
上りに対応する立上り（図２のＦＦ３の出力（ｌｏａ
ｄ）の立上り）の、一つ前の立上り（図２のＦＦ２の出
力の立上り）でセットされ、一つ後の立上り（図２のＦ
Ｆ４の出力の立上り）でリセットされる。すなわち、上
記マスク期間（ｍａｓｋの立上りから立ち下りまでの期
間）においては、レジスタ３へｃｓ信号は出力されない
ので、図２に示すように、マスク期間中にｃｓの立上り
があったとしても、レジスタ３は新データＮＥＷＤＡＴ
Ａの取り込みは行わない。この結果、メジャメントＨ／
Ｗ２が、図２における２番目のｌｏａｄ信号の入力によ
り取り込むデータライン１０４上のｄａｔａはＯＬＤＤ
ＡＴＡであり、遷移状態にあるデータを取り込むことは
ない。

【００２１】この後、再びｍａｓｋが立ち上るが、この
ときにはレジスタ３のデータのＯＬＤＤＡＴＡからＮＥ
ＷＤＡＴＡへの書き替えは終了しており、レジスタ３の
データライン１０４上にはＮＥＷＤＡＴＡが出力されて
いる。そして、該ｍａｓｋの立上りの次のＣＬＫ２の立
上りで、メジャメントＨ／Ｗ２に入力されるｌｏａｄ信
号により、メジャメントＨ／Ｗ２はＮＥＷＤＡＴＡを取
り込む（図２の時刻ｔ４）。このように、本実施例で
は、ｍａｓｋ信号の立上りと立ち下りとの中程に、ｌｏ
ａｄ信号が位置するような回路構成としてある。これに
より、ＯＬＤＤＡＴＡからＮＥＷＤＡＴＡへの変化が安
定した後に、メジャメントＨ／Ｗ２がデータライン１０
４上のＮＥＷＤＡＴＡをロードする。そして、メジャメ
ントＨ／Ｗ２では、取り込んだＮＥＷＤＡＴＡに基づく
設定が行われ、その出力ｏｕｔはＯＬＤＤＡＴＡに基づ
くＯＬＤＯＵＴからＮＥＷＤＡＴＡに基づくＮＥＷＯＵ
Ｔに変化する。

【００２２】図３は図１に示したデータ転送回路の変形
例を示す部分回路図である。同図におけるマスク信号
は、ＣＬＫ２と、ＦＦ２の出力と、ＦＦ３（ｌｏａｄ出
力）とにより生成される。すなわち、マスク信号生成回
路を、一対のＡＮＤ回路（それぞれ、一方の入力が反転
端子となっている）５５，５６と両ＡＮＤ回路５５，５
６の出力を入力とするＳＲラッチ５４とにより構成す
る。そして、ＣＬＫ２を両ＡＮＤ回路５５，５６の反転
入力端子に接続し、ＦＦ２の出力端子をＳＲラッチ５４
のセット端子側のＡＮＤ回路５５の非反転の入力端子
に、ＦＦ４の出力端子をＳＲラッチ５４のリセット端子
側のＡＮＤ回路５６の非反転の入力端子にそれぞれ接続
している。なお、ＳＲラッチ５４の出力は図１に示した
ＳＲラッチ５３と同様、反転しており、反転前の出力を
ｍａｓｋで、反転後の出力をｍａｓｋ＿ｎでそれぞれ示
してある。

【００２３】上記マスク信号生成回路では、ｍａｓｋ
は、ＦＦ２出力がＨレベル状態でのＣＬＫ２の立ち下り
でセットされ（図４のｍａｓｋの時刻ｔ１の立上り参
照）、ＦＦ４の出力（ｌｏａｄ）がＨレベル状態でのＣ
ＬＫ２の立ち下りでリセットされる（同図のｍａｓｋの
時刻ｔ２の立下がり参照）。図４から明らかなように、
この場合には、ｌｏａｄの立上りエッジの直前のＳの立
上りエッジで、ｍａｓｋは立上り，ｌｏａｄの立上りエ
ッジの直後のＲの立ちり上がりでｍａｓｋは立ち下がる
ので、マスク間隔を短くでき、ｃｔｒｌの間隔（ｌｏａ
ｄ信号の間隔）も短く（例えば、ＣＬＫ２の１周期まで
短く）できる。なお、図４には、比較のため、図１の回
路におけるマスク信号（図２参照）を併記してある。

【００２４】図５は、本発明のデータ転送回路におい
て、レジスタを２段配置し、後段側のレジスタに入力さ
れるチップセレクト信号ｃｓにマスクをかける場合を示
している。同図では、マイクロプロセッサ１からのｃｓ
は、レジスタ１１に直接入力され、レジスタ１２にマス
ク回路６０を介してそれぞれ入力される。同図のマスク
生成回路６０は、ｃｓをセット入力とし、後述するＡＮ
Ｄ回路６２の出力をリセット入力するＲＳフリップフロ
ップ６４と、該ＲＳフリップフロップ６４のＱ出力をセ
ット入力とするＤフリップフロップ（ＣＬＫ２により動
作）６１と、チェーン回路４のＦＦ２の出力とＦＦ４の
出力とをセット，リセット入力するＳＲラッチ６３と、
ＳＲラッチ６３と前記フリップフロップ６１の両出力を
入力とする前述のＡＮＤ回路６２とにより構成される。

【００２５】図６は、図５の回路の各部の動作を示すタ
イミング図である。同図では、ＳＲラッチ６３の出力を
Ｑ１で、Ｄフリップフロップ６１の出力をＱ２で、ＲＳ
フリップフロップ６４の出力をＱ３で、ＡＮＤ回路６２
の出力をａｎｄで、レジスタ１１，１２のデータ出力を
ｄａｔａ１，ｄａｔａ２でそれぞれ示してある。同図か
らわかるように、図１の場合にはｃｓがＣＬＫ２の数周
期分以上にわたりセレクト状態にならなくてはならない
が、図６の回路によればｃｓはＲＳフリップフロップ６
４及びＤフリップフロップ６１により、保持されるので
このような制限はなくなる。なお、ＩＣテスタにおいて
は、メジャメントＨ／Ｗの各動作ステージに上記のデー
タ転送回路を複数設けることもできる。

【００２６】

【発明の効果】本発明は上記のように構成したので、デ
ータ変化の遷移期間中の高速クロック系統による誤った
データの取り込みを防止できる。これにより、高速クロ
ック系統を構成する機器の誤動作等が防止でき、該機器
の動作を高い信頼性で保証することができる。

【図面の簡単な説明】

【図１】本発明のデータ転送回路の一実施例を示すＩＣ
テスタの部分回路図である。

【図２】図１の回路の各部の信号状態を示すタイミング
図である。

【図３】図１に示すデータ転送回路の変更例を示す部分
回路図である。

【図４】図３に示す回路の各部の信号状態を示すタイミ
ング図である。

【図５】レジスタが二段構成された本発明の他の実施例
を示す回路図である。

【図６】図５の回路の各部の信号状態を示すタイミング
図である。

【図７】従来のデータ転送回路を示す回路図である。

【図８】図７の各部の信号状態を示すタイミング図であ
る。

【符号の説明】

１ マイクロプロセッサ ２ メジャメントＨ／Ｗ ３ レジスタ ４ 状態遷移回路 ５０，６０ マスク回路

フロントページの続き (72)発明者 フィリップ ヤストロー 東京都八王子市高倉町９番１号 横河・ヒ ューレット・パッカード株式会社内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 低速，高速クロック系統間に介在し、低
   速クロックに基づくチップセレクト信号を入力すること
   により、低速クロック系統側データライン上のデータを
   取り込むとともに、この取り込んだデータを高速クロッ
   ク系統側データライン上に出力するレジスタと、 該データライン上に出力されたデータの高速クロック系
   統へのデータ取込み命令を、一定時間の遅延後に高速ク
   ロック系統に出力する状態遷移回路と、を有してなるデ
   ータ転送回路において、 前記高速クロック系統へのデータ取込み命令出力の前後
   に亘る、少なくとも１高速クロックサイクルの期間、前
   記チップセレクト信号のレジスタへの出力を、高速クロ
   ック及び／又は前記状態遷移回路の複数出力に基づき停
   止させるマスク回路を設けてなることを特徴とするデー
   タ転送回路。