JPH10107096A

JPH10107096A - 半導体試験装置、半導体試験方法及び半導体試験プログラムを記録した媒体

Info

Publication number: JPH10107096A
Application number: JP8254697A
Authority: JP
Inventors: Akira Mochizuki; 月晃望; Tamio Hiraiwa; 岩民夫平
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1996-09-26
Filing date: 1996-09-26
Publication date: 1998-04-24

Abstract

(57)【要約】【課題】ビットマスク処理により、救済可否判定処理
及びビットフェイル救済処理を短時間で行う。【解決手段】テスタからリダンダンシー処理装置にフ
ェイル情報が転送され（Ｓ１０１）、バッファメモリに
記憶されたフェイルアドレス数と最大フェイルビット個
数とが比較される（Ｓ１０３）。つぎに、ラインフェイ
ル検出／救済処理が行われ（Ｓ１０５）、ラインフェイ
ル数がスペア行数又はスペア列数を超えるか否かが判断
される（Ｓ１０７）。つぎに、フェイルアドレスについ
てビットマスク処理が行われ（Ｓ１０９）、救済可否判
定を行う（Ｓ１１１）。救済可能な最大ビットマスク処
理回数は、”行スペア数Ｒ＋列スペア数Ｃ”で算出され
る。ビットマスク処理回数がこのリミット値を越える
と、救済不可能と判定され（Ｓ１２１）、後処理である
ビットフェイル救済処理は実行されない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体試験装置、
半導体試験方法及び半導体試験プログラムを記録した媒
体に係り、特に、冗長回路付デバイス等のテスト工程で
使用するテスタに関連し、被測定デバイスのフェイル情
報に基づきデバイスの持つ冗長回路による置き換えが可
能か否かを判定するリダンダンシー処理装置、リダンダ
ンシー処理方法及びリダンダンシー処理プログラムを記
録した媒体に関するものである。

【０００２】

【従来の技術】一般に、従来の冗長回路付ＩＣ、ＬＳＩ
等のウェーハテスト工程においては、ウェーハの不良箇
所を冗長回路により救済することが可能か否かを判定す
る処理、即ちリダンダンシー処理を行っている。

【０００３】このようなウェーハテスト工程においては
ＬＳＩテスタが使用される。ＬＳＩテスタは、不良情報
を記憶するバッファメモリを有し、テストした時にデバ
イスの不良情報をこのバッファメモリに格納する。そし
てこの不良情報に基づいてデバイスの持つ冗長回路によ
る置き換えが可能か否かを判定している。

【０００４】近年、デバイスの大容量化、冗長回路の複
雑化等によりこの処理に要する時間は増大してきてお
り、一般に、この対策としてＬＳＩテスタでは、救済可
否判定処理を行うための専用のリダンダンシー処理装置
を有し、デバイスのテストと並列処理化することによ
り、見掛け上の処理時間の短縮を図っている。

【０００５】図１１に、テストシステムの概略構成図を
示す。テストシステムは、テスタ１及びリダンダンシー
処置装置２を備える。

【０００６】テスタ１は、コントローラ１ａ、テスト部
１ｂ及びバッファメモリ１ｃを含む。試験の際には、テ
スト部１ｂに被測定デバイスであるＩＣ、ＬＳＩ等をセ
ットし、コントローラ１ａの制御により、フェイル情報
がバッファメモリ１ｃに記憶される。フェイル情報と
は、例えば、メモリ中の各行及び列アドレスにおける正
常又は異常等を示す情報である。

【０００７】リダンダンシー処理装置２は、バッファメ
モリ２ａ及びコントローラ２ｂを含む。コントローラ２
ｂは、リダンダンシー処理装置２の全体的な制御を司
る。バッファメモリ２ａは、テスタ１のバッファメモリ
１ｃからデータ転送されたフェイル情報について、その
フェイルアドレスを記憶するものである。この場合、リ
ダンダンシー処理装置２ではフェイルアドレスのみをバ
ッファメモリ２ａに格納し、この情報を基にして救済可
否判定を行う。このバッファメモリ２ａの必要容量は、
格納するフェイルアドレスの個数により決まるが、この
個数は、一般に、被測定デバイスの容量に比例して増大
する。そのため、バッファメモリ２ａの容量増大による
テスタのコスト上昇や、フェイルアドレスの読み出し時
間の増大に伴う処理能力低下等を招くおそれがある。

【０００８】図１２に、テストシステムの動作概要図を
示す。図１２に示すように、まず、テスタ１において、
テスト部１ｂにセットされたＩＣ、ＬＳＩ等の被試験デ
バイスについて、コントローラ１ａによりファンクショ
ンテスト（１）が実行され、所定のフェイル情報等がバ
ッファメモリ１ｃに記憶される。つぎに、ファンクショ
ンテスト（２）が実行されるとともに、ファンクション
テスト（１）によるフェイル情報等がデータ転送され、
リダンダンシー処理装置２では、バッファメモリ２ａに
より救済可否判定、スペア置き換え等の救済処理（１）
が実行される。以下、テスタ１によるファンクションテ
スト（３）〜（ｎ）及びリダンダンシー処理装置による
救済処理（３）〜（ｎ）が順次実行される。

【０００９】図１３に、従来のテスタ及びリダンダンシ
ー処理装置におけるフェイル情報のデータ構成図を示
す。

【００１０】図１３では、行アドレスが８、列アドレス
が８で、合計６４個のアドレスを持つメモリを想定す
る。また、スペア数は行２本、列２本とする。ここで、
このようなテスタ１側のバッファメモリ１ｃに、図１３
（ａ）の「＊」印で示すようなフェイル情報が格納され
ているとする。そして、このフェイル情報をリダンダン
シー処理装置２のバッファメモリ２ａへ転送すると、全
てのフェイルアドレスがバッファメモリ２ａに格納され
る。この例では、図１３（ｂ）の実際の格納データで示
すように、合計で１４個のアドレスが格納される。

【００１１】図１４は、従来のリダンダンシー処理装置
における救済可否判定処理のためのフローチャートを示
す。

【００１２】まず、テスタ１からリダンダンシー処理装
置２へ、バッファメモリ２ａヘデータ転送が行われる
（Ｓ０１）。その後、フェイルアドレスの個数が救済可
能なアドレスの最大個数を超えていないか確認する（Ｓ
０２）。ここで救済可能な最大個数は、以下の式で求め
られる。救済可能な最大個数＝行アドレスの最大値×列スペア
数＋列アドレスの最大値×行スペア数図１３の例では、（８×２）＋（８×２）＝３２個とな
る。この最大個数を超えている場合は、救済不可となる
（Ｓ０８）。

【００１３】つぎに、バッファメモリ２ａに格納された
フェイルアドレスを基にして、ラインフェイルの検出を
行い、検出したラインフェイルに対してスペアを割り当
てることで救済処理を行う（Ｓ０３）。

【００１４】ここで、”ラインフェイル”とは、フェイ
ルアドレスに対して置き換える行スペア又は列スペアを
割り当てる際に、同一アドレス上（ライン上）にフェイ
ル数が多いためにそのライン全体の置き換えが不可欠と
なる場合に、そのアドレスを”ラインフェイル”と称す
る。また、ラインフェイル以外のフェイルアドレス
は、”ビットフェイル”と称して区別される。ラインフ
ェイルが確定する条件としては、行アドレスの場合は同
一アドレス上のフェイル数が列スペア数を起えた場合で
あり、列アドレスの場合はその逆となる。

【００１５】つぎに、行又は列ラインフェイル数のいず
れかが、行又は列スペア数をそれぞれ超えた場合は、救
済不可と判定する（Ｓ０４）。

【００１６】最後に、ビットフェイルに対して残りスペ
アを割り当てて救済処理を行う（Ｓ０５）。この場合、
一般的には残りスペアによる全ての組み合わせについて
割り当てを行うことで救済処理を行い、実際に救済がで
きたら（Ｓ０６）、救済可とされる（Ｓ０７）。

【００１７】

【発明が解決しようとする課題】しかしながら、一般
に、最近の大容量メモリデバイスにより、スペア数は多
くなる傾向にある。そして、従来技術では、ビットフェ
イルの救済可否判定はフェイルアドレスに対して使用可
能なスペアを割り当てて行っている。この場合スペア行
とスペア列の全ての組み合わせについて総当たりで行っ
ているため、ビットフェイル数とスペア数が増えるほ
ど、組み合わせ数が増えていき、その結果救済処理時間
が要する事になる。そのため結果的にフェイルとなる被
測定デバイスの場合は、全ての組み合わせを実行しない
と救済不可の判定ができないことになる。

【００１８】また、一般に、ビットフェイル救済を行い
救済解を求める際に、幾つかの救済解から使用本数が一
番最小な解を求める必要性がある。この場合は全てのス
ペアの組み合わせを行う必要性があり、使用できるスペ
ア数が多いほど組み合わせ数が増加し、その結果救済処
理時間が要することになる。

【００１９】すなわち、救済解を求めるビットフェイル
救済処理において、残りスペアによる全ての組み合わせ
割り当てを行い、その組み合わせ実行中に残りビットフ
ェイルが無くなった時点でその組み合わせが１つの救済
解となる。この組み合わせは、残りスペア行、スペア列
本数、残りビットフェイル数が多いほど増大する。その
ため、救済不可となる場合は、全ての組み合わせを実行
した後に判明するため、救済処理時間増大につながり、
結果として処理能力の低下を招き、ＦＣテスト時間内に
救済処理が終了しないおそれが出てくる。

【００２０】本発明は、以上の点に鑑み、ビットマスク
処理回数と格納可能最大個数とを比較して救済可否判定
処理を行うことにより、救済可否判定処理を短時間で行
うことを目的とする。

【００２１】また、本発明は、ビットマスク処理回数を
使用して、ビットフェイル救済処理を行い、救済解本数
がビットマスク処理回数値と同一になる場合は、全ての
組み合わせを行わないでそこで組み合わせを終了して救
済解を求めることにより、救済処理時間を短縮すること
を目的とする。

【００２２】

【課題を解決するための手段】本発明によると、フェイ
ル情報及び前記フェイル情報のアドレスに基づいて、前
記フェイル情報がフェイルであるフェイルアドレスにつ
いて行方向及び列方向の両ラインで前記フェイルを消去
するビットマスク処理手順と、行スペア数と列スペア数
との加算値を救済可能処理回数とし、前記ビットマスク
処理手順により実行したビットマスク処理回数と前記救
済可能処理回数とを比較し、前記ビットマスク処理回数
が前記救済可能処理回数を超えたときに救済不可と判定
する救済可否判定手順とを備えた半導体試験方法を提供
する。

【００２３】また、本発明によると、フェイル情報及び
前記フェイル情報のアドレスに基づいて、前記フェイル
情報がフェイルであるフェイルアドレスを記憶する第１
の記憶手段と、行スペア数と列スペア数との加算値を救
済可能処理回数として記憶する第２の記憶手段と、前記
第１の記憶手段に記憶された前記フェイルアドレスにつ
いて行方向及び列方向の両ラインで前記フェイルを消去
するビットマスク処理手段と、前記ビットマスク処理手
段により実行したビットマスク処理回数を記憶する第３
の記憶手段と、前記第３の記憶手段に記憶された前記ビ
ットマスク処理回数と前記第２の記憶手段に記憶された
前記救済可能処理回数とを比較し、前記ビットマスク処
理回数が前記救済可能処理回数を超えたときに救済不可
と判定する救済可否判定手段とを備えた半導体試験装置
を提供する。

【００２４】さらに、本発明によると、フェイル情報及
び前記フェイル情報のアドレスに基づいて、前記フェイ
ル情報がフェイルであるフェイルアドレスについて行方
向及び列方向の両ラインで前記フェイルを消去するビッ
トマスク処理手段と、行スペア数と列スペア数との加算
値を救済可能処理回数とし、前記ビットマスク処理手段
により実行したビットマスク処理回数と前記救済可能処
理回数とを比較し、前記ビットマスク処理回数が前記救
済可能処理回数を超えたときに救済不可と判定する救済
可否判定手順とを実行させるための半導体試験プログラ
ムを記録した媒体を提供する。

【００２５】

【発明の実施の形態】図１に、本発明におけるリダンダ
ンシー処理装置の構成図を示す。

【００２６】なお、テスタ及びリダンダンシー処理装置
を備えたテストシステムの全体概略構成は、図１１に示
したものと同様である。すなわち、テスタ１は、試験の
際には、テスト部１ｂに被測定デバイスであるＩＣ、Ｌ
ＳＩ等をセットし、コントローラ１ａの制御により、フ
ェイル情報がバッファメモリ１ｃに記憶される。一方、
リダンダンシー処理装置２では、バッファメモリが、テ
スタ１のバッファメモリ１ｃからデータ転送されたフェ
イル情報について、そのフェイルアドレスを記憶する。
この場合、リダンダンシー処理装置では、フェイルアド
レスのみをバッファメモリに格納し、この情報を基にし
て救済可否判定を行う。

【００２７】本発明におけるリダンダンシー処理装置に
は、行アドレスに対して、行アドレスフェイルカウンタ
１０１、行ラインフェイル検出器１０３、行ラインフェ
イルフラグ１０５を備え、また、列アドレスに対して、
列アドレスフェイルカウンタ１０２、列ラインフェイル
検出器１０４、列ラインフェイルフラグ１０６を備え
る。また、書込制御部１０７、バッファメモリ１０８、
リミットオーバフラグ１０９、演算処理器１１０等を含
む。さらに、列スペア数、行スペア数、書き込みリミッ
ト数を適宜記憶するための構成を含む。

【００２８】行アドレスフェイルカウンタ１０１及び列
アドレスフェイルカウンタ１０２は、テスタのバッファ
メモリから転送された行アドレス及び列アドレスについ
て、その行及び列で指定されたアドレスのフェイル情報
が順次入力される。行アドレスフェイルカウンタ１０１
では、フェイル情報が”フェイル”（異常、故障、不良
等）であった場合に、指定された行アドレスのフェイル
数を順次カウントしていく。同様に、列アドレスフェイ
ルカウンタ１０２では、フェイル情報が”フェイル”で
あった場合に、指定された列アドレスのフェイル数を順
次カウントしていく。

【００２９】行ラインフェイル検出器１０３又は列ライ
ンフェイル検出器１０４は、行又は列アドレスフェイル
カウンタ１０１又は１０２でのフェイル数のカウント値
により、それぞれラインフェイル判定を行う。ラインフ
ェイル判定は、行アドレスのフェイル数は列スペア数と
比較し、一方、列アドレスのフェイル数は行スペア数と
比較して行う。

【００３０】行ラインフェイルフラグ１０５又は列ライ
ンフェイルフラグ１０６には、それぞれ行又は列ライン
フェイル検出器１０３又は１０４により行ラインフェイ
ル又は列ラインフェイルであると確定した時点で、該当
する行アドレス又は列アドレスについて、フラグ”１”
を設定する。例えば、列ラインフェイル検出器１０４で
は、行スペア数が２本の場合に、同一列アドレスに３個
目のフェイルアドレスがあった時点で、列ラインフェイ
ルフラグ１０６の該当する列アドレスの箇所にフラグ”
１”がセットされる。

【００３１】書込制御部１０７は、テスタから転送され
る行及び列アドレス、行ラインフェイル検出器１０３及
び列ラインフェイル検出器１０４の判定結果に基づい
て、バッファメモリ１０８に、フェイルアドレスを記憶
する。

【００３２】すなわち、通常は、テスタ１から転送され
たフェイル情報が”フェイル”であった場合に、指定さ
れた行及び列アドレスを順次バッファメモリ１０８に記
憶する。ただし、行又は列ラインフェイル検出器１０３
又は１０４の判定によりラインフェイルとして置き換え
することが確定した場合、その時点から該当する行又は
列のフェイルアドレスは、既に置き換え対象であり、バ
ッファメモリ１０８には格納する必要はなくなるため、
書込制御部１０７によりバッファメモリ１０８への書き
込みは行わない。この該当する行又は列がラインフェイ
ルであることは、行又は列ラインフェイルフラグ１０５
又は１０６を参照して判断することができる。

【００３３】また、リミットオーバフラグ１０９には、
書込制御部により救済可能な最大格納数を超えると判断
された場合、例えばフラグ“１”を設定する。このフラ
グが設定されている場合は、救済不可能であると直ちに
判断することができる。

【００３４】演算処理器１１０は、以上のようにして求
められたバッファメモリ１０８、行及び列ラインフェイ
ルフラグ１０５及び１０６等の記憶内容に応じて、以降
の処理を適宜実行して、スペアへの置き換え等による救
済が行われる。この際、演算処理器１１０は、バッファ
メモリ１０８に記憶されたフェイルアドレスに基づい
て、救済可否の判定及びビットフェイル救済処理等を行
う。

【００３５】つぎに、図２に、ビットマトリクスへの変
換についての説明図を示す。

【００３６】本発明のＬＳＩテスタのリダンダンシー機
能においては、テスタのフェイル情報格納用バファメモ
リからリダンダンシー処理装置へ転送されるフェイル情
報の行アドレス、及び列アドレスに基づいて、ラインフ
ェイル検出／救済判定を行った後、ラインフェイル以外
のビットフェイルに対して、行／列のビット展開された
情報であるビットマトリックスに演算処理器１１０上で
変換する。

【００３７】バッファメモリ１０８に記憶されたフェイ
ルアドレスは、演算処理器１１０によって行アドレス及
び列アドレスに展開されビットマトリクスに変換され
る。図中、「＊」がフェイルアドレスの位置を示す。

【００３８】つぎに、図３に、フェイルビット消去のた
めのビットマスク処理の説明図を示す。

【００３９】演算処理器１１０は、ビットマトリクス上
に展開されたビットフェイルに対し救済可否判定を行
う。その際に、ビットマスク処理が実行される。

【００４０】本発明において、必要とするスペア数は、
ビットフェイル救済を行う前にそのビットフェイルに対
して最低必要スペア本数を算出することにより、従来技
術によるリダンダンシー処理機能に比較して高速な処理
を行うものである。

【００４１】図３（ａ）に示すように、ビットマトリク
ス上で検索されたフェイルに対し、行方向及び列方向の
両ライン方向でフェイルビットを消去する処理、即ちビ
ットマスク処理を実行する。一般に、検索されたビット
フェイルを救済する場合、スペア行又はスペア列のいず
れかによる置き換え可能であるが、この時点ではスペア
行又はスペア列のいずれで置き換えるかが確定していな
い。

【００４２】例えば、図２のようなビットマトリクスに
対しては、図３（ｂ）に示すように、ビットマスク処理
をフェイルビットに対して順次実行し、ビットマトリッ
クス上のフェイルビットを全て消去するビットマスク処
理回数が求められる。ここで、このビットマスク処理回
数が、ビットマトリクスのすべてのフェイルを救済でき
る必要スペア本数となる。また、ラインフェイルを救済
した後に残ったスペアについて、残りスペア行及び残り
スペア列による救済可能最大ビットマスク処理回数は、
以下の式で表される。救済可能最大ビットマスク処理回数＝Ｒ＋Ｃ（但し、残り行スペア数＝Ｒ、残り列スペア数＝Ｃ）本発明においては、この値より救済可否の判定を行うこ
とができる。具体的には、スペアの置き換えが可能なク
ローズされた単位（以下１処理単位）での使用できる残
りスペア本数（Ｒ，Ｃ）から予め救済可能最大ビットマ
スク処理回数を算出してリミット値として設定してお
き、実際のビットマスク処理回数がリミット値を超えた
時点で救済不可として判定する。

【００４３】そして、リミット値以内であれば、以下の
処理であるビットフェイル救済を行う。ビットフェイル
救済においても、前記ビットマスク処理で算出したビッ
トマスク処理回数値が、必要スペア本数となる。必要ス
ペア本数値はそのビットフェイルを救済する時に必要な
最小のスペア本数となる。そのためビットフェイル救済
でのスペア組み合わせ時に、この値を組み合わせストッ
プ値として各組み合わせ毎にこの値と比較して、同一で
ある場合には、そこで組み合わせ処理を終了し、最小の
使用スペア本数の救済解として出力する。

【００４４】つぎに、図４に、本発明に係る救済可否判
定処理のフローチャートを示し、演算処理器１１０の処
理動作について詳細に説明する。

【００４５】以下の具体例では、一例として、行アドレ
スが最小”０”及び最大”７”、列アドレスが最小”
０”及び最大”７”で、合計６４個分のアドレスを持つ
メモリを想定する。また、スペア数は、スペア行２本及
びスペア列２本が設けられている。（ａ）図５に、本発明による救済可否判定処理の第１の
具体例についての説明図を示す。この具体例は、メイン
セルにおいてビットマスク処理回数が救済可能ビットマ
スク処理回数を越える場合である。

【００４６】図４に示された救済可否判定フローチャー
トがスタートされると、テスタからリダンダンシー処理
装置に、フェイル情報（フェイルビットデータ）が転送
される（Ｓ１０１）。図５（ａ）は、テスタ側のバッフ
ァメモリからフェィル情報のみをリダンダンシー処理装
置に転送し、リダンダンシー処理装置側のバッファメモ
リ１０８から演算処理器１１０にビットマトリクス展開
したものである。転送はアドレス（０、０）〜（７、
７）まで行うものとする（ここで、（ｘ、ｙ）は、ｘ行
ｙ列を示す。）。

【００４７】つぎに、バッファメモリ１０８に記憶され
たフェイルアドレス数が最大フェイルビット個数を超え
ているか否かが判断される（Ｓ１０３）。すなわち、ス
ペア行及びスペア列数がそれぞれ２本であり、各スペア
行又は列のビット数は８であるから、救済可能な最大フ
ェイルビット個数は、（８×２）＋（８×２）＝３２と
なる。図５（ａ）に示されたビットマトリクスにおい
て、実際のフェイル個数は”８”であり、最大フェイル
ビット個数の３２以下であるため、この時点では救済不
可能と判定されることはない。

【００４８】つぎに、ラインフェイル検出／救済処理が
行われる（Ｓ１０５）。この場合、ラインフェイル数が
スペア行数又はスペア列数を超えるか否かが判断される
（Ｓ１０７）。図５（ａ）において、全てのフェイル情
報は１ビットフェイルであり、行スペア数及び列スペア
数値である”２”を越えないため、ラインフェイルと確
定するフェイルは無く、この時点でも救済不可能と判定
されることはない。

【００４９】つぎに、ビットマスク処理が行われる（Ｓ
１０９）。前述したように、フェイルアドレスについ
て、ビットマスク処理を順次行う。ビットフェイルに対
してビットマスク処理を実施すると、ビットフェイル
（０，０）から（４、４）までについてビットマスク処
理を行った時点でビットマスク処理回数”５”となる。

【００５０】ビットマスク処理を実行した後に、救済可
否判定を行う（Ｓ１１１）。前述のように、救済可能な
最大ビットマスク処理回数は、”Ｒ＋Ｃ”で算出される
ので、この具体例では、Ｒ＝２、Ｃ＝２とすると”４”
となり、これがリミット値となる。図５（ｂ）に示すよ
うに、ビットフェイル（４，４）についてビットマスク
処理を行った時点で、ビットマスク処理回数”５”が、
リミット値”４”を越えるため、救済不可能と判定され
（Ｓ１２１）、後処理であるビットフェイル救済処理は
実行されない。

【００５１】一方、ビットマスク処理回数が救済可能マ
スク回数より小さければ、ビットフェイル救済処理が実
行され（Ｓ１１５）、救済が完了すると（Ｓ１１７）、
救済可能と判断される（Ｓ１１９）。（ｂ）図６に、本発明による救済可否判定処理の第２の
具体例についての説明図を示す。この具体例は、メイン
セルにおいてビットマスク処理回数が救済可能ビットマ
スク処理回数と同一であり、かつ、スペアセル上にビッ
トフェイルが存在する場合である。

【００５２】図６（ａ）に示されるように、ここでは上
述の第１の具体例と同様のメモリを想定する。第２の具
体例では、テスタのバッファメモリに格納されているフ
ェイル情報が異なり、行スペアにフェイルビット６１が
存在するものである。

【００５３】図４に示されるフローチャートにより、
（０、０）から（３、３）までのアドレスまでの処理
は、第１の具体例と同様である。救済可能ビットマスク
処理回数は”４”と算出されており、ここまでの処理で
ビットマスク処理回数は”４”であるため救済できる可
能性がある。しかしながら、行スペア上にフェイルビッ
ト６１が存在する（行スペアＲ１、５列）。実際にはス
ペア上にあるフェイルビットも救済できる場合がある
が、その場合には必ず別のスペアを使用しなければなら
ない。例えば、行スペア上のフェイルビットを救済する
時は列スペアで救済し、一方、列スペア上ではその逆に
行スペアで救済することができる。

【００５４】ここで、図６（ｂ）に示されるように、第
２の具体例の場合は、図４のフローチャートのステップ
Ｓ１１１により、ビットマスク回数＝救済可能ビットマスク処理回数であり、ステップＳ１１３に移行する。ステップＳ１１
３では、さらに、行スペア上又は列スペア上にフェイル
ビットがある（又は残っている）か否か判断され、フェ
イルビットがある（又は残っている）場合は、救済不可
能と判定される（Ｓ１２１）。

【００５５】従来技術では、第１の具体例と同様に、メ
インセルのビットフェイル救済処理を実行し、スペア上
のフェイルビット救済処理を実行して初めて救済不可と
判定することができるが、本発明によると、これら処理
を実行せずに救済不可であると判定できる。（ｃ）図７に、本発明による救済可否判定処理の第３の
具体例についての説明図を示す。この具体例は、メイン
セルにおいてビットマスク処理回数か救済可能ビットマ
スク処理回数と同一であり、かつ、スペア行とスペア列
との交点にフェイルビットが存在する場合である。

【００５６】図７（ａ）に示されるように、ここでは上
述の第１の具体例と同様のメモリを想定する。第３の具
体例では、テスタのバッファメモリに格納されているフ
ェイル情報が異なり、行スペアと列スペアの交点にフェ
イルビット７１が存在するものである。

【００５７】図４に示されるフローチャートにより、
（０、０）から（３、３）までのアドレスまでの処理
は、第１の具体例と同様である。救済可能ビットマスク
処理回数は”４”と算出されており、ここまでの処理で
ビットマスク処理回数は”４”であるため救済できる可
能性がある。しかしながら、行スペアと列スペアとの交
点にフェイルビットが存在する。実際にはスペアの交点
にフェイルビット７１が存在する場合、その延長上にあ
るスペアは一緒に置き換えることができない。例えば、
図７では、スペア行Ｒ１とスペア列Ｃ１である。

【００５８】そのため、図７（ｂ）に示されるように、
第３の具体例の場合は、図４のフローチャートのステッ
プＳ１１１により、ビットマスク回数＝救済可能ビットマスク処理回数であり、ステップＳ１１３に移行する。ステップＳ１１
３では、さらに、行スペアと列スペアとの交点上にフェ
イルビットがある（又は残っている）か否か判断され、
フェイルビットがある（又は残っている）場合は、救済
不可能と判定される（Ｓ１２１）。

【００５９】従来技術では、ビットフェイル救済処理を
行う際、スペアの交点のフェイルビットも考慮して処理
を実行することにより初めて救済不可と判定できるが、
本発明によると、これら処理を実行せずに救済不可であ
ると判定できる。

【００６０】つぎに、図８に、本発明によるビットフェ
イル救済処理についての説明図を示す。

【００６１】図８では、上述の実施の形態と同様のメモ
リを想定する。この実施の形態ではテスタのバッファメ
モリに格納されている情報が異なり、図８（ａ）に示さ
れるように、フェイルビットが４個存在する。

【００６２】ここで、上述の実施の形態と同様にビット
マスク処理を行う。ラインフェイル検出／救済処理（Ｓ
１０５）が完了後に、図８（ａ）に示されるように、
（０、０）、（１、１）、（２、２）の各フェイルにつ
いてビットマスク処理（Ｓ１０９）を行うと、アドレス
（２、３）のフェイルも救済できる。よって、図８
（ｂ）に示されるように、ビットマスク処理回数は
“３”となり、一方、救済可能ビットマスク処理回数は
“４”と算出されるので、ここでの救済可否判定は可と
なり（Ｓ１１１）、次のビットフェイル救済処理（Ｓ１
１５）を行う。

【００６３】一般に、ビットフェイル救済は、残りスペ
アによる置き換えについて全ての組み合わせを行い、求
められた解の中で使用スペアの数が最も少ないものを救
済解として求める。

【００６４】ここで、図９に、従来のビットフェイル救
済のための置換え組合わせの説明図を示す。図９に示さ
れるように、従来技術では、ビットフェイル救済処理
（Ｓ１１５）において、行スペア及び列スペアの置換え
組合わせを、順次実行する。すなわち、例えば、４つの
ビットフェイルを救済する場合、まず、第１のビットフ
ェイルをスペア行Ｒ１で救済し、つぎのビットフェイル
をスペア行Ｒ２で救済し、以降のビットフェイルを順次
スペア列Ｃ１及びＣ２で救済するという処理が第１の組
み合わせである。このような置換え組合わせが、順列と
して２４通り存在する。従来では、このような置換え組
合わせを、“２４”通り処理して初めて救済不可と判定
できる。また、救済可の場合も全ての組合せを実行して
適当な組合せを選択する。

【００６５】しかしながら、本発明では置換え組合わせ
を従来のように２４通りも行わずして救済可否を判定す
ることができる。

【００６６】また、図８（ｂ）に示すように、救済可と
判定された後に、以下のように、ビットフェイル救済組
合わせ処理についても、ビットマスク処理回数を用いて
短時間で実行することができる。

【００６７】図１０に、本発明のビットフェイル救済の
ための置換え組合わせの説明図を示す。

【００６８】この例では、図８（ｂ）及び図１０に示さ
れるように、ビットマスク処理回数“３”を、置換え組
合わせストップ値として使用する。そして、順次に置換
え組合わせを実行し、各置換え組合わせ処理毎にビット
マスク処理回数“３”と比較する。ここで、ある組合わ
せによる、使用スペア本数が、ビットマスク処理回数と
同一となった組み合わせ、即ち“Ｒ１−Ｃｌ−Ｒ２”
を、スペアの使用本数が最も少ない救済解と判断して出
力する。置換え組合わせ処理は、ここで終了する。その
ため全ての組み合わせを行わずに救済解を求めることが
できる。

【００６９】以上の実施の形態において、メモリサイ
ズ、スペアサイズ等は適宜設定することができる。

【００７０】また、以上のような処理プログラムは、適
宜媒体に記録することができる。

【００７１】

【発明の効果】

（１）本発明によるリダンダンシー処理装置及び方法を
使用してウェーハテストを実施し、救済可否判定を行っ
た場合、救済可否判定処理を従来システムより短時間で
行う事が可能である。

【００７２】従来ではビットフェイルの救済可否判定は
フェイルアドレスに対して使用可能なスペアを割り当て
て行っている。この場合スペア行とスペア列の全ての組
み合わせについて総当たりで行っているため、ビットフ
ェイル数とスペア数が増えるほど、組み合わせ数が増え
ていき、その結果救済処理時間が要する事になる。その
ため結果的にフェイルとなる被測定デバイスの場合は、
全ての組み合わせを実行しないと救済不可の判定ができ
ない事になる。

【００７３】本発明によるシステムでは、ビットフェイ
ルの救済可否判定の前にそのフェイルアドレスに対して
のビットマスク処理を実施し、救済可能ビットマスク処
理回数値（スペア行＋スペア列）をリミット値として、
算出したビットマスク処理回数値と比較する事で救済可
否判定を行う。そのため、上記のように拮呆的にフェイ
ルとなる被測定デバイスの無駄なビットフェイル救済処
理を行わずに救済不可と判定できる分だけ時間が短縮で
きる。

【００７４】例えば、結果的にフェイルとなる被測定デ
バイスのビットフェイル救済判定時間を１０秒と仮定
し、本発明で検出可能なフェイルの出現率が１５％とす
ると、１ウェーハのチップが２００個で、同時測定数が
６４個、同時にリダンダンシー処理される被測定デバイ
スが８個だと仮定した場合に、１ウェーハの短縮される
処理時間Ｔは、以下のようになる。Ｔ＝測定インデックス回数×検出可能なフェイル
出現率×ビットフェイル救済判定時間×（同時測定数÷
同時にリダンダンシー処理される被測定デバイス数）そのため１ウェーハでは、４×０．１５×１０×（６４
／８）＝４８秒、１ロット（２５ウェーハ）では４８秒
×２５＝２０分の処理時間短縮が可能となる。

【００７５】またテスト時間２５０秒、１ウェーハのチ
ップが２００個、１ロットが２５ウェーハ、テスタ同時
測定数が６４個のテストと仮定した場合、テスタ所要１
台分で測定できるロット数は、以下のようになる。ここ
で、一般に、テスタ所要台数とは、デバイスを生産する
時にテスタが何台必要か表すもので、例えば、１ケ月
（３０日×２４時間）×テスタ稼働率（０．８）＝５７
６時間を、テスタ所要１台分の稼働時間とする。従来技
術では、ロット数＝テスタ所要１台分の稼働時間 ÷ テス
ト時間× １ウェーハのインデックス数 × １ロット
ウェーハ数で求められ、約８３ロット分である。

【００７６】一方、本発明では、上記のように１ロット
当たり約２０分の処理時間短縮が可能となるため、同じ
８３ロット分を測定する場合には、８３ロット×２０分
で約２８時間の短縮になる。

【００７７】これはテスタ所要台数に変換すると、２８時間÷（テスタ所用１台分の稼働時間＝５７６時
間）で求められ、約０．０５台分に相当する。例えば、メモ
リテスタ１台の価格を￥２００、０００、０００と仮定
すると、￥１０、０００、０００のコストダウンが見込
める。（２）一般に、ビットフェイル救済を行い救済解を求め
る際に、幾つかの救済解から使用本数が一番最小な解を
求める必要性がある。この場合は全てのスペアの組み合
わせを行う必要性があり、使用できるスペア数が多いほ
ど組み合わせ数が増加し、その結果救済処理時間が要す
る事になる。

【００７８】本発明によるシステムでは、ビットフェイ
ルの救済可否判定の前にそのフェイルアドレスに対して
のビットマスク処理を実施し、ビットマスク処理回数を
算出し、これを組み合わせストップ値として各組み合わ
せを行いながら求まった救済解の本数と比較する。そし
て、救済解本数がビットマスク処理回数値と同一になる
場合は、そこで組み合わせを終了し、その救済解を使用
本数が一番最小な解として出力する事ができる。そのた
め全ての組み合わせを行わない分、救済処理時間短縮が
できる。

【００７９】上述（１）のようにビットフェイル救済判
定時間を１０秒と仮定し、総組み合わせの半分（５秒）
で発見できた被測定デバイスの検出率が１ウェーハ当た
り１０％とすると、例えば、１ウェーハのチップが２０
０個で、同時測定数が６４個、同時にリダンダンシー処
理される被測定デバイスが８個だと仮定した場合に、１
ウェーハの短縮される時間Ｔ’は、以下のようになる。Ｔ’＝測定インデックス回数×組み合わせ削減した
被測定デバイス出現率×削減時間×（同時測定数÷同時
にリダンダンシー処理される被測定デバイス数）そのため１ウェーハでは、Ｔ’＝４×０．１×５×（６
４／８）＝１６秒、また、１ロット（２５ウェーハ）で
は、１６秒×２５＝７分の処理時間短縮が可能となる。

【００８０】テスタ所要１台分で測定できるロット数
は、上述（１）の例では、８３ロットであり、同じロッ
ト数を測定した場合、８３ロット×７分＝約９．７時間
の短縮となる。

【００８１】これはテスタ所要台数に変換すると、９．７時間÷（テスタ所用１台分の稼働時間＝５７６時
間）で求められ、約０．０１７台分に相当する。メモリテス
タ１台の価格を￥２００、０００、０００と仮定する
と、￥３、４００、０００のコストダウンが見込める。

【図面の簡単な説明】

【図１】本発明におけるリダンダンシー処理装置の構成
図。

【図２】ビットマトリクスへの変換についての説明図。

【図３】フェイルビット消去のためのビットマスク処理
の説明図。

【図４】本発明に係る救済可否判定処理のフローチャー
ト。

【図５】本発明による救済可否判定処理の第１の具体例
についての説明図。

【図６】本発明による救済可否判定処理の第２の具体例
についての説明図。

【図７】本発明による救済可否判定処理の第３の具体例
についての説明図。

【図８】本発明によるビットフェイル救済処理について
の説明図。

【図９】従来のビットフェイル救済のための置換え組合
わせの説明図。

【図１０】本発明のビットフェイル救済のための置換え
組合わせの説明図。

【図１１】テストシステムの概略構成図。

【図１２】テストシステムの動作概要図。

【図１３】従来のテスタ及びリダンダンシー処理装置に
おけるフェイル情報のデータ構成図。

【図１４】従来のリダンダンシー処理装置における救済
可否判定処理のためのフローチャート。

【符号の説明】

１０１行アドレスフェイルカウンタ１０２列アドレスフェイルカウンタ１０３行ラインフェイル検出器１０４列ラインフェイル検出器１０５行ラインフェイルフラグ１０６列ラインフェイルフラグ１０７書込制御部１０８バッファメモリ１１０演算処理器

Claims

【特許請求の範囲】

【請求項１】フェイル情報及び前記フェイル情報のアド
レスに基づいて、前記フェイル情報がフェイルであるフ
ェイルアドレスについて行方向及び列方向の両ラインで
前記フェイルを消去するビットマスク処理手順と、行スペア数と列スペア数との加算値を救済可能処理回数
とし、前記ビットマスク処理手順により実行したビット
マスク処理回数と前記救済可能処理回数とを比較し、前
記ビットマスク処理回数が前記救済可能処理回数を超え
たときに救済不可と判定する救済可否判定手順とを備え
た半導体試験方法。
【請求項２】テスタから転送された冗長回路付き半導体
装置のフェイル情報及び前記フェイル情報のアドレスに
基づいて、ラインフェイルを検出して救済するラインフ
ェイル救済処理手順と、前記フェイル情報がフェイルであるフェイルアドレス
中、前記ラインフェイル救済処理手順で救済されないビ
ットフェイルのフェイルアドレスについて行方向及び列
方向の両ラインで前記フェイルを消去するビットマスク
処理手順と、前記ラインフェイル救済処理手順により使用した残りの
スペアについて行スペア数と列スペア数との加算値を救
済可能処理回数とし、前記ビットマスク処理手順により
実行したビットマスク処理回数と前記救済可能処理回数
とを比較し、前記ビットマスク処理回数が前記救済可能
処理回数を超えたときに救済不可と判定する救済可否判
定手順とを備えた半導体試験方法。
【請求項３】前記救済可否判定手順は、前記ビットマスク処理回数が前記救済可能処理回数と等
しい場合に、スペア行又はスペア列上にフェイルが存在
するとき救済不可と判定することを特徴とする請求項１
又は２に記載の半導体試験方法。
【請求項４】前記救済可否判定手順は、前記ビットマスク処理回数が前記救済可能処理回数と等
しい場合に、スペア行とスペア列との交点上にフェイル
が存在するとき救済不可と判定することを特徴とする請
求項１乃至３のいずれかに記載の半導体試験方法。
【請求項５】前記救済可否判定手順により救済可能と判
定された場合、全ての前記フェイルに対して、順次に所定のスペア行及
びスペア列の組み合わせにより置き換え処理を実行し
て、前記フェイルの置き換えのために必要なスペア本数
が前記ビットマスク処理回数と等しくなった場合、前記
置き換え処理を停止して、その際の前記組み合わせによ
り前記フェイルの救済を実行する救済処理手順をさらに
備えたを特徴とする請求項１乃至４のいずれかに記載の
半導体試験方法。
【請求項６】フェイル情報及び前記フェイル情報のアド
レスに基づいて、前記フェイル情報がフェイルであるフ
ェイルアドレスを記憶する第１の記憶手段と、行スペア数と列スペア数との加算値を救済可能処理回数
として記憶する第２の記憶手段と、前記第１の記憶手段に記憶された前記フェイルアドレス
について行方向及び列方向の両ラインで前記フェイルを
消去するビットマスク処理手段と、前記ビットマスク処理手段により実行したビットマスク
処理回数を記憶する第３の記憶手段と、前記第３の記憶手段に記憶された前記ビットマスク処理
回数と前記第２の記憶手段に記憶された前記救済可能処
理回数とを比較し、前記ビットマスク処理回数が前記救
済可能処理回数を超えたときに救済不可と判定する救済
可否判定手段とを備えた半導体試験装置。
【請求項７】テスタから転送された冗長回路付き半導体
装置のフェイル情報及び前記フェイル情報のアドレスに
基づいて、前記フェイル情報がフェイルであるフェイル
アドレスを記憶する第１の記憶手段と、前記フェイル情報及び前記アドレスに基づいて、ライン
フェイルを検出して救済するラインフェイル救済処理手
段と、前記ラインフェイル救済処理手段により使用した残りの
スペアについて行スペア数と列スペア数との加算値を救
済可能処理回数として記憶する第２の記憶手段と、前記フェイル情報がフェイルであるフェイルアドレス
中、前記ラインフェイル救済処理手段で救済されないビ
ットフェイルのフェイルアドレスについて行方向及び列
方向の両ラインで前記フェイルを消去するビットマスク
処理手段と、前記ビットマスク処理手段により実行したビットマスク
処理回数を記憶する第３の記憶手段と、前記第３の記憶手段に記憶された前記ビットマスク処理
回数と前記第２の記憶手段に記憶された前記救済可能処
理回数とを比較し、前記ビットマスク処理回数が前記救
済可能処理回数を超えたときに救済不可と判定する救済
可否判定手段とを備えた半導体試験装置。
【請求項８】前記救済可否判定手段により救済可能と判
定された場合、全ての前記フェイルに対して、順次に所定のスペア行及
びスペア列の組み合わせにより置き換え処理を実行し
て、前記フェイルの置き換えのために必要なスペア本数
が前記ビットマスク処理回数と等しくなった場合、前記
置き換え処理を停止して、その際の前記組み合わせによ
り前記フェイルの救済を実行する救済処理手段をさらに
備えたを特徴とする請求項６又は７に記載の半導体試験
装置。
【請求項９】前記テスタは、冗長回路付き半導体装置の
フェイル情報を格納するフェイル情報格納用記憶装置を
備え、前記フェイル情報及び前記フェイルアドレスを転
送することを特徴とした請求項７又は８に記載の半導体
試験装置。
【請求項１０】フェイル情報及び前記フェイル情報のア
ドレスに基づいて、前記フェイル情報がフェイルである
フェイルアドレスについて行方向及び列方向の両ライン
で前記フェイルを消去するビットマスク処理手段と、行スペア数と列スペア数との加算値を救済可能処理回数
とし、前記ビットマスク処理手段により実行したビット
マスク処理回数と前記救済可能処理回数とを比較し、前
記ビットマスク処理回数が前記救済可能処理回数を超え
たときに救済不可と判定する救済可否判定手順とを実行
させるための半導体試験プログラムを記録した媒体。
【請求項１１】テスタから転送された冗長回路付き半導
体装置のフェイル情報及び前記フェイル情報のアドレス
に基づいて、ラインフェイルを検出して救済するライン
フェイル救済処理手段と、前記フェイル情報がフェイルであるフェイルアドレス
中、前記ラインフェイル救済処理手段で救済されないビ
ットフェイルのフェイルアドレスについて行方向及び列
方向の両ラインで前記フェイルを消去するビットマスク
処理手段と、前記ラインフェイル救済処理手段により使用した残りの
スペアについて行スペア数と列スペア数との加算値を救
済可能処理回数とし、前記ビットマスク処理手段により
実行したビットマスク処理回数と前記救済可能処理回数
とを比較し、前記ビットマスク処理回数が前記救済可能
処理回数を超えたときに救済不可と判定する救済可否判
定手段とを実行させるための半導体試験プログラムを記
録した媒体。
【請求項１２】前記救済可否判定手順により救済可能と
判定された場合、全ての前記フェイルに対して、順次に所定のスペア行及
びスペア列の組み合わせにより置き換え処理を実行し
て、前記フェイルの置き換えのために必要なスペア本数
が前記ビットマスク処理回数と等しくなった場合、前記
置き換え処理を停止して、その際の前記組み合わせによ
り前記フェイルの救済を実行する救済処理手段をさらに
備えたを特徴とする請求項１０又は１１に記載の半導体
試験プログラムを記録した媒体。