JP2000181806A - 半導体装置およびその故障救済方法 - Google Patents

Abstract

(57)【要約】 【課題】 コストの上昇を招くことなく、多様な故障の
救済を可能とし、しかも効率的に故障を救済することの
できる半導体装置およびその故障救済方法を提供するこ
と。 【解決手段】 マイクロプロセッサ１は、ＲＯＭ４に格
納された故障検出プログラムを起動してＲＡＭ５を診断
し、その故障アドレスを検出する。この故障アドレスは
故障アドレスレジスタ群７に格納される。コンパレータ
群８は、故障アドレスレジスタ群に格納された故障アド
レスとマイクロプロセッサ１からＲＡＭ５に供給される
アドレスとを比較してこれらの一致を検出する。これら
アドレスの一致が検出されると、セレクタ回路９は、Ｒ
ＡＭ５に代えて、故障救済用レジスタ群６を選択してデ
ータバス３に接続する。これにより、ＲＡＭ５の故障ビ
ットが故障救済用レジスタ群６で置き換えられ、ＲＡＭ
５の故障が救済される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリを内蔵した
マイクロコンピュータなどの半導体装置およびその故障
救済方法に関し、更に詳しくは、内蔵されたメモリの故
障を救済するための手段に関する。

【０００２】

【従来の技術】従来、マイクロコンピュータやＤＳＰ(D
igital Signal Processor)などの半導体装置には、ＲＡ
ＭやＲＯＭなどのメモリが内蔵されている。近年、微細
加工技術の向上に伴って、半導体装置の高集積化が急ピ
ッチで進み、半導体装置に内蔵されるメモリの大容量化
が実現できるようになった。

【０００３】この一方、微細化が進むと、製造工程にお
ける塵などに起因して欠陥が発生しやすくなり、歩留ま
りが低下する。特に大容量のメモりでは多数のメモリセ
ルが高集積化されているため、故障ビットが発生する頻
度が高く、論理回路部分と比較して微細化が歩留まりに
与える影響が大きい。このため、大容量のメモリを内蔵
するマイクロコンピュータでは、メモリの故障ビットを
救済する必要に迫られている。

【０００４】ところで、従来から汎用の大容量メモリで
は、故障ビットを救済するための冗長回路を備えて故障
ビットの救済が行われている。この冗長回路は、メモリ
セルアレイ内に予備行と予備列を有し、故障アドレスを
ヒューズ回路にプログラムしておき、外部から与えられ
るアドレスが故障アドレスと一致した場合に予備行また
は予備列を選択することにより故障ビットを救済するも
のとなっている。

【０００５】

【発明が解決しようとする課題】しかしながら、上述の
冗長回路によれば、故障を救済するための製造コストの
上昇を招くという第１の問題がある。具体的には、従来
の冗長回路は、メモリに内蔵されたものであるため、メ
モリ自体の素子数や回路規模が増大してメモリ領域の面
積が増える。また、ヒューズ回路のヒューズ素子を形成
するための特別な製造工程を必要とする。さらに、故障
ビットの故障アドレスを特定するための検査工程やヒュ
ーズ切断工程などの特別な工程を必要とする。この結
果、故障を救済するための製造コストが上昇する。しか
も、故障アドレスをヒューズ回路に記憶させる場合、ヒ
ューズ素子をレーザによりトリミングするため、チップ
表面がレーザによりダメージを受け、品質に影響が及ぶ
場合がある。

【０００６】また、従来の冗長回路によれば、故障の救
済が非効率的であるという第２の問題がある。具体的に
は、この冗長回路は、予備行または予備列により故障ビ
ットを置き換えるものであるため、例えば行単位または
列単位の故障については効率的な救済が可能であるが、
例えば故障ビットが少数である場合や分散して出現した
場合には効率的な救済が困難となり、多様な故障ビット
の出現に対応できない。また、故障ビットが少数である
場合、故障ビットの数に対して予備行および予備列を占
める予備ビットが相対的に多くなり、予備のビット（冗
長ビット）の使用効率が悪い。さらに、従来の冗長回路
は、全ビットの救済を前提としたものであるため、実際
には使用されないアドレス領域に故障ビットが存在して
いたとしても、全ビットが救済されない限り、故障が救
済されたことにはならい。従って実際には必要としない
ビットの救済も行われることとなり、救済率向上の妨げ
となっていた。

【０００７】この発明は、上記事情に鑑みてなされたも
ので、コストの上昇を招くことなく、多様な故障の救済
を可能とし、しかも効率的に故障を救済することのでき
る半導体装置およびその故障救済方法を提供することを
目的とする。

【０００８】

【課題を解決するための手段】上記課題を解決するた
め、この発明は以下の構成を有する。すなわち、この発
明にかかる半導体装置は、メモリ（例えばＲＡＭ５に相
当）が内蔵された半導体装置であって、前記メモリを診
断してその故障アドレスを検出する故障診断手段（例え
ばマイクロプロセッサ１，ＲＯＭ４に相当）と、前記故
障診断手段による診断結果に基づき前記故障アドレスで
特定される前記メモリの故障ビットを救済する故障ビッ
ト救済手段（例えばマイクロプロセッサ１故障救済用レ
ジスタ群６，故障アドレスレジスタ群７，コンパレータ
群８，セレクタ回路９に相当）と、を備えたことを特徴
とする。

【０００９】この発明にかかる半導体装置によれば、故
障診断手段が、内蔵されたメモリを自ら診断して、その
メモリに存在する故障ビットの故障アドレスを検出す
る。そして、故障ビット救済手段が故障ビットを救済す
る。つまり、この発明によれば、メモリの故障を自己診
断して故障ビットを救済するので、製造工程において故
障ビットを救済するための処理を省くことが可能とな
る。また、故障アドレスで特定される故障ビットを単位
として救済が行われるので、多様な故障の救済に対応可
能となり、効率的な救済を行うことが可能となる。

【００１０】また、前記故障診断手段は、前記メモリに
記憶が予定される特定のデータ（例えばアプリケーショ
ンプログラム）のアドレス領域の範囲内で該メモリを診
断することを特徴とする。これによりデータが記憶され
ないアドレス領域についての故障診断を省くことがで
き、故障を診断するための処理を軽減することが可能と
なる。

【００１１】また、前記故障診断手段は、前記メモリに
記憶が予定される特定のデータを用いて該メモリを診断
することを特徴とする。これにより、仮に故障が存在し
ていても、特定のデータ（メモリに記憶が予定されるデ
ータ）を記憶する上で支障がなければ、故障として検出
されない。従って、この特定のデータを記憶する上でメ
モリに要求される最小限の機能を診断することができ、
故障診断のための処理を必要最小限に抑えることができ
る。

【００１２】また、前記故障診断手段は、さらに前記メ
モリに記憶が予定される特定のデータのアドレス領域の
範囲外で該メモリを診断してその正常アドレスを検出
し、前記故障ビット救済手段は、前記故障アドレスを前
記正常アドレスに置き換えることを特徴とする。これに
より、故障アドレスは、メモリの余剰の正常アドレスで
置き換えられ、故障ビットがメモリ内の未使用領域の正
常ビットに置き換えられて救済される。従って、メモリ
自体のビット使用効率を向上させることができる。

【００１３】また、前記故障ビット救済手段は、前記故
障ビットを置き換えるためのレジスタ群（例えば故障救
済用レジスタ群６に相当）と、前記故障診断手段により
検出された故障アドレスを格納する故障アドレス格納部
（例えば故障アドレスレジスタ群７に相当）と、前記故
障アドレス格納部に格納された故障アドレスと前記メモ
リに供給されるアドレスとを比較してこれらの一致を検
出するアドレス一致検出部（例えばコンパレータ群８に
相当）と、前記アドレス一致検出手段の検出結果に基づ
き前記メモリまたは前記レジスタ群の何れかを選択して
所定のデータバス（例えばデータバス３に相当）に接続
する選択部（例えばセレクタ回路９に相当）と、を備え
たことを特徴とする。

【００１４】この発明によれば、アドレス一致検出部に
より、メモリに与えられるアドレスと故障アドレス格納
部に格納された故障アドレスとが比較され、これらの一
致が検出される。この検出結果に応じて、メモリまたは
レジスタ群が所定のデータバスに接続される。したがっ
て、メモリの故障アドレスがアクセスされた場合に、こ
の故障アドレスで特定される故障ビットをレジスタ群で
置き換えて、このメモリの故障を救済することが可能と
なる。

【００１５】さらに、前記故障ビット救済手段は、例え
ば前記故障アドレスで特定される故障ビットを１ビット
単位で前記レジスタ群の何れかのレジスタに置き換え
る。

【００１６】次に、この発明にかかる半導体装置の故障
救済方法は、メモリ（例えばＲＡＭ５に相当）が内蔵さ
れた半導体装置の故障救済方法であって、前記メモリを
診断してその故障アドレスを検出する故障診断ステップ
（例えばマイクロプロセッサ１による処理に相当）と、
前記故障診断手段による診断結果に基づき前記故障アド
レスで特定される前記メモリの故障ビットを救済する故
障ビット救済ステップ（例えばマイクロプロセッサ１，
故障救済用レジスタ群６，故障アドレスレジスタ群７，
コンパレータ群８，セレクタ回路９による処理に相当）
と、を含むことを特徴とする。

【００１７】この発明にかかる故障救済方法によれば、
内蔵されたメモリを自ら診断して、そのメモリに存在す
る故障ビットの故障アドレスを検出し、この故障アドレ
スで特定される故障ビットを救済する。つまり、この発
明によれば、メモリの故障を自己診断して故障ビットを
救済するので、製造工程において故障ビットを救済する
ための処理を省くことが可能となる。また、故障アドレ
スで特定される故障ビットを単位として救済が行われる
ので、多様な故障の救済に対応可能となり、効率的な救
済を行うことが可能となる。

【００１８】また、前記故障診断ステップでは、前記メ
モリに記憶が予定される特定のデータのアドレス領域の
範囲内で該メモリを診断することを特徴とする。これに
よりデータが記憶されないアドレス領域についての故障
診断を省くことができ、故障診断のための処理を軽減す
ることが可能となる。

【００１９】また、前記故障診断ステップでは、前記メ
モリに記憶が予定される特定のデータを用いて該メモリ
を診断することを特徴とする。これにより、仮に故障が
存在していても、特定のデータ（メモリに記憶が予定さ
れるデータ）を記憶する上で支障がなければ、故障とし
て検出されない。したがって、この特定のデータを記憶
する上でメモリに要求される最小限の機能を診断するこ
とができ、故障診断のための処理を必要最小限に抑える
ことができる。

【００２０】また、前記故障診断ステップでは、さらに
前記メモリに記憶が予定される特定のデータのアドレス
領域の範囲外で該メモリを診断してその正常アドレスを
検出し、前記故障ビット救済ステップでは、前記故障ア
ドレスを前記正常アドレスに置き換えることを特徴とす
る。これにより、故障アドレスは、メモリの余剰の正常
アドレスで置き換えられ、故障ビットがメモリ内の未使
用領域の正常ビットに置き換えられて救済される。従っ
て、メモリ自体のビット使用効率を向上させることがで
きる。

【００２１】また、前記故障ビット救済ステップは、
（ａ）前記故障診断ステップで検出された故障アドレス
を格納するステップ（例えば故障アドレスレジスタ群７
に故障アドレスを格納する処理に相当）と、（ｂ）格納
された故障アドレスと前記メモリに供給されるアドレス
とを比較してこれらの一致を検出するステップ（例えば
コンパレータ群８による処理に相当）と、（ｃ）前記故
障アドレスと前記メモリに供給されるアドレスとの一致
が検出された場合に前記メモリに代えて前記故障ビット
を置き換えるためのレジスタ群（例えば故障救済用レジ
スタ群６により故障ビットを置き換える処理に相当）を
所定のデータバス（例えばデータバス３に相当）に接続
するステップ（例えばセレクタ回路９による処理に相
当）と、を含むことを特徴とする。

【００２２】この発明によれば、メモリに与えられるア
ドレスと故障アドレスとが比較され、これらの一致が検
出される。この検出結果に応じて、メモリまたはレジス
タ群が所定のデータバスに接続される。したがって、メ
モリの故障アドレスがアクセスされた場合に、この故障
アドレスで特定される故障ビットをレジスタ群で置き換
えて、このメモリの故障を救済することが可能となる。

【００２３】さらに、前記故障ビット救済ステップで
は、例えば、前記故障アドレスで特定される故障ビット
を１ビット単位で前記レジスタ群の何れかのレジスタに
置き換える。

【００２４】

【発明の実施の形態】以下、図面を参照して、この発明
の形態の形態にかかる半導体装置およびその故障救済方
法について説明する。なお、各図において、共通する要
素には同一符号を付して、その説明を適宜省略する。 実施の形態１．図１に、この実施の形態１にかかる半導
体装置の構成を示す。同図に示す半導体装置は、例えば
マイクロコンピュータであって、各種の演算処理を実行
するためのマイクロプロセッサ１と、各種の実行プログ
ラムが格納された不揮発性メモリであるＲＯＭ(Read On
ly Memory)４と、アプリケーションプログラムなどが格
納されるＲＡＭ(Random Access Memory)５と、以下に述
べる故障救済回路とを備えて構成されている。なお、こ
の実施の形態では、ＲＡＭ５の故障を救済の対象とす
る。

【００２５】故障救済回路は、マイクロプロセッサ１の
処理機能に加えて、故障ビットを置き換えるための故障
救済用レジスタ群６と、故障アドレスを格納するための
故障アドレスレジスタ群７と、ＲＡＭ５に与えられるア
ドレスと故障アドレスとを比較して一致を検出するため
のコンパレータ群８と、コンパレータ群８の出力信号を
受けてＲＡＭ５に代えて故障救済用レジスタ群６を選択
してデータバス３に接続するセレクタ回路９とから構成
される。

【００２６】マイクロプロセッサ１は、アドレスバス２
およびデータバス３を介して上述のＲＯＭ４、ＲＡＭ
５、および故障救済回路をなす各回路部と接続されてい
る。この実施の形態１では、ＲＡＭ５は、１アドレスに
８ビットデータを記憶し、８ビットを単位としてデータ
のストア（ライト）およびロード（リード）を行うもの
とする。また、ＲＯＭ４には、ＲＡＭ５の故障を診断す
るための故障検出プログラムが格納されており、故障救
済に関わるマイクロプロセッサ１の機能は、この故障検
出プログラムを起動することにより実現される。

【００２７】故障救済用レジスタ群６は、ｎ（自然数）
個のレジスタ６−１〜６−ｎからなり、これら各レジス
タは、ＲＡＭ５のデータ幅に応じたビット数（８ビッ
ト）のデータ（８ビットデータ）を格納可能なように構
成されている。また、故障アドレスレジスタ群７は、同
じくｎ個のレジスタ７−１〜７−ｎからなり、これら各
レジスタは、マイクロプロセッサ１からＲＡＭ５に与え
られるアドレスを格納可能なように構成されている。ま
た、故障救済用レジスタ群６のレジスタ６−１〜６−ｎ
は、故障アドレスレジスタ群７のレジスタ７−１〜７−
ｎにそれぞれ対応づけられている。

【００２８】故障アドレスレジスタ群７の各レジスタ７
−１〜７−ｎの内容は、コンパレータ群８の各コンパレ
ータ８−１〜８−ｎのそれぞれに与えられ、マイクロプ
ロセッサ１からＲＡＭ５に与えられるアドレスと比較さ
れる。コンパレータ群８の出力信号は、セレクタ回路９
に与えられる。

【００２９】以下、この実施の形態１にかかる半導体装
置の故障救済動作（故障救済方法）について、図２に示
すフローチャートに沿って説明する。 ステップＳ１：例えば外部のリセット信号（図示なし）
の入力を契機として、上述の故障救済回路の状態を設定
するためのテストモードの設定が行われる。このテスト
モードの設定では、図１に示すセレクタ回路９がＲＡＭ
５を選択する状態に初期設定され、故障救済用レジスタ
群６および故障アドレスレジスタ群７の各レジスタの内
容が全てクリアされる。

【００３０】ステップＳ２：次に、マイクロプロセッサ
１は、ＲＯＭ４に格納された故障検出プログラムを起動
して、ＲＡＭ５の全アドレス領域にわたって故障診断処
理を実行する。具体的には、ＲＡＭ５に対してアドレス
バス２を介して先頭アドレスから最終アドレスまでの各
アドレスを順次与えると共に、データバス３を介して所
定のデータを与えて、このデータをＲＡＭ５にストア
（ライト）する。この後、このデータをＲＡＭ５からロ
ード（リード）して、ストアしたデータとロードしたデ
ータとの一致を各アドレス毎に評価することにより、故
障アドレスを検出する。検出された故障アドレスは、所
定のアドレスにマッピングされたレジスタ７−１〜７−
ｎに順次格納される。

【００３１】ステップＳ３：次に、マイクロプロセッサ
１は、上述の故障診断処理において検出された故障の有
無を判定して次の故障救済処理を行う。 ステップＳ４：故障が有る場合（ステップＳ３：ＹＥ
Ｓ）、マイクロプロセッサ１は、上述の故障救済回路を
活性状態に設定し、後述するように故障アドレスが検出
された場合に故障救済動作が実行されるように故障救済
処理を実行する。ただし、故障が無い場合（ステップＳ
３：ＮＯ）には、このステップＳ４は実行されずに次の
ステップＳ５に移行する。 ステップＳ５：上述の各ステップを実行すると、最後に
マイクロプロセッサ１はテストモードを解除し、通常の
動作状態に移行する。

【００３２】以上により、ＲＡＭ５に故障ビットが存在
した場合、故障アドレスレジスタ群７には、ＲＡＭ５の
故障アドレスが格納されて、この故障救済回路の回路状
態が活性状態に設定される。このとき、セレクタ回路９
はＲＡＭ５を選択した状態に初期設定される。また、Ｒ
ＡＭ５に故障ビットが存在しない場合には、故障救済回
路の回路状態が非活性状態に設定され、セレクタ回路９
は、ＲＡＭ５を常時選択した状態に固定される。

【００３３】次に、上述の故障救済回路の回路状態が活
性状態に設定された場合の通常時の動作として、マイク
ロプロセッサ１がＲＡＭ５をアクセスするときの動作に
ついて説明する。マイクロプロセッサ１は、例えばアプ
リケーションプログラム（特定のデータ）を外部からロ
ードしてＲＡＭ５に格納する。このとき、マイクロプロ
セッサ１は、ＲＡＭ５に対して、アドレスバス２を介し
て格納先の各アドレスを与え、データバス３およびセレ
クタ回路９を介してアプリケーションプログラムのデー
タを与える。

【００３４】ここで、マイクロプロセッサ１からＲＡＭ
５に与えられるアドレスが、故障アドレスレジスタ群７
の例えばレジスタ７−１に格納された故障アドレスと一
致すると、コンパレータ８−１が一致信号を出力する。
セレクタ回路９は、この一致信号を受けて、故障救済用
レジスタ群６のレジスタ６−１（レジスタ７−１に対応
するレジスタ）を選択してデータバス３に接続する。

【００３５】これにより、レジスタ７−１に格納された
故障アドレスで特定されるＲＡＭ５のデータ領域（故障
ビットを含むデータ領域）がレジスタ６−１に置き換え
られ、このレジスタ６−１がマイクロプロセッサ１によ
るアクセスの対象とされる。これにより、この故障アド
レスで特定されるＲＡＭ５のデータ領域に格納される予
定のデータはレジスタ６−１に格納される。

【００３６】また、マイクロプロセッサ１からＲＡＭ５
に与えられるアドレスが、故障アドレスレジスタ群７に
格納された故障アドレスの何れとも一致しない場合、故
障アドレスは検出されず、コンパレータ群８は一致信号
を出力しない。したがって、この場合、ＲＡＭ５は、セ
レクタ回路９を介してデータバス３に接続され、マイク
ロプロセッサ１によるアクセスの対象とされる。

【００３７】このようにして、故障アドレスが検出され
る度に、この故障アドレスで特定されるＲＡＭ５のデー
タ領域が、この故障アドレスを格納する故障アドレスレ
ジスタ群７内のレジスタに対応する故障救済用レジスタ
群６内のレジスタにより置き換えられる。以上により、
故障アドレスの故障ビットが故障救済用レジスタ群６の
レジスタで置き替えられて、ＲＡＭ５にアプリケーショ
ンプログラムがストアされる。

【００３８】次に、ＲＡＭ５にストアされたアプリケー
ションプログラムを起動する場合、マイクロプロセッサ
１は、アドレスバス２を介してＲＡＭ５に順次アドレス
を与え、データバス３を介して各アドレスに対応するデ
ータを読み取る。

【００３９】ここで、マイクロプロセッサ１からＲＡＭ
５に与えられるアドレスが、故障アドレスレジスタ群７
の例えばレジスタ７−１に格納された故障アドレスと一
致すると、コンパレータ８−１が一致信号を出力する。
セレクタ回路９は、この一致信号を受けて、故障救済用
レジスタ群６のレジスタ６−１を選択してデータバス３
に接続する。すなわち、レジスタ７−１に格納された故
障アドレスで特定されるＲＡＭ５のデータ領域（故障ビ
ットを含むデータ領域）に代えて、レジスタ６−１の内
容が読み出される。

【００４０】また、マイクロプロセッサ１からＲＡＭ５
に与えられるアドレスが、故障アドレスレジスタ群７に
格納された故障アドレスと一致しない場合、コンパレー
タ群８は一致信号を出力しない。したがって、この場
合、ＲＡＭ５は、セレクタ回路９を介してデータバス３
に接続され、マイクロプロセッサ１によるアクセスの対
象とされる。以上により、ＲＡＭ５の故障アドレスのデ
ータが故障救済用レジスタ群６内のレジスタから読み出
される。よって、この実施の形態１によれば、半導体装
置の内部で故障を診断して救済することが可能となる。

【００４１】実施の形態２．次に、この発明の実施の形
態２について説明する。上述の実施の形態１では、ＲＡ
Ｍ５の全アドレス領域にわたって、このＲＡＭ５の故障
診断処理を実行するものとしたが、この実施の形態２に
かかる半導体装置は、ＲＡＭ５に格納が予定されるアプ
リケーションプログラム（特定のデータ）のアドレス領
域に応じて、故障診断の対象とするアドレス領域を指定
することにより、故障診断処理の負荷を軽減するように
構成される。すなわち、この実施の形態２にかかる半導
体装置は、図１に示す実施の形態１の構成において、マ
イクロプロセッサ１が図２に示すステップ２の処理とし
て、図３に示す一連の処理を実行するように構成され
る。

【００４２】以下、図３に示すフローチャートに沿っ
て、この実施の形態２にかかる半導体装置による故障診
断処理を説明する。この故障診断処理の実行に先だっ
て、マイクロプロセッサ１に内蔵されている各種のレジ
スタ（図示なし）の設定が行われる。この実施の形態２
では、レジスタＲ１およびＲ２は変数用レジスタとさ
れ、レジスタＲ３は故障診断の対象とするアドレス領域
の先頭アドレスを定義し、レジスタＲ４は故障診断の対
象とするアドレス領域の最終アドレスを定義する。これ
らレジスタＲ３およびＲ４には、予め先頭アドレスおよ
び最終アドレスが書き込まれる。このレジスタＲ３およ
びＲ４に書き込まれるアドレスは、ＲＯＭ４に格納され
た故障検出プログラム中に記述されたものでもよく、ま
た外部から直接指定するものであってもよい。

【００４３】このようにマイクロプロセッサ１に内蔵さ
れた各レジスタの設定が終了すると、以下のステップが
実行される。 ステップＳ２０１：レジスタＲ３に定義された先頭アド
レス（例えば「００」）をレジスタＲ１にセットする。 ステップＳ２０２：レジスタＲ４に定義された最終アド
レス（例えば「Ｆ０」）をレジスタＲ２にセットする。

【００４４】ステップＳ２０３：ＲＡＭ５に対して、レ
ジスタＲ１にセットされたアドレス（以下、「Ｒ１番
地」と記す）にオール「１」データをストア（ライト）
する。具体的には、ＲＡＭ５の先頭アドレスに全ビット
が論理値１の８ビットデータを書き込む。

【００４５】ステップＳ２０４：ＲＡＭ５のＲ１番地か
らデータをロードする。すなわち、ＲＡＭ５の先頭アド
レスに書き込まれたデータを読み出す。 ステップＳ２０５：ＲＡＭ５のＲ１番地にストアしたデ
ータとロードしたデータとを比較して、これらが一致す
るか否かを判定する。

【００４６】ステップＳ２０６：ここで、ストアしたデ
ータとロードしたデータとが一致した場合、引き続きＲ
ＡＭ５のＲ１番地にオール「０」データをストアする。
すなわち、ＲＡＭ５の先頭アドレスに各ビット全て論理
値０の８ビットデータを書き込む。

【００４７】ステップＳ２０７：ＲＡＭ５のＲ１番地か
らデータをロードする。すなわち、ＲＡＭ５の先頭アド
レスに書き込まれたデータを読み出す。 ステップＳ２０８：ＲＡＭ５のＲ１番地にストアしたデ
ータとロードしたデータとを比較して、これらが一致す
るか否かを判定する。

【００４８】ステップＳ２０９：ここで、上述のステッ
プＳ２０５またはステップＳ２０８において、ＲＡＭ５
のＲ１番地にストアしたデータとロードしたデータとが
不一致の場合、このときにレジスタＲ１に設定されてい
るアドレスを故障アドレスとして前述の故障アドレスレ
ジスタ群７内の例えばレジスタ７−１に格納する。

【００４９】ステップＳ２１０：レジスタＲ１に設定さ
れたアドレスが、レジスタＲ２に設定された最終アドレ
スと一致するか否かを判定する。 ステップＳ２１１：ここで、レジスタＲ１に設定された
アドレスがレジスタＲ２に設定された最終アドレスと不
一致の場合（ステップＳ２１０：ＮＯ）、レジスタＲ１
に設定されたアドレスに「１」が加算され、このレジス
タＲ１にセットされたアドレスがインクリメントされ、
先頭アドレスの次のアドレスとなる。

【００５０】そして、上述のステップＳ２０３に戻り、
インクリメント後のレジスタＲ１のアドレスについて同
様の故障診断処理が繰り返し実行され、レジスタＲ１の
アドレスが最終アドレスに等しくなると（ステップＳ２
１０：ＹＥＳ）、上述の一連の故障診断処理が終了す
る。以上により、レジスタＲ３に設定された先頭アドレ
スからレジスタＲ４に設定された最終アドレスのアドレ
ス領域内で故障診断処理が実行され、このアドレス領域
での故障アドレスが検出される。

【００５１】この実施の形態２によれば、ＲＡＭ５のア
ドレス領域のうち、アプリケーションプログラム（特定
のデータ）の格納に使用されるアドレス領域についての
み故障診断が行われ、使用されないアドレス領域は、故
障診断の対象外とされる。したがって、使用されないア
ドレス領域についての故障診断処理を省くことができ、
故障診断処理を効率化することができる。

【００５２】実施の形態３．次に、この発明の実施の形
態３について説明する。上述の実施の形態２では、ＲＡ
Ｍ５の故障診断の対象とするアドレス領域を指定するも
のとしたが、この実施の形態３にかかる半導体装置は、
ＲＡＭ５に格納が予定されるアプリケーションプログラ
ムのデータ（特定のデータ）そのものを故障診断用のデ
ータ（以下、「テストデータ」と記す）として用いて故
障診断処理を実行するように構成される。すなわち、こ
の実施の形態３にかかる装置は、図１に示す実施の形態
１の構成において、マイクロプロセッサ１が図２に示す
ステップ２の処理として、図４に示す一連の故障診断処
理を実行するように構成される。

【００５３】以下、図４に示すフローチャートに沿っ
て、この実施の形態３にかかる半導体装置による故障診
断処理を説明する。この処理の実行に先だって、上述の
実施の形態２と同様に、マイクロプロセッサ１に内蔵さ
れている各種のレジスタ（図示なし）の設定が行われ
る。すなわち、レジスタＲ１およびＲ２は、変数用レジ
スタとされ、レジスタＲ３は故障診断の対象とするアド
レス領域の先頭アドレスを定義し、レジスタＲ４は故障
診断の対象とするアドレス領域の最終アドレスを定義す
る。ただし、レジスタＲ３に定義される先頭アドレスは
ＲＡＭ５に格納が予定されているアプリケーションプロ
グラムのデータからなるテストデータの先頭アドレスで
あり、レジスタＲ４に定義される最終アドレスは、その
テストデータの最終アドレスである。

【００５４】このようにマイクロプロセッサ１に内蔵さ
れた各レジスタの設定が終了すると、以下のステップが
実行される。 ステップＳ３０１：レジスタＲ３に定義された先頭アド
レス（例えば「００」）をレジスタＲ１にセットする。 ステップＳ３０２：レジスタＲ４に定義された最終アド
レス（例えば「Ｆ０」）をレジスタＲ２にセットする。

【００５５】ステップＳ３０３：ＲＡＭ５に対して、レ
ジスタＲ１にセットされたアドレス（即ちＲ１番地）に
テストデータのＲ１番地の８ビットデータをストアす
る。 ステップＳ３０４：ＲＡＭ５のＲ１番地からデータをロ
ードする。 ステップＳ３０５：ＲＡＭ５のＲ１番地にストアしたデ
ータとロードしたデータとを比較して、これらが一致す
るか否かを判定する。

【００５６】ステップＳ３０６：ここで、データが不一
致の場合（ステップＳ３０５：ＮＯ）、このときにレジ
スタＲ１に設定されているアドレスを故障アドレスとし
て、前述の故障アドレスレジスタ群７内の例えばレジス
タ７−１に格納する。また、データが一致した場合（ス
テップＳ３０５：ＹＥＳ）、このステップＳ３０６は実
行されず、次のステップＳ３０７に移行する。

【００５７】ステップＳ３０７：レジスタＲ１に設定さ
れたアドレスがレジスタＲ２に設定された最終アドレス
と一致するか否かを判定する。 ステップＳ２１１：ここで、レジスタＲ１に設定された
アドレスが最終アドレスと不一致の場合（ステップＳ３
０７：ＮＯ）、レジスタＲ１に設定されたアドレスに
「１」が加算され、このレジスタＲ１のアドレスがイン
クリメントされ、先頭アドレスの次のアドレスとなる。

【００５８】そして、上述のステップＳ３０３に戻り、
インクリメント後のレジスタＲ１のアドレスについて同
様の故障診断処理が繰り返し実行され、レジスタＲ１の
内容が最終アドレスに等しくなると（ステップＳ３０
７：ＹＥＳ）、上述の一連の故障診断処理が終了する。

【００５９】以上により、レジスタＲ３に設定された先
頭アドレスからレジスタＲ４に設定された最終アドレス
のアドレス領域について、アプリケーションプログラム
のデータからなるテストデータを用いて故障診断処理が
実行され、このテストデータに対する故障アドレスが検
出される。

【００６０】この実施の形態３によれば、ＲＡＭ５に格
納が予定されるアプリケーションプログラムそのものを
テストデータとして故障診断が行われる。従って、実際
に格納が予定されるアプリケーションプログラムを格納
する上で救済を必要とする故障アドレスのみが検出さ
れ、故障診断処理を一層効率化することができる。

【００６１】実施の形態４．前述の実施の形態２では、
指定されたアドレス領域内で故障診断を行い、ＲＡＭ５
の故障ビットを故障救済用レジスタ群６で置き換えるも
のとしたが、この実施の形態４にかかる半導体装置は、
ＲＡＭ５の故障ビットを、このＲＡＭ５の余剰なアドレ
ス領域上の正常ビットで置き換えるように構成される。

【００６２】すなわち、この実施の形態４にかかる装置
は、図５に示すように、ＲＡＭ５の正常ビットを特定す
る正常アドレスを格納するための正常アドレスレジスタ
群１０と、マイクロプロセッサ１からのアドレスまたは
正常アドレスレジスタ群１０に格納されたアドレス（正
常アドレス）の何れかを選択してＲＡＭ５に与えるアド
レスセレクタ回路１１とを備えて構成される。

【００６３】具体的には、正常アドレスレジスタ群１０
の入力部は、アドレスバス２に接続され、アドレスセレ
クタ回路１１の一方の入力部は、正常アドレスレジスタ
群１０の出力部に接続され、他方はアドレスバス２に接
続される。ＲＡＭ５のアドレス入力部は、アドレスセレ
クタ回路１１の出力部に接続され、そのデータ出力部は
データバス３に直接的に接続される。また、正常アドレ
スレジスタ群１０はレジスタ１０−１〜１０−ｎからな
り、各レジスタ１０−１〜１０−ｎは、故障アドレスレ
ジスタ群７の各レジスタ７−１〜７−ｎに対応づけられ
ている。

【００６４】以下、この実施の形態４にかかる半導体装
置の故障救済動作（故障救済方法）について説明する。
この装置は、実施の形態２で援用する図２に示すフロー
チャートにおいて、ステップＳ２とステップＳ３の間
に、正常アドレスの検出処理を行うステップ（以下、
「正常アドレス検出ステップ」と記す）をさらに有す
る。この正常アドレス検出ステップでは、ステップＳ２
の故障診断処理が対象とするアドレス領域の範囲外のア
ドレス領域、例えばこの故障診断処理での最終アドレス
以降のアドレス領域（以下、「余剰のアドレス領域」と
記す）について故障診断を行う。そして、故障診断処理
で検出された故障アドレスは、この正常アドレスの検出
処理で得られた正常アドレスに置き換えられて故障が救
済される。故障診断処理などの他の動作は、前述の実施
の形態２にかかる装置と同様である。

【００６５】以下、図６に示すフローチャートに沿っ
て、この実施の形態４の特徴部である正常アドレス検出
処理（正常アドレス検出ステップの詳細）を説明する。
この正常アドレス検出処理の実行に先だって、実施の形
態２と同様に、マイクロプロセッサ１に内蔵されている
各種レジスタ（図示なし）の設定が行われる。ただし、
この実施の形態４では、レジスタＲ３は前述のステップ
２での故障診断処理の対象外とする余剰のアドレス領域
（例えばアプリケーションプログラムで使用されていな
いアドレス領域）の先頭アドレスを定義し、レジスタＲ
４はこの余剰のアドレス領域の最終アドレスを定義す
る。

【００６６】マイクロプロセッサ１に内蔵された各種レ
ジスタの設定が終了すると、以下のステップが実行され
る。 ステップＳ２２１：レジスタＲ３に定義された余剰のア
ドレス領域の先頭アドレスをレジスタＲ１にセットす
る。 ステップＳ２２２：レジスタＲ４に定義された余剰のア
ドレス領域の最終アドレスをレジスタＲ２にセットす
る。

【００６７】ステップＳ２２３：ＲＡＭ５に対し、レジ
スタＲ１にセットされたアドレス（即ちＲ１番地）にオ
ール「１」データをストアする。 ステップＳ２２４：ＲＡＭ５のＲ１番地からデータをロ
ードする。 ステップＳ２２５：ＲＡＭ５のＲ１番地にストアしたデ
ータ（オール「１」）とロードしたデータとを比較し
て、これらが一致するか否かを判定する。

【００６８】ステップＳ２２６：ここで、ストアしたデ
ータとロードしたデータとが一致した場合（ステップＳ
２２５：ＹＥＳ）、引き続き同じＲ１番地にオール
「０」データをストアする。 ステップＳ２２７：ＲＡＭ５のＲ１番地からデータをロ
ードする。 ステップＳ２２８：ＲＡＭ５のＲ１番地にストアしたデ
ータ（オール「０」）とロードしたデータとを比較し
て、これらが一致するか否かを判定する。

【００６９】ステップＳ２２９：ここで、データが一致
した場合（ステップＳ２２８：ＹＥＳ）、このときにレ
ジスタＲ１に設定されているアドレスを正常アドレスと
して検出し、正常アドレスレジスタ群１０の例えばレジ
スタ１０−１に格納する。また、データが一致しない場
合（ステップＳ２２８：ＮＯ）には、正常アドレスの検
出が行われず、次のステップＳ２３０に移行する。

【００７０】ステップＳ２３０：レジスタＲ１に設定さ
れたアドレスが、レジスタＲ２に設定された余剰のアド
レス領域の最終アドレスと一致するか否かを判定する。 ステップＳ２３１：ここで、レジスタＲ１に設定された
アドレスがレジスタＲ２に設定された最終アドレスと不
一致の場合（ステップＳ２３０：ＮＯ）、レジスタＲ１
に設定されたアドレスに「１」が加算され、このレジス
タＲ１のアドレスがインクリメントされ、先頭アドレス
の次のアドレスになる。そして、上述のステップＳ２２
３に戻り、インクリメント後のレジスタＲ１のアドレス
についてレジスタＲ１の内容が最終アドレスに等しくな
るまで同様の処理が繰り返し実行される。

【００７１】ステップＳ２３２：レジスタＲ１の内容が
最終アドレス（レジスタＲ２の内容）に等しくなると
（ステップＳ２３０：ＹＥＳ）、正常アドレスが有るか
否かを判定する。 ステップＳ２３３：ここで、正常アドレスがない場合
（ステップＳ２３２：ＮＯ）、すなわち、ステップＳ２
２９において、レジスタＲ１の内容が格納されなかった
場合、マイクロプロセッサ１により故障の救済が不能で
あることを報知するための処理（ＮＧ処理）が行われて
終了する。また、正常アドレスが有る場合（ステップＳ
２３２：ＹＥＳ）には、この処理（ステップＳ２３３）
は実行されず、上述の正常アドレスを検出するための一
連の処理が終了する。

【００７２】以上により、前述の故障診断処理に加え
て、正常アドレス検出処理が行われる結果、故障アドレ
スレジスタ群７には、データの格納領域として使用され
るＲＡＭ５のアドレス領域における故障アドレスが格納
され、正常アドレスレジスタ群１０には、データの格納
領域として使用されないＲＡＭ５の余剰のアドレス領域
における正常アドレスが格納される。

【００７３】このように、故障アドレスと正常アドレス
とが検出されると、マイクロプロセッサ１からＲＡＭ５
に与えられるアドレスが、例えば故障アドレスレジスタ
群７のレジスタ７−１に格納されたアドレスに一致した
場合、アドレスセレクタ回路１１が、正常アドレスレジ
スタ群１０のレジスタ１０−１（レジスタ７−１に対応
するレジスタ）を選択し、レジスタ７−１に格納された
故障アドレスを、レジスタ１０−１に格納された正常ア
ドレスに差し替える。つまり、レジスタ７−１で特定さ
れるＲＡＭ５の故障アドレスが、レジスタ１０−１で特
定されるＲＡＭ５の余剰の正常アドレスに置き換えら
れ、このＲＡＭ５の故障が救済される。

【００７４】この実施の形態４によれば、ＲＡＭ５のア
ドレス領域のうち、アプリケーションプログラムの格納
に使用される領域についてのみ故障診断が行われ、しか
も余剰のアドレス領域上の正常ビットにより故障ビット
の救済が行われる。したがって、ＲＡＭ５の外部に故障
救済用のレジスタなどを設ける必要がなく、ＲＡＭ５の
余剰のアドレス領域を有効に活用して故障の救済を行う
ことができる。

【００７５】なお、この実施の形態４では、前述の実施
の形態２と同様に故障診断処理を行うものとしたが、前
述の実施の形態３のように、ＲＡＭ５に格納が予定され
るアプリケーションプログラムそのものをテストデータ
として故障診断を行うものとしてもよい。

【００７６】以上、この発明の実施の形態１ないし４を
詳細に説明したが、この発明は、これらの実施の形態に
限られるものではなく、この発明の要旨を逸脱しない範
囲の設計変更等があっても本発明に含まれる。例えば、
上述の各実施の形態では、アドレスで特定される８ビッ
トデータを単位として救済するものとしたが、１ビット
単位で救済するように構成してもよい。

【００７７】この場合、例えば故障アドレスレジスタ群
７は、故障アドレスに加えて、８ビットデータにおける
故障ビットの位置を特定するための情報を格納するもの
とし、故障救済用レジスタ群の各レジスタは１ビットデ
ータを格納するものとし、セレクタ回路９は、ＲＡＭ５
の８ビットのデータを１ビット単位で選択して故障救済
用レジスタ群６内のレジスタで置き換えるものとすれば
よい。

【００７８】また、上述の各実施の形態では、ＲＡＭ５
の故障を救済するものとしたが、どのようなメモリの故
障救済にも適用することが可能である。また、上述の各
実施の形態では、ＲＯＭ４に故障検出プログラムを格納
するものとしたが、外部からこのプログラムをロードし
て故障診断処理や正常アドレス検出処理を実行するよう
に変形することも可能である。

【００７９】また、上述の各実施の形態では、システム
のリセット信号を契機として一連の故障救済のための処
理を実行するようにしたが、アプリケーションプログラ
ムにこの故障救済処理の実行の契機を与えるデータや、
アドレス領域を指定するデータを含ませて、新たにアプ
リケーションプログラムをロードする際に自動的に一連
の故障救済のための処理を実行させるようにしてもよ
い。

【００８０】また、上述の各実施の形態では、故障救済
回路としてマイクロプロセッサ１とは別に故障救済用レ
ジスタ群６、故障アドレスレジスタ群７、コンパレータ
群８、セレクタ回路９、正常アドレスレジスタ群１０、
アドレスセレクタ回路１１等を設けたが、これらの各回
路の動作をソフトウェア上で実現し、マイクロプロセッ
サ１の機能として実現することも可能である。

【００８１】さらに、上述の各実施の形態では、故障ア
ドレスごとに故障ビットを救済するものとしたが、例え
ば故障アドレスレジスタ群７に故障アドレス領域を格納
して、故障アドレスを含む或るアドレス領域を単位とし
て故障を救済するように構成することも可能である。こ
の場合、故障救済用レジスタ群６は、この救済の単位と
されるアドレス領域に応じたデータ領域を持つように構
成される。

【００８２】

【発明の効果】以上説明したように、この発明によれ
ば、以下の効果を得ることができる。すなわち、この発
明にかかる半導体装置によれば、メモリを診断してその
故障アドレスを検出し、この診断結果に基づき前記故障
アドレスで特定される故障ビットを救済するようにした
ので、コストの上昇を招くことなく、多様な故障の救済
を可能とし、しかも効率的に故障を救済することができ
る。

【００８３】また、メモリに記憶が予定される特定のデ
ータのアドレス領域の範囲内で該メモリを診断するよう
にしたので、故障診断のための処理を軽減することが可
能となる。

【００８４】また、メモリに記憶が予定される特定のデ
ータを用いて該メモリを診断するようにしたので、この
特定のデータを記憶する上でメモリに要求される最小限
の機能を診断することができ、故障診断のための処理を
必要最小限に抑えることができる。

【００８５】また、メモリに記憶が予定される特定のデ
ータのアドレス領域の範囲外で該メモリを診断してその
正常アドレスを検出し、前記故障アドレスを前記正常ア
ドレスに置き換えるようにしたので、メモリ自体のビッ
ト使用効率を向上させることができ、故障救済のための
回路規模を抑えることができる。

【００８６】さらに、故障ビットを置き換えるためのレ
ジスタ群と、故障アドレスを格納する故障アドレス格納
部と、故障アドレスとメモリに供給されるアドレスとを
比較してこれらの一致を検出するアドレス一致検出部
と、この検出結果に基づきメモリまたは前記レジスタ群
の何れかを選択して所定のデータバスに接続する選択部
とを備えたので、故障アドレスがアクセスされた場合
に、この故障アドレスで特定される故障ビットをレジス
タ群で置き換えて、このメモリの故障を救済することが
可能となる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１ないし３にかかる半
導体装置の構成を示すブロック図である。

【図２】 この発明の実施の形態１にかかる半導体装置
の動作の流れを示すフローチャートである。

【図３】 この発明の実施の形態２にかかる半導体装置
の動作の流れを示すフローチャートである。

【図４】 この発明の実施の形態３にかかる半導体装置
の動作の流れを示すフローチャートである。

【図５】 この発明の実施の形態４にかかる半導体装置
の構成を示すブロック図である。

【図６】 この発明の実施の形態４にかかる半導体装置
の動作の流れを示すフローチャートである。

【符号の説明】

１…マイクロプロセッサ、２…アドレスバス、３…デー
タバス、４…ＲＯＭ(Read Only Memory)、５…ＲＡＭ(R
andom Access Memry)、６…故障救済用レジスタ群、６
−１〜６−ｎ…レジスタ、７…故障アドレスレジスタ
群、７−１〜７−ｎ…レジスタ、８…コンパレータ群、
８−１〜８−ｎ…コンパレータ、９…セレクタ回路、１
０…正常アドレスレジスタ群、１０−１〜１０−ｎ…レ
ジスタ、１１…アドレスセレクタ回路。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 メモリが内蔵された半導体装置であっ
   て、 前記メモリを診断してその故障アドレスを検出する故障
   診断手段と、 前記故障診断手段による診断結果に基づき前記故障アド
   レスで特定される前記メモリの故障ビットを救済する故
   障ビット救済手段と、 を備えたことを特徴とする半導体装置。
2. 【請求項２】 前記故障診断手段は、 前記メモリに記憶が予定される特定のデータのアドレス
   領域の範囲内で該メモリを診断することを特徴とする請
   求項１に記載された半導体装置。
3. 【請求項３】 前記故障診断手段は、 前記メモリに記憶が予定される特定のデータを用いて該
   メモリを診断することを特徴とする請求項１に記載され
   た半導体装置。
4. 【請求項４】 前記故障診断手段は、 さらに前記メモリに記憶が予定される特定のデータのア
   ドレス領域の範囲外で該メモリを診断してその正常アド
   レスを検出し、前記故障ビット救済手段は、前記故障ア
   ドレスを前記正常アドレスに置き換えることを特徴とす
   る請求項２または３の何れかに記載された半導体装置。
5. 【請求項５】 前記故障ビット救済手段は、 前記故障ビットを置き換えるためのレジスタ群と、 前記故障診断手段により検出された故障アドレスを格納
   する故障アドレス格納部と、 前記故障アドレス格納部に格納された故障アドレスと前
   記メモリに供給されるアドレスとを比較してこれらの一
   致を検出するアドレス一致検出部と、 前記アドレス一致検出手段の検出結果に基づき前記メモ
   リまたは前記レジスタ群の何れかを選択して所定のデー
   タバスに接続する選択部と、 を備えたことを特徴とする請求項１乃至４の何れかに記
   載された半導体装置。
6. 【請求項６】 メモリが内蔵された半導体装置の故障救
   済方法であって、 前記メモリを診断してその故障アドレスを検出する故障
   診断ステップと、 前記故障診断手段による診断結果に基づき前記故障アド
   レスで特定される前記メモリの故障ビットを救済する故
   障ビット救済ステップと、 を含むことを特徴とする半導体装置の故障救済方法。
7. 【請求項７】 前記故障診断ステップでは、前記メモリ
   に記憶が予定される特定のデータのアドレス領域の範囲
   内で該メモリを診断することを特徴とする請求項６に記
   載された半導体装置の故障救済方法。
8. 【請求項８】 前記故障診断ステップでは、前記メモリ
   に記憶が予定される特定のデータを用いて該メモリを診
   断することを特徴とする請求項６に記載された半導体装
   置の故障救済方法。
9. 【請求項９】 前記故障診断ステップでは、さらに前記
   メモリに記憶が予定される特定のデータのアドレス領域
   の範囲外で該メモリを診断してその正常アドレスを検出
   し、 前記故障ビット救済ステップでは、前記故障アドレスを
   前記正常アドレスに置き換えることを特徴とする請求項
   ７または８の何れかに記載された半導体装置の故障救済
   方法。
10. 【請求項１０】 前記故障ビット救済ステップは、
    （ａ）前記故障診断ステップで検出された故障アドレス
    を格納するステップと、（ｂ）格納された故障アドレス
    と前記メモリに供給されるアドレスとを比較してこれら
    の一致を検出するステップと、（ｃ）前記故障アドレス
    と前記メモリに供給されるアドレスとの一致が検出され
    た場合に前記メモリに代えて前記故障ビットを置き換え
    るためのレジスタ群を所定のデータバスに接続するステ
    ップと、 を含むことを特徴とする請求項６乃至９の何れかに記載
    された半導体装置の故障救済方法。