JPH0816463A - 情報処理装置のメモリ増設システム - Google Patents

Abstract

(57)【要約】 【目的】 情報処理装置に挿着されたＳＩＭＭの特性を
生かしてアクセスを高速化し、アクセス効率を高める。 【構成】 増設メモリとして選択的に挿着されるメモリ
モジュールであるＳＩＭＭの特性がそれぞれ異なるもの
であってもその特性を生かすため、例えば複数の互いに
メモリ容量の異なるＳＩＭＭ−Ａ，Ｂ，Ｃが挿着された
場合に、各ＳＩＭＭが出力するメモリ容量を示す容量信
号ＭＣ８Ａ，ＭＣ８Ｂを検出して、ＳＩＭＭ−Ａ，Ｂ，
Ｃのメモリアドレスが互いに連続になるように、回路的
にアドレス変換を行う。従って、各ＳＩＭＭのアクセス
速度をいささかも損なうことなく高速でアクセスし、更
に中間にメモリが存在しないブランク領域がないから情
報消失等の恐れがない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は情報処理装置のメモリ
増設システムに関し、特に複数のスロットを備えた情報
処理装置本体とスロットにそれぞれ選択的に挿着するメ
モリモジュールであるＳＩＭＭとからなる情報処理装置
のメモリ増設システムに関する。

【０００２】

【従来の技術】処理すべき情報量の増大に伴って、情報
処理装置本体（以下単に「装置本体」ともいう）に内蔵
されている内蔵メモリだけでは容量不足になる恐れがあ
る場合、予め装置本体に設けられているメモリ増設用の
スロットに、複数のメモリ素子（以下単に「ＩＣ」とも
いう）を搭載したメモリボード，メモリモジュール等を
挿着してメモリ容量を増加させることが行なわれてい
た。

【０００３】メモリ素子の容量が１Ｍｂ（メガビット）
未満であった頃の旧型の増設メモリボードは、その容量
を大きくするためにメモリ素子数が多くなるため、一般
に大型のボードが標準になっていた。近時、容量１Ｍｂ
以上のメモリ素子が入手可能になり、８ＭＢ（メガバイ
ト）の大容量増設メモリも４Ｍｂのメモリ素子１６個で
構成出来るようになったため、小型のボードで済むよう
になった。

【０００４】ＳＩＭＭ（Ｓingle Ｉnline Ｍemory Ｍod
ule ）は、このような技術的背景のもとに標準化された
メモリモジュールの一種であって、旧型の増設メモリボ
ードに比べて遙かに小型でありながら大きな容量をもっ
ている。即ち、その容量は２ＭＢ，４ＭＢ，８ＭＢ等各
種があり、現在は４ＭＢ及び８ＭＢのＳＩＭＭが主流で
あり、例えばそれぞれ片面８個又は両面８個ずつのＩＣ
により構成されている。

【０００５】

【発明が解決しようとする課題】しかしながら、ＳＩＭ
Ｍは本質的には旧型の増設メモリボードと変るものでは
ないが、後者の殆んどがアドレスデコータを備えている
のに対して、ボードサイズが小さいためＳＩＭＭにはア
ドレスデコーダがない。また、内蔵メモリも含めた最大
メモリ容量が遙かに大きくなっている。ＳＩＭＭを構成
するメモリ素子にも技術の進歩によって性能の異なる新
しいＩＣを用いたものもある。

【０００６】したがって、メモリの駆動方法やアドレス
ラインの構成が異なる等の他に、１つのＳＩＭＭのなか
で異なる性能のＩＣが混在することはないが、ユーザの
都合で異なる性能を有するＳＩＭＭが混用されると、折
角の高い性能が生かされない等、従来は問題にならなか
ったことが問題になってくる恐れが出てきた。

【０００７】例えば、予め設定された４ＭＢ又は８ＭＢ
いずれかの容量のＳＩＭＭしか挿着出来ないか、装置本
体にＳＩＭＭ容量切換手段を備えていても異なる容量の
ＳＩＭＭを混用することが出来ない。もし、図８の
（Ａ）に示すように内蔵メモリが８ＭＢで、ＳＩＭＭを
挿着する各スロットに８ＭＢずつのアドレスが割当てら
れている場合に、ＳＩＭＭ−ＡとＳＩＭＭ−Ｃが４Ｍ
Ｂ、ＳＩＭＭ−Ｂが８ＭＢであると、同図の（Ｂ）に示
すように２個所に４ＭＢのブランクが生じ、特にＳＩＭ
Ｍ−ＡとＳＩＭＭ−Ｂとの間のブランクによってアドレ
スＣ０００００ｈ乃至ＦＦＦＦＦＦｈ（ｈは１６進数を
示す）にメモリが存在しない空間が生じる。

【０００８】したがって、予め気がついていれば１００
００００ｈ（１６Ｍ）以降のアドレスをソフト的に換算
させる等の対策が立てられるが、オペレータにとって面
倒であるばかりでなく、実効的なメモリアクセスが遅く
なる。またもし気づかずにそのまま通常に使用すると、
４ＭＢ分もの情報消去という大問題が発生する。

【０００９】また、混用する複数のＳＩＭＭが、互いに
異なるアクセス速度のＩＣによって構成されていれば、
装置本体はそれ等のＳＩＭＭのうち最もアクセス速度の
遅いＩＣからなるＳＩＭＭに合せたアクセス速度でアク
セスしなければならない。従って、それより速いアクセ
ス速度のＩＣからなるＳＩＭＭの性能が生かされないこ
とになる。

【００１０】同様に、高速アクセス方式によりサポート
されているＩＣからなるＳＩＭＭと、サポートされてい
ない普通のＩＣからなるＳＩＭＭとが混用されている場
合は、装置本体は高速アクセス方式でない通常の方式で
アクセスしなければならない。高速アクセス方式により
サポートされているＩＣは通常の方式でもアクセス可能
であるから問題は生じないが、折角の高速性が生かされ
ない。

【００１１】あるいは、従来のメモリ素子は情報を保持
するためのリフレッシュが周期８ｍｓ程度で頻繁に行わ
れ、その間はメモリアクセスが出来ないためアクセスの
効率が悪い。また、その都度大きなリフレッシュ電流が
流れるため発熱も大きく、ＩＣ回路の高集積化のネック
になっていたが、最近はリフレッシュ周期が６４ｍｓ，
１２８ｍｓと長いロングリフレッシュ素子が使われるよ
うになった。

【００１２】しかしながら、このようなロングリフレッ
シュ素子からなるＳＩＭＭと、従来のメモリ素子からな
るＳＩＭＭとが混用された場合は、装置本体は従来のメ
モリ素子に合せた８ｍｓ程度の周期でリフレッシュを行
わねばならないから、アクセスの効率が向上しないのみ
ならず、ロングリフレッシュ素子の発熱が定格より大き
くなって遂には破壊する恐れも出てきた。

【００１３】さらに、最大容量のメモリを増設したよう
な場合にはメモリ素子の数が増え、リフレッシュ電流は
大きな電流がスパイク的に流れるため、一斉にリフレッ
シュすると電源の容量を超えたピーク電流が流れて電源
に過大な負荷がかかる。そのため、平均的な電流容量に
比べて相当大きな電流容量の電源が必要になり、発熱と
コストアップの要因になっていた。

【００１４】また、メモリが接続されているか接続され
ていない空間（ブランク領域）があるかは、実際にアク
セスしてみなければ分らなかった。また、アクセスして
見てもそこでブランク領域であるのか、メモリが破壊さ
れているのか、接続不良で抜け落ちているのかは判別出
来なかった。

【００１５】さらに、情報処理装置の電源がオンになっ
た時、初期設定ルーチンのなかでメモリのテストプログ
ラムが実行されるが、ＳＩＭＭが接続されていてもいな
くても、メモリ全域についてテストのためのアクセスを
行なうと、例えば図８の（Ａ）に示したように最大３２
ＭＢあれば、ＩＣのアクセス速度にもよるが、ほぼ１分
間程度の時間が必要になる。この時間は、初期設定が終
ればすぐ作業を開始しようと待機しているオペレータに
とって、許容限度を超えるものであった。

【００１６】この発明は上記の点に鑑みてなされたもの
であり、情報処理装置本体のスロットに挿着されたＳＩ
ＭＭを構成するメモリ素子の特性を生かしてアクセスを
高速化し、アクセス効率を高めることを目的とする。

【００１７】

【課題を解決するための手段】この発明は上記の目的を
達成するため、情報処理装置の本体に複数のスロットを
備え、該スロットにメモリモジュールであるＳＩＭＭを
選択的に挿着することによりメモリ容量を増加させるよ
うにした情報処理装置のメモリ増設システムにおいて、
それぞれ下記のようにしたものである。

【００１８】すなわち、ＳＩＭＭ毎にそのメモリ容量を
示す容量信号を出力する容量信号出力手段を設け、情報
処理装置本体に、スロットに挿着されたＳＩＭＭの容量
信号出力手段が出力する容量信号によってそのメモリ容
量を検知するメモリ容量検知手段と、該手段が検知した
メモリ容量に応じてスロットに挿着されたすべてのＳＩ
ＭＭのメモリアドレスが互いに連続になるように制御す
るアドレス制御手段とを設けたものである。

【００１９】また、ＳＩＭＭ毎にそのメモリのアクセス
速度を示す速度信号を出力する速度信号出力手段を設
け、情報処理装置本体に、スロットに挿着されたＳＩＭ
Ｍの速度信号出力手段が出力する速度信号によってその
メモリのアクセス速度を検知するアクセス速度検知手段
と、該手段が検知したアクセス速度に応じてスロットに
挿着されたＳＩＭＭを最適なアクセス速度でアクセスす
るように制御するアクセス速度制御手段とを設けたもの
である。

【００２０】また、ＳＩＭＭ毎にそのメモリ素子が高速
アクセス方式によりサポートされているか否かを示す識
別信号を出力する識別信号出力手段を設け、情報処理装
置本体に、スロットに挿着されたＳＩＭＭの識別信号出
力手段が出力する識別信号を検知する識別検知手段と、
該検知手段が検知した識別信号に応じてメモリ素子が高
速アクセス方式によりサポートされていると判定された
ＳＩＭＭに対しては高速アクセス方式によるアクセスを
許可する高速アクセス許可手段とを設けたものである。

【００２１】あるいは、ＳＩＭＭ毎にそのメモリのリフ
レッシュ周期を示す信号を出力する信号出力手段を設
け、情報処理装置本体に、スロットに挿着されたＳＩＭ
Ｍの信号出力手段が出力する信号によってそのメモリの
リフレッシュ周期を検知するリフレッシュ周期検知手段
と、該手段が検知したリフレッシュ周期に応じてスロッ
トに挿着されたすべてのＳＩＭＭをそれぞれ最適なリフ
レッシュ周期でリフレッシュするように制御するリフレ
ッシュ制御手段とを設けたものである。

【００２２】また、ＳＩＭＭ毎に該ＳＩＭＭを構成する
メモリ素子の数を示す素子数信号を出力する素子数信号
出力手段を設け、情報処理装置本体に、スロットに挿着
されたＳＩＭＭの素子数信号出力手段が出力する素子数
信号を検知してメモリ素子の全数を求める全素子数検知
手段と、該検知手段が検知した全素子数から全リフレッ
シュ電流値を計算し該電流値が予め設定された閾値以下
ならば全メモリ素子を同時に、閾値を超えていればリフ
レッシュ電流が閾値以下になるように全メモリ素子を分
割してそれぞれリフレッシュするように制御するリフレ
ッシュ制御手段とを設けたものである。

【００２３】あるいは、情報処理装置本体に、スロット
別にＳＩＭＭが挿着されているか否かを検知するスロッ
ト別ＳＩＭＭ検知手段と、メモリテストの時に該ＳＩＭ
Ｍ検知手段がスロットに挿着されていることを検知した
ＳＩＭＭについてのみメモリテストを行うように制御す
るメモリテスト制御手段とを設けたものである。

【００２４】

【作用】上記のようにそれぞれ構成した情報処理装置の
メモリ増設システムは、ＳＩＭＭ毎に設けた容量信号出
力手段が出力する容量信号によって、装置本体にそれぞ
れ設けたメモリ容量検知手段がスロットに挿着された各
ＳＩＭＭのメモリ容量を検知し、アドレス制御手段は検
知されたメモリ容量に応じてスロットに挿着されている
すべてのＳＩＭＭのメモリアドレスが互いに連続になる
ように制御する。

【００２５】したがって、各スロットに割当てられた最
大メモリ容量より小さな容量のＳＩＭＭを挿着してもメ
モリとメモリとの間にブランクが生じないから、通常の
アクセスを行っても記憶させた情報の一部が消失すると
いう重大事故は起きない。また、ソフト的なアドレス変
換を行う必要がないから、メモリアクセスが実効的に遅
くなることもない。

【００２６】また、ＳＩＭＭ毎に設けた速度信号出力手
段が出力する速度信号によって、装置本体側のアクセス
速度検知手段がアクセスしようとするＳＩＭＭのメモリ
のアクセス速度を検知し、アクセス速度制御手段は検知
されたアクセス速度に応じて当該ＳＩＭＭに最適なアク
セス速度でアクセスする。従って、速いアクセス速度の
ＩＣからなるＳＩＭＭは速い速度でアクセスされるか
ら、その性能を十分に発揮させることが出来る。

【００２７】同様に、ＳＩＭＭ毎に設けた識別信号出力
手段が出力する識別信号を装置本体側の識別検知手段が
検知し、アクセスしようとするＳＩＭＭが高速アクセス
方式によりサポートされていると判定されると高速アク
セス許可手段が高速アクセス方式によるアクセスを許可
するから、その性能を生かして高速でアクセスされ、さ
もなければ許可されないから通常の方式でアクセスされ
る。

【００２８】あるいは、ＳＩＭＭ毎に設けた信号出力手
段かリフレッシュ周期を示す信号を出力し、該信号によ
って装置本体側のリフレッシュ周期検知手段がＳＩＭＭ
毎のリフレッシュ周期を検知する。リフレッシュ制御手
段は検知されたリフレッシュ周期に応じて、スロットに
挿着されているすべてのＳＩＭＭをそれぞれ最適なリフ
レッシュ周期でリフレッシュする。

【００２９】したがって、ロングリフレッシュ素子から
なるＳＩＭＭが必要以上に頻繁にリフレッシュされるこ
とがないから、アクセスの効率が向上すると共に、過大
な発熱による破壊の恐れがなく、無駄なリフレッシュ電
流がなくなるから電源の負担が軽減される。

【００３０】また、ＳＩＭＭ毎に設けた素子数信号出力
手段が出力する素子数信号を、装置本体側の全素子数検
知手段が検知してメモリ素子の全数を求める。リフレッ
シュ制御手段は求められた全素子数から全リフレッシュ
電流値を計算し、該電流値が予め設定された閾値を超え
ないように全メモリ素子を同時に、或るいは分割してリ
フレッシュを行なうように制御する。従って、電源に過
大な負荷をかけることがなく、電源の電流容量に応じて
閾値を設定すればよいから電源の電流容量を小さくする
ことが可能になり、コストダウンが計れる。

【００３１】あるいは、装置本体側に設けたスロット別
ＳＩＭＭ検知手段がスロット別に挿着されたＳＩＭＭの
有無を検知し、メモリテスト手段はスロットに挿着され
ていることを検知したＳＩＭＭについてのみメモリテス
トを行うよう制御する。そのため、メモリテストに必要
以上の無駄な時間がなくなるからメモリテスト時間、従
って初期設定の時間が短縮されるのみならず、挿着され
ているＳＩＭＭについてはメモリの破壊又は接続不良等
の事故の有無を確実に決定することが出来る。

【００３２】

【実施例】以下この実施例を図面を参照しながら具体的
に説明する。この発明の一実施例である情報処理装置
は、装置本体内に８ＭＢの内蔵メモリを備えると共に、
メモリ増設用に３個のスロットＡ，Ｂ，Ｃを設けてい
る。各スロットＡ，Ｂ，Ｃにそれぞれ挿着されたＳＩＭ
ＭをＳＩＭＭ−Ａ，ＳＩＭＭ−Ｂ，ＳＩＭＭ−Ｃとい
う。従って、ＳＩＭＭ−Ａ，Ｂ，Ｃは各ＳＩＭＭに固有
の名称ではなく、挿着されたスロットによって決まるも
のである。

【００３３】スロットに挿着するＳＩＭＭは、この実施
例ではその容量が目下のところ代表的な４ＭＢ又は８Ｍ
Ｂのいずれかに限定しているが、その他の性能例えばア
クセス速度，リフレッシュ周期あるいは高速アクセス方
式によりサポートされているか否かは問わない。ただ
し、１個のＳＩＭＭは同一性能のメモリ素子（ＩＣ）に
よって構成され、性能の異なるＩＣが混用されることは
ない。

【００３４】また、１個又は２個のＳＩＭＭをスロット
に挿着する場合にはスロットＡから順に挿着するものと
し、スロットＡを空けたままスロットＢ又はスロットＣ
に挿着することは許されない。それ以外は、メモリ容量
の大小や性能の高低は挿着順に関係なく、全く任意であ
る。

【００３５】さらに、メモリをアクセスするためにアド
レスの上位を担当するＲＡＳ（ロー・アドレス・ストロ
ーブ）信号は１本当り２ＭＢを割当てるものとするか
ら、２本で４ＭＢを、４本で８ＭＢをカバーし、内蔵メ
モリを含めて３２ＭＢのメモリに対して１６本のＲＡＳ
信号ＲＡＳ０乃至ＲＡＳ１５が必要になる。従って、Ｒ
ＡＳ０〜３，ＲＡＳ４〜７，ＲＡＳ８〜１１，ＲＡＳ１
２〜１５は、それぞれ内蔵メモリ，ＳＩＭＭ−Ａ，ＳＩ
ＭＭ−Ｂ，ＳＩＭＭ−Ｃに割当てられる。

【００３６】ＲＡＳ信号とアドレスの下位を相当するＣ
ＡＳ（コラム・アドレス・ストローブ）信号、出力を指
示するＯＥ信号、書込を指示するＷＥ信号、（ｎ＋１）
ビットのアドレス信号Ａ０〜ＡｎをまとめてＲＡＭ制御
信号といい、いずれも負論理の信号である。

【００３７】図１及び図２はこの発明の第１実施例の構
成を示す回路図であり、図１は装置本体に設けたメモリ
容量検知手段でありアドレス制御手段でもあるアドレス
コントローラを、図２は各ＳＩＭＭ毎に設けた容量信号
出力手段である端子部をそれぞれ示している。

【００３８】図２において、装置本体１０の図示しない
スロットＡ，Ｂ，Ｃには、図８に示した従来例に揃え
て、４ＭＢのＳＩＭＭ−Ａ１１，８ＭＢのＳＩＭＭ−Ｂ
１２，４ＭＢのＳＩＭＭ−Ｃ１３が挿着され、ＳＩＭＭ
−Ａ１１の端子１１ａ，１１ｂ、ＳＩＭＭ−Ｂ１２の端
子１２ａ，１２ｂ、ＳＩＭＭ−Ｃ１３の端子１３ａ，１
３ｂは、それぞれ順に装置本体１０の端子１０ａ〜１０
ｆに接続されている。端子１０ａ〜１０ｆにそれぞれ接
続されたラインは、いずれもプルアップ抵抗Ｒによって
Ｖｃｃの電圧５Ｖにプルアップされている。

【００３９】ＳＩＭＭのメモリ容量が４ＭＢであればそ
の端子ａ（例えば１１ａ，１２ａ，１３ａ）はグランド
に落され、端子ｂ（例えば１１ｂ，１２ｂ，１３ｂ）は
ＮＣ（無接続）である。メモリ容量が８ＭＢであれば逆
に、端子ａがＮＣで端子ｂがグランドに落されている。
従って、各ＳＩＭＭのメモリ容量が図２に示したように
順に４ＭＢ，８ＭＢ，４ＭＢである場合は、端子１０
ａ，１０ｄ，１０ｅに接続されたラインはロー、端子１
０ｂ，１０ｃ，１０ｆに接続されたラインはハイにな
る。

【００４０】すなわち、端子１０ａ〜１０ｆに接続され
たラインを介して、ＳＩＭＭ−Ａ，Ｂ，Ｃはそれぞれメ
モリ容量が４ＭＢであるか８ＭＢであるか示す負論理の
容量信号である信号ＭＣ４Ａ，ＭＣ８Ａ，ＭＣ４Ｂ，Ｍ
Ｃ８Ｂ，ＭＣ４Ｃ，ＭＣ８Ｃを出力している。ＳＩＭＭ
が４ＭＢであれば信号ＭＣ４（ＭＣ４Ａ，ＭＣ４Ｂ，Ｍ
Ｃ４Ｃ）がロー（アクティブ）で信号ＭＣ８（ＭＣ８
Ａ，ＭＣ８Ｂ，ＭＣ８Ｃ）がハイ（ノンアクティブ）で
あり、ＳＩＭＭが８ＭＢであればその逆になる。

【００４１】図１に示したアドレスコントローラは２個
のバッファ１，２と、１個の２to１のセレクタ３と、２
個の４to１のセレクタ４，５とにより構成されている。
同図の左側からアドレスコントローラに入力する信号Ｒ
Ａ０乃至ＲＡ１５は、同図の右側に出力するＲＡＳ信号
ＲＡＳ０乃至ＲＡＳ１５のもとになる信号であり、ＲＡ
Ｓ信号と同じく１個の信号が順に２ＭＢずつをカバーし
ている。

【００４２】すなわち、信号ＲＡ０は０ｈ（１０進数
０）〜１ＦＦＦＦＦｈ、信号ＲＡ１は２０００００ｈ
（２Ｍ）〜３ＦＦＦＦＦｈ、信号ＲＡ２は４０００００
ｈ（４Ｍ）〜５ＦＦＦＦＦｈをカバーし、以下同様にし
て信号ＲＡ１５は１Ｅ０００００ｈ（３０Ｍ）〜１ＦＦ
ＦＦＦＦｈをカバーする。

【００４３】信号ＲＡ０〜ＲＡ３はそれぞれバッファ１
の入力端子Ａ１〜Ａ４に入力し、そのままバッファ１の
出力端子Ｙ１〜Ｙ４から信号ＲＡＳ０〜ＲＡＳ３として
内蔵メモリに出力される。同様に信号ＲＡ４〜ＲＡ７は
バッファ２の入力端子Ａ１〜Ａ４に入力し、その出力端
子Ｙ１〜Ｙ４から信号ＲＡＳ４〜ＲＡＳ７としてＳＩＭ
Ｍ−Ａに出力される。

【００４４】バッファ１の入力端子Ａ１〜Ａ４には信号
ＲＡ０〜ＲＡ３が入力し、そのままそれぞれ出力端子Ｙ
１〜Ｙ４から信号ＲＡＳ０〜ＲＡＳ３として内蔵メモリ
に出力される。同様に、バッファ２の入力端子Ａ１〜Ａ
４には信号ＲＡ４〜ＲＡ７が入力し、それぞれ出力端子
Ｙ１〜Ｙ４から信号ＲＡＳ４〜ＲＡＳ７としてＳＩＭＭ
−Ａに出力される。

【００４５】２to１のセレクタ３の入力端子１０Ａ〜１
０Ｄには信号ＲＡ８〜ＲＡ１１が、入力端子１１Ａ〜１
１Ｄには信号ＲＡ６，ＲＡ７，ＲＡ８，ＲＡ９がそれぞ
れ入力し、セレクタ信号の入力端子Ｓには図２に示した
容量信号ＭＣ８Ａが入力している。セレクタ３の出力端
子ＺＡ〜ＺＤからは、信号ＭＣ８Ａがロー（アクティ
ブ）の時は入力端子１０Ａ〜１０Ｄが選択されて信号Ｒ
Ａ８〜ＲＡ１１が、信号ＭＣ８Ａがハイ（ノンアクティ
ブ）の時は入力端子１１Ａ〜１１Ｄが選択されて信号Ｒ
Ａ６〜ＲＡ９が、それぞれ信号ＲＡＳ８〜ＲＡＳ１１と
してＳＩＭＭ−Ｂにに出力される。

【００４６】４to１のセレクタ４の入力端子１０Ａ，１
０Ｂには信号ＲＡ１２，ＲＡ１３が、入力端子１１Ａ，
１２Ａには信号ＲＡ１０が、入力端子１１Ｂ，１２Ｂに
は信号ＲＡ１１が、入力端子１３Ａ，１３Ｂには信号Ｒ
Ａ８，ＲＡ９が、それぞれ入力している。同様に、４to
１のセレクタ５の入力端子１０Ａ，１０Ｂには信号ＲＡ
１４，ＲＡ１５が、入力端子１１Ａ，１２Ａには信号Ｒ
Ａ１２が、入力端子１１Ｂ，１２Ｂには信号ＲＡ１３
が、入力端子１３Ａ，１３Ｂには信号ＲＡ１０，ＲＡ１
１が、それぞれ入力している。

【００４７】セレクタ４（セレクタ５も全く同様）のセ
レクタ信号の入力端子Ｓ１，Ｓ０にはそれぞれ容量信号
ＭＣ８Ａ，ＭＣ８Ｂが入力している。入力端子Ｓ１，Ｓ
０が共にローの時は入力端子１０Ａ，１０Ｂに入力する
信号が、入力端子Ｓ１がローでＳ０がハイの時は入力端
子１１Ａ，１１Ｂに入力する信号が、入力端子Ｓ１がハ
イでＳ０がローの時は入力端子１２Ａ，１２Ｂに入力す
る信号が、入力端子Ｓ１，Ｓ０が共にハイの時は入力端
子１３Ａ，１３Ｂに入力する信号が、選択されてそれぞ
れ出力端子ＺＡ，ＺＢから出力される。

【００４８】セレクタ４の出力端子ＺＡ，ＺＢから出力
される信号はそれぞれ信号ＲＡＳ１２，ＲＡＳ１３とし
て、セレクタ５の出力端子ＺＡ，ＺＢから出力される信
号はそれぞれ信号ＲＡＳ１４，ＲＡＳ１５として、共に
ＳＩＭＭ−Ｃに出力される。

【００４９】したがって、入力端子Ｓ１，Ｓ０が共にロ
ー（信号ＭＣ８Ａ，ＭＣ８Ｂが共にアクティブ）の時は
信号ＲＡ１２〜１５が、入力端子Ｓ１，Ｓ０のいずれか
一方がローで他方がハイ（信号ＭＣ８Ａ，ＭＣ８Ｂのい
ずれかだけがアクティブ）の時は信号ＲＡ１０〜ＲＡ１
３が、入力端子Ｓ１，Ｓ０が共にハイ（信号ＭＣ８Ａ，
ＭＣ８Ｂが共にノンアクティブ）の時は信号ＲＡ８〜Ｒ
Ａ１１が、それぞれ信号ＲＡＳ１２〜１５としてＳＩＭ
Ｍ−Ｃに出力される。

【００５０】

【表１】

【００５１】表１は、ＳＩＭＭをスロットＡから順に挿
着する条件と、ＳＩＭＭのメモリ容量が４ＭＢと８ＭＢ
との２種類であることから、ＳＩＭＭ−Ａ乃至ＳＩＭＭ
−Ｃのすべての組合せ（１５通り）を示したものであ
る。ＳＩＭＭ−Ａ，Ｂ，Ｃの各左側の欄はメモリ容量、
各右側の欄はＲＡＳ信号として入力する信号ＲＡの種類
を示し、ＭＣ８の欄は左からそれぞれ信号ＭＣ８Ａ，Ｍ
Ｃ８Ｂ，ＭＣ８Ｃを示したもので、８ＭＢであれば０、
４ＭＢ又はＳＩＭＭが挿着されていなければ１である。
セレクト信号の欄は、セレクト信号Ｓ１，Ｓ０すなわち
ＭＣ８の欄のＡ，Ｂ（上位２ビット）を１０進数で示し
ている。

【００５２】表１から明らかなように、ＳＩＭＭ−Ａは
８ＭＢの内蔵メモリに続くものであるから、スタートア
ドレスは常に８Ｍであり、信号ＲＡ４から割当てられ
る。ＳＩＭＭ−ＢはＳＩＭＭ−Ａが４ＭＢか８ＭＢかに
よって、スタートアドレスは１２Ｍか１６Ｍ、即ち信号
ＲＡ６又はＲＡ８から割当てられる。ＳＩＭＭ−ＣはＳ
ＩＭＭ−Ａ及びＳＩＭＭ−Ｂの容量に応じて、スタート
アドレスは１６Ｍ，２０Ｍ，２４Ｍのいずれかであり、
それぞれ信号ＲＡ８又はＲＡ１０又はＲＡ１２から割当
てられる。

【００５３】したがって、単にＳＩＭＭ−Ａ及びＳＩＭ
Ｍ−Ｂがそれぞれ８ＭＢであるか否か、即ちＭＣ８Ａ，
ＭＣ８Ｂがそれぞれ０（ロー）か１（ハイ）かを検知す
れば、すべての組合せに対してアドレスが連続するよう
にＲＡＳ信号を割当てることが出来る。図１に示したア
ドレスコントローラは、このような論理を満足させる回
路の一例であって、容量信号ＭＣ８Ａ，ＭＣ８Ｂに応じ
て、各ＳＩＭＭに表１に示したようにＲＡＳ信号を割当
てることが出来る。

【００５４】図３は第１実施例の効果を示すメモリマッ
プの一例を示す図であり、ＳＩＭＭ−Ａ，Ｂ，Ｃはそれ
ぞれ図８に示した従来例と同じくメモリ容量４ＭＢ，８
ＭＢ，４ＭＢの場合を示している。図３の（Ａ），
（Ｂ）はそれぞれ図８の（Ａ），（Ｂ）に対応し、図３
の（Ｃ）はすべてのメモリのアドレスが実効的に連続に
なったことを示している。

【００５５】図３の（Ａ）に示したように、ＳＩＭＭ−
Ａ，Ｂ，Ｃのスタートアドレスとしては各ＳＩＭＭがい
ずれも８ＭＢであるとして、それぞれ当初８０００００
ｈ（８Ｍ），１００００００ｈ（１６Ｍ），１８０００
００ｈ（２４Ｍ）が割当てられ、内蔵メモリを含めて全
メモリ容量３２ＭＢである。同図の（Ｂ）に示したよう
にＳＩＭＭ−Ａ，Ｂ，Ｃを挿着すると、当初のスタート
アドレスであればＳＩＭＭ−ＡとＳＩＭＭ−Ｂとの間に
４ＭＢのブランクが生じる。

【００５６】しかしながら、第１実施例においてはハー
ド的にアドレス制御が行なわれて、ＳＩＭＭ−Ｂ及びＳ
ＩＭＭ−ＣのスタートアドレスがそれぞれＣ０００００
ｈ（１２Ｍ），１４０００００ｈ（２０Ｍ）に変換され
るから、図３の（Ｃ）に示したようにメモリ間のブラン
クが消滅して、互いに連続したアドレスになる。

【００５７】したがって、情報の消失という大事故が発
生する恐れがなくなる。さらに、このアドレス変換はソ
フトでなく、ハード的に処理されるから、アクセスが遅
くなることがない。また、従来のようにメモリ容量の同
じＳＩＭＭしか挿入出来ないという制限がないから、メ
モリの増設が極めて容易になる。

【００５８】図４はこの発明の第２実施例の構成を示す
回路図である。図４に示した第２実施例は、各ＳＩＭＭ
毎にそれぞれ構成するメモリ素子（ＩＣ）のアクセス速
度に応じた最適なアクセス速度でアクセスするもので、
タイミング発生回路２０と、アクセス速度検知手段であ
りアクセス速度制御手段でもあるタイミング切換回路２
１と、ＲＡＭ制御信号発生回路２２とから構成されてい
る。

【００５９】ＳＩＭＭ毎に設けた速度信号出力手段は、
図２に示した容量信号出力手段である端子部と同様に、
ＳＩＭＭを構成するＩＣのアクセス速度に対応してＳＩ
ＭＭ側の端子をＮＣとするかグランドに落すものである
から図示及び説明を省略するが、一般にアクセス速度の
種類によってアクセス速度を示す速度信号は１ビット又
は２ビットあれば実用上十分である。

【００６０】タイミング発生回路２０はアクセス速度に
応じた周期の２種類又は４種類のパルスを発生して、タ
イミング切換回路２１に出力する。タイミング切換回路
２１は、図１に示した２to１又は４to１のセレクタから
なり、入力する速度信号をセレクト信号として、タイミ
ング発生回路２０から入力するパルスを選択してＲＡＭ
制御信号発生回路２２に出力する。ＲＡＭ制御信号発生
回路２２は入力するパルスの周期に同期して、ＲＡＳ信
号，ＣＡＳ信号等からなるＲＡＭ制御信号をＲＡＭ１４
に出力し、情報の記録／再生が行われる。ここで、ＲＡ
Ｍ１４は内蔵メモリやＳＩＭＭを線合して示したもので
ある。

【００６１】この第２実施例によれば、アクセスしよう
とするＳＩＭＭのアクセス速度に応じた最適なアクセス
速度でアクセスするから、アクセス速度の速いＩＣから
なるＳＩＭＭは速い速度でアクセスされる。従って各Ｓ
ＩＭＭの性能を十分に生かすことが出来、アクセス効率
が高まる。

【００６２】図５はこの発明の第３実施例の構成を示す
回路図である。図５に示した第３実施例は、各ＳＩＭＭ
毎にそれぞれを構成するＩＣが例えば高速ページモード
のような高速アクセス方式によりサポートされているか
否かを検知し、サポートされていればそのＳＩＭＭを高
速アクセス方式によるアクセスを行ない、サポートされ
ていなければ通常のアクセスを行なうものである。

【００６３】通常、メモリ素子であるＤＲＡＭをアクセ
スする時は、１バイト毎に先ずＲＡＳ信号を、次にＣＡ
Ｓ信号を出力したのち情報の記録又は再生を行なって、
ＲＡＳ信号，ＣＡＳ信号の出力を停止することを繰返し
ている。高速ページモードでは、ＲＡＳ信号を出力した
ままの状態でＣＡＳ信号のみを切換えながら情報の記録
又は再生を行なう。

【００６４】一般に一連の情報はアドレスの連続した領
域に記憶されるものであり、この実施例では既に説明し
たように１本のＲＡＳ信号が２ＭＢをカバーしているか
ら、一連の情報をアクセスする間にＲＡＳ信号が変るこ
とは先ず有得ない。従って、高速アクセス方式によれば
通常のアクセス方式に比べて情報を数倍の速度で入出力
することが出来る。

【００６５】第３実施例は図５に示したように、識別検
知手段であり高速アクセス許可手段であるＣＰＵ２５
と、ＣＰＵ２５がＳＩＭＭ−Ａ，Ｂ，Ｃからそれぞれの
識別信号を入力する際にゲートとして作用するＩ／Ｏポ
ート２６ａ，２６ｂ，２６ｃと、常時は通常のアクセス
方式でアクセスし、ＣＰＵ２５から高速アクセス方式に
よるアクセスを許可する許可信号が入力した時には高速
アクセス方式でアクセスするＲＡＭ制御信号発生回路２
７とから構成されている。

【００６６】なお、各ＳＩＭＭ側に設けた識別信号出力
手段は、高速アクセス方式によりサポートされているＳ
ＩＭＭではロー、サポートされていない通常のＳＩＭＭ
ではハイである１ビットの識別信号を出力するが、その
構成は第１実施例の容量信号出力手段と同様であるか
ら、第２実施例と同じく図示及び説明を省略する。

【００６７】目的とするＳＩＭＭをアクセスしようとす
る場合、ＣＰＵ２５はそのＳＩＭＭに対応するＩ／Ｏポ
ートを開いて識別信号を入力する。例えばＳＩＭＭ−Ｂ
をアクセスする時は、ＣＰＵ２５はＩ／Ｏポート２６ｂ
を開いてＳＩＭＭ−Ｂが出力している識別信号を入力し
て、該信号がロー（アクティブ）であればＲＡＭ制御信
号発生回路２７に許可信号を出力し、ＳＩＭＭ−Ｂを高
速アクセス方式でアクセスさせる。識別信号がハイであ
ればＣＰＵ２５は許可信号を出力しないから、通常のア
クセス方式でアクセスされる。

【００６８】第３実施例によれば、高速アクセス方式で
サポートされたＩＣからなるＳＩＭＭは高速アクセス方
式でアクセスされるから、情報を高速度で入出力するこ
とが出来、アクセスの所要時間が大幅に短縮されてアク
セス効率が高くなる。

【００６９】図６はこの発明の第４実施例の構成を示す
回路図である。図６に示した第４実施例は、各ＳＩＭＭ
毎に構成するＩＣのリフレッシュ周期が通常の周期であ
るかロングリフレッシュ周期であるかを検知し、通常の
リフレッシュ周期例えば８ｍｓであればその周期で、ロ
ングリフレッシュ周期例えば６４ｍｓ又は１２８ｍｓで
あればロング周期でそれぞれリフレッシュするものであ
る。

【００７０】第４実施例は図６に示したように、リフレ
ッシュ周期検知手段であるＣＰＵ２５と、ＣＰＵ２５が
ＳＩＭＭ−Ａ，Ｂ，Ｃからそれぞれのリフレッシュ周期
を示す周期信号を入力する際にゲートとして作用するＩ
／Ｏポート２６ａ，２６ｂ，２６ｃと、常時は通常の周
期でリフレッシュし、ＣＰＵ２５からロングリフレッシ
ュ周期であることを指示されたＳＩＭＭに対しては、ロ
ングリフレッシュ周期でリフレッシュするリフレッシュ
制御手段であるＤＲＡＭコントローラ２８とから構成さ
れている。なお、各ＳＩＭＭ側に設けた周期信号を出力
する信号出力手段は第２及び第３実施例と同じく図示及
び説明を省略する。

【００７１】初期設定時に、ＣＰＵ２５はスロットに挿
着されているすべてのＳＩＭＭに対して対応するＩ／Ｏ
ポートを順に開いて、ＳＩＭＭから出力される周期信号
がローであればロングリフレッシュ周期のＳＩＭＭであ
り、ハイであれば通常周期のＳＩＭＭであることを検知
し、ＳＩＭＭ別のリフレッシュ周期をＤＲＡＭコントロ
ーラ２８に指示する。ＤＲＡＭコントローラ２８は、そ
れぞれ指示された周期で各ＳＩＭＭをリフレッシュす
る。

【００７２】第４実施例によれば、ロングリフレッシュ
素子からなるＳＩＭＭが必要以上にリフレッシュされる
ことがないからアクセス効率が向上すると共に、過大な
発熱による素子破壊の恐れがなく、無駄なリフレッシュ
電流がなくなるから電源の負担が軽減される。従って、
電源の電流容量が少なくなって、小型軽量化を計ること
が出来る。

【００７３】この発明の第５実施例の構成は、図６に示
した第４実施例と全く同じであるから、図示を省略す
る。第５実施例が第４実施例と異なる所は、Ｉ／Ｏポー
ト２６ａ〜２６ｃを介して入力する信号が周期信号では
なく、ＳＩＭＭを構成するメモリ素子の数を示す素子数
信号であることと、ＣＰＵ２５の作用が異なっているこ
とである。ＳＩＭＭ側に設けた素子数信号を出力する素
子数信号出力手段は、第２乃至第４実施例と同様に図示
及び説明を省略する。

【００７４】第５実施例は、各ＳＩＭＭが出力する素子
数信号を検知してメモリ素子の全数を求め、全素子数か
ら計算によって全リフレッシュ電流値を求め、該電流値
が電源の電流容量に応じて設定されている閾値を超えて
いれば、リフレッシュ電流値が閾値を超えないようにメ
モリを分割してリフレッシュするものである。

【００７５】全素子数検知手段であると共に、リフレッ
シュ制御手段であるＤＲＡＭコントローラと共同してリ
フレッシュ制御手段の作用の一部を分担するＣＰＵ２５
は、初期設定時にＩ／Ｏポート２６ａ〜２６ｃを順に開
いてＳＩＭＭ−Ａ，Ｂ，Ｃが出力している素子数信号を
検知し、スロットに挿着されているすべてのＳＩＭＭの
メモリ素子の全数を求める。

【００７６】次に、求めた全素子数から全リフレッシュ
電流値を計算し、該電流値が電源の電流容量によって予
め設定された閾値（最大許容リフレッシュ電流値）以下
であれば全メモリ素子を同時にリフレッシュするよう
に、閾値を超えていればリフレッシュ電流が閾値以下に
なるように全メモリ素子を分割してその結果をＤＲＡＭ
コントローラ２８に指示する。

【００７７】ＤＲＡＭコントローラ２８はＣＰＵ２５か
らの指示に基いて、全メモリ素子を同時にリフレッシュ
するか、指示されたように分割して交互又はサイクリッ
クにリフレッシュする。従って、電源に過大な負荷をか
けることがなく、電源の電流容量を少なくして小型軽量
化又はコストダウンが計れることは、第４実施例と同様
である。

【００７８】さらに、第４及び第５実施例を同時に行な
うことにより、リフレッシュ周期の長短によって全素子
をグループに分け、各グループ毎にリフレッシュ電流が
閾値を超えないように分割すれば、リフレッシュ電流の
ピーク値を更に低くすることが出来る。この場合に、長
い周期が短かい周期の整数倍又は簡単な分数比をなす時
は、各グループ又は分割単位のリフレッシュが同時に行
なわれないように、互いに位相をズラしておけば、その
効果は更に大きくなる。

【００７９】この発明の第６実施例は、各スロット毎に
ＳＩＭＭが挿着されているか否かを検知して、ＳＩＭＭ
が挿着されていないスロットに対しては初期設定時のメ
モリテストを行わないことにより、最大メモリ容量に略
比例して時間がかかるメモリテストの時間を短縮するも
のである。

【００８０】そのため、ＳＩＭＭの端子のうち予め定め
た特定な端子をグランドに落しておけば、例えば図５又
は図６に示した構成のうちＣＰＵ２５をスロット別ＳＩ
ＭＭ検知手段並びにメモリテスト制御手段として、Ｉ／
Ｏポート２６ａ〜２６ｃを介してＳＩＭＭの特定な端子
に接続されたラインのレベルを検知し、ローであればＳ
ＩＭＭが挿着されて居り、ハイであればＳＩＭＭが挿着
されていないと判定して、ローであったスロットに装着
されたＳＩＭＭのみについてメモリテストを行なえばよ
い。

【００８１】あるいは、図７に示すように３個のアンド
回路３０ａ，３０ｂ，３０ｃを設け、それぞれに図２に
示した回路により得られた各ＳＩＭＭのメモリ容量を示
す信号、すなわちＳＩＭＭ−Ａの信号ＭＣ４Ａ，ＭＣ８
Ａ、ＳＩＭＭ−Ｂの信号ＭＣ４Ｂ，ＭＣ８Ｂ、ＳＩＭＭ
−Ｃの信号ＭＣ４Ｃ，ＭＣ８Ｃを入力させ、それぞれ出
力する信号をＳＩＭＭ検知信号として、ローならばＳＩ
ＭＭが挿着されており、ハイならば挿着されていないと
検知することが出来る。

【００８２】さらに、図１及び図２に示した第１実施例
によれば、図３の（Ｃ）に示したように実効的にメモリ
のアドレスが連続になり、６個の容量信号ＭＣ４Ａ，Ｍ
Ｃ８Ａ，ＭＣ４Ｂ，ＭＣ８Ｂ，ＭＣ４Ｃ，ＭＣ８Ｃから
得られる各ＳＩＭＭのメモリ容量を合計してＳＩＭＭの
全メモリ容量を求めればエンドアドレスが分るから、ス
タートアドレス８０００００ｈ（８Ｍ）からエンドアド
レスまでメモリテストを行えば、全く無駄がなく、最短
時間でメモリテストを行なうことが出来る。

【００８３】

【発明の効果】以上説明したようにこの発明による情報
処理装置のメモリ増設システムは、情報処理装置本体の
スロットに挿着されたＳＩＭＭを構成するメモリ素子の
特性を生かしてアクセスを高速化し、アクセス効率を高
めることが出来る。

【図面の簡単な説明】

【図１】この発明の第１実施例である情報処理装置のメ
モリ増設システムの構成を示す回路図である。

【図２】図１に示した第１実施例の他の部分の構成を示
す回路図である。

【図３】図１及び図２に示した第１実施例の効果の一例
を示すメモリマップである。

【図４】この発明の第２実施例の構成を示す回路図であ
る。

【図５】この発明の第３実施例の構成を示す回路図であ
る。

【図６】この発明の第４実施例の構成を示す回路図であ
る。

【図７】この発明の第６実施例の構成を示す回路図であ
る。

【図８】従来例により発生する課題の一例を示すメモリ
マップである。

【符号の説明】

１０：情報処理装置本体 １１：ＳＩＭＭ−Ａ １２：ＳＩＭＭ−Ｂ １３：ＳＩＭＭ−Ｃ ２１：タイミング切換回路（アクセス速度検知手段，ア
クセス速度制御手段） ２５：ＣＰＵ（識別検知手段，高速アクセス許可手段，
リフレッシュ周期検知手段） ２８：ＤＲＡＭコントローラ（リフレッシュ制御手段）

Claims (6)

【特許請求の範囲】
1. 【請求項１】 情報処理装置の本体に複数のスロットを
   備え、該スロットにメモリモジュールであるＳＩＭＭを
   選択的に挿着することによりメモリ容量を増加させるよ
   うにした情報処理装置のメモリ増設システムにおいて、 前記ＳＩＭＭ毎に、そのメモリ容量を示す容量信号を出
   力する容量信号出力手段を設け、 前記情報処理装置本体に、前記スロットに挿着された前
   記ＳＩＭＭの容量信号出力手段が出力する容量信号によ
   ってそのメモリ容量を検知するメモリ容量検知手段と、
   該手段が検知したメモリ容量に応じて前記スロットに挿
   着されたすべてのＳＩＭＭのメモリアドレスが互いに連
   続になるように制御するアドレス制御手段とを設けたこ
   とを特徴とする情報処理装置のメモリ増設システム。
2. 【請求項２】 情報処理装置の本体に複数のスロットを
   備え、該スロットにメモリモジュールであるＳＩＭＭを
   選択的に挿着することによりメモリ容量を増加させるよ
   うにした情報処理装置のメモリ増設システムにおいて、 前記ＳＩＭＭ毎に、そのメモリのアクセス速度を示す速
   度信号を出力する速度信号出力手段を設け、 前記情報処理装置本体に、前記スロットに挿着された前
   記ＳＩＭＭの速度信号出力手段が出力する速度信号によ
   ってそのメモリのアクセス速度を検知するアクセス速度
   検知手段と、該手段が検知したアクセス速度に応じて前
   記スロットに挿着されたＳＩＭＭを最適なアクセス速度
   でアクセスするように制御するアクセス速度制御手段と
   を設けたことを特徴とする情報処理装置のメモリ増設シ
   ステム。
3. 【請求項３】 情報処理装置の本体に複数のスロットを
   備え、該スロットにメモリモジュールであるＳＩＭＭを
   選択的に挿着することによりメモリ容量を増加させるよ
   うにした情報処理装置のメモリ増設システムにおいて、 前記ＳＩＭＭ毎に、そのメモリ素子が高速アクセス方式
   によりサポートされているか否かを示す識別信号を出力
   する識別信号出力手段を設け、 前記情報処理装置本体に、前記スロットに挿着された前
   記ＳＩＭＭの識別信号出力手段が出力する識別信号を検
   知する識別検知手段と、該検知手段が検知した識別信号
   に応じて前記メモリ素子が前記高速アクセス方式により
   サポートされていると判定されたＳＩＭＭに対しては前
   記高速アクセス方式によるアクセスを許可する高速アク
   セス許可手段とを設けたことを特徴とする情報処理装置
   のメモリ増設システム。
4. 【請求項４】 情報処理装置の本体に複数のスロットを
   備え、該スロットにメモリモジュールであるＳＩＭＭを
   選択的に挿着することによりメモリ容量を増加させるよ
   うにした情報処理装置のメモリ増設システムにおいて、 前記ＳＩＭＭ毎に、そのメモリのリフレッシュ周期を示
   す信号を出力する信号出力手段を設け、 前記情報処理装置本体に、前記スロットに挿着された前
   記ＳＩＭＭの信号出力手段が出力する信号によってその
   メモリのリフレッシュ周期を検知するリフレッシュ周期
   検知手段と、該手段が検知したリフレッシュ周期に応じ
   て前記スロットに挿着されたすべてのＳＩＭＭをそれぞ
   れ最適なリフレッシュ周期でリフレッシュするように制
   御するリフレッシュ制御手段とを設けたことを特徴とす
   る情報処理装置のメモリ増設システム。
5. 【請求項５】 情報処理装置の本体に複数のスロットを
   備え、該スロットにメモリモジュールであるＳＩＭＭを
   選択的に挿着することによりメモリ容量を増加させるよ
   うにした情報処理装置のメモリ増設システムにおいて、 前記ＳＩＭＭ毎に、該ＳＩＭＭを構成するメモリ素子の
   数を示す素子数信号を出力する素子数信号出力手段を設
   け、 前記情報処理装置本体に、前記スロットに挿着された前
   記ＳＩＭＭの素子数信号出力手段が出力する素子数信号
   を検知して前記メモリ素子の全数を求める全素子数検知
   手段と、該検知手段が検知した全素子数から全リフレッ
   シュ電流値を計算し、該電流値が予め設定された閾値以
   下ならば全メモリ素子を同時に、閾値を超えていればリ
   フレッシュ電流が前記閾値以下になるように全メモリ素
   子を分割してそれぞれリフレッシュするように制御する
   リフレッシュ制御手段とを設けたことを特徴とする情報
   処理装置のメモリ増設システム。
6. 【請求項６】 情報処理装置の本体に複数のスロットを
   備え、該スロットにメモリモジュールであるＳＩＭＭを
   選択的に挿着することによりメモリ容量を増加させるよ
   うにした情報処理装置のメモリ増設システムにおいて、 前記情報処理装置本体に、前記スロット別に前記ＳＩＭ
   Ｍが挿着されているか否かを検知するスロット別ＳＩＭ
   Ｍ検知手段と、メモリテストの時に該ＳＩＭＭ検知手段
   が前記スロットに挿着されていることを検知したＳＩＭ
   Ｍについてのみメモリテストを行うように制御するメモ
   リテスト制御手段とを設けたことを特徴とする情報処理
   装置のメモリ増設システム。