JP2009146027A - 電子装置、半導体記憶装置、印刷記録材収容体および制御装置 - Google Patents

Abstract

【課題】電子装置に対する半導体記憶装置の装着位置の誤りの判定を、簡単な構成で且つ高速に判定すること。
【解決手段】複数の半導体記憶装置１０は、バス接続されており、それぞれは、接続確認入力端子ＣＩＴ、接続確認出力端子ＣＯＴ、トランジスタＱ１〜Ｑ５、抵抗器Ｒ１〜Ｒ３を備えている。内部回路２０は、自身宛のアクセスを受けたか否かを判定するＩＤ判定部を備えている。ＩＤ判定部は、自身宛のアクセスを受けたとき、制御信号Ｐ１をトランジスタＱ１〜Ｑ５に出力して、トランジスタＱ１〜Ｑ５をオフに切り替える。
【選択図】図１

Description

本発明は、半導体記憶装置を備える電子装置と、半導体記憶装置と、半導体記憶装置を備える印刷記録材収容体と、半導体記憶装置が搭載され得る制御装置とに関する。

電子装置の一例であるインクジェット方式の印刷装置には、通常、取り外し可能なインク容器が装着される。インク容器には、半導体記憶装置が設けられているものがある。半導体記憶装置には、例えば、インク容器内のインクの残量やインクの色などの種々の情報が記憶されている。

上記印刷装置では、多数色のインク容器をそれぞれ決まった装着位置に装着する必要がある。そこで、間違った装着位置へのインク容器の装着を防止する技術として、キャリッジに装着される複数のインク容器のそれぞれに発光素子を設け、印刷装置の本体側に受光素子を設けた構成が提案されている（例えば、特許文献１）。

特開２００７−１０３２号公報

しかしながら、上記従来の技術では、複数のインク容器のそれぞれに発光素子を設け、印刷装置の本体側に受光素子を設ける必要があることから構成の複雑化を招いていた。また、上記従来の技術では、装着位置の判定に際しキャリッジの移動制御を行う必要があることから、装着判定に長時間を要していた。

本発明は、上記した従来の課題の少なくとも一部を解決するためになされたものであり、電子装置に対する半導体記憶装置の装着位置の誤りの判定を、簡単な構成で且つ高速に判定することを目的とする。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は適用例として実現することが可能である。

［適用例１］
複数の半導体記憶装置と、前記複数の半導体記憶装置が所定の配列でそれぞれ装着され得る複数の装着部と、前記複数の装着部にそれぞれ装着された複数の半導体記憶装置をバス接続するための信号線とを備える電子装置であって、
前記複数の半導体記憶装置のそれぞれは、
前記信号線を介して自身宛のアクセスを受けたか否かを判定するアクセス判定部と、
接続確認用の入力端子および出力端子と、
前記アクセス判定部により前記自身宛のアクセスを受けたと判定されたときに前記入力端子と出力端子との間を電気的に切断するノーマルクローズのスイッチング素子と、
前記入力端子と基準点の間を所定のインピーダンスを介して電気的に接続するバイパス回路と
を備え、
前記各半導体記憶装置の入力端子および出力端子を、所定の半導体記憶装置の出力端子と他の半導体記憶装置の入力端子とを電気的に結ぶことによりディジーチェイン接続する信号線と、
前記ディジーチェイン接続の始点である前記入力端子に所定のインピーダンスを介して電力を供給する電力供給線と、
前記ディジーチェイン接続の終点である前記出力端子を基準点に電気的に接続する基準点接続線と、
前記始点である前記入力端子と前記基準点と間の電圧を検出する電圧検出部と、
前記複数の半導体記憶装置に対して順次アクセスを行うアクセス実行部と、
前記アクセス実行部により各半導体記憶装置にアクセスする毎に、前記始点である前記入力端子と前記基準点と間の電圧を検出する第１の電圧検出部と、
前記第１の電圧検出部により検出された各電圧に基づいて、前記複数の装着部に対する前記複数の半導体記憶装置の装着位置が正しいか否かを判定する装着位置判定部と
をさらに備える電子装置。

適用例１の電子装置によれば、複数の半導体記憶装置のそれぞれに対して、アクセス部により順次アクセスがなされ、そのアクセスがなされる毎に、ディジーチェイン接続の始点と、ディジーチェイン接続の終点が接続された基準点との間の電圧が電圧検出部により検出される。いま、所定の半導体記憶装置に対してアクセスがなされたとする。各半導体記憶装置に備えられるスイッチング素子はノーマルクローズのタイプで、自身宛のアクセスを受けたときに、電気的に接続状態となることから、上記所定の半導体記憶装置のスイッチング素子はオフ状態となる。このスイッチング素子がオフ状態となると、所定の半導体記憶装置よりもディジーチェイン接続において上流側に位置する各半導体記憶装置では、出力端子が電気を流し難くなることから、バイパス回路により入力端子からの電気は所定のインピーダンスを介して基準点に流れる。

上記所定の半導体記憶装置がディジーチェイン接続において何番目に当たるかによって、ディジーチェイン接続において上流側に位置する半導体記憶装置の数が変わり、上記所定のインピーダンスが幾つ分関わるかが変わってくることから、電圧検出部により検出される、ディジーチェイン接続の始点である入力端子と基準点との間の電圧は、上記所定の半導体記憶装置の装着位置に応じた値となる。このために、電圧検出部により検出されたアクセス毎の各電圧に基づいて、前記複数の装着部に対する前記複数の半導体記憶装置の装着位置が正しいか否かが装着位置判定部により判定可能となる。

したがって、上記構成の電子装置によれば、半導体記憶装置の装着部に対する装着位置の誤りを高精度に判定することができる。また、電子装置の構成も簡単で済み、さらには、判定のために半導体記憶装置を物理的に移動する必要もないことから、判定時間を短縮化することができる。

［適用例２］
適用例１に記載の電子装置であって、さらに、前記電子装置の電源がオンされるタイミング、あるいは前記半導体記憶装置の装着が実行されるタイミングにて、前記ディジーチェイン接続の始点である前記入力端子と前記基準点と間の電圧を検出する第２の電圧検出部と、前記第２の電圧検出部により検出された電圧に基づいて、前記複数の装着部に対して前記半導体記憶装置が全て装着されているか否かを判定する全装着判定部とを備える電子装置。

この構成によれば、電子装置の電源がオンされるタイミング、あるいは前記半導体記憶装置の装着が実行されるタイミングにおいては、各半導体記憶装置に備えられるスイッチング素子は、前記入力端子と前記出力端子との間が電気的に接続される。このために、第２の電圧検出部により検出される、前記ディジーチェイン接続の始点である前記入力端子と前記基準点と間の電圧は、各半導体記憶装置に備えられるスイッチング素子において生じる電位差を積算したものとなる。複数の装着部に対して半導体記憶装置が１つでも非装着である場合、第２の電圧検出部により検出される電圧は変わっていることから、この電圧に基づく判定を行うことで、複数の装着部に対して半導体記憶装置が全て装着されているか否かを判定することができる。

［適用例３］
適用例１または２に記載の電子装置であって、前記スイッチング素子は、ＰＮＰ型のトランジスタであり、前記トランジスタのエミッタは、前記入力端子に電気的に接続され、前記トランジスタのコレクタは、前記出力端子に電気的に接続され、前記トランジスタのベースは、前記判定部に電気的に接続され、前記アクセス判定部は、前記自身宛のアクセスを受けたと判定されたときに、前記ベースに対して前記エミッタ−コレクタ間をターンオフするための信号を出力する信号出力部を備える、電子装置。

この構成によれば、ＰＮＰ型のトランジスタといった簡単な構成によってスイッチング素子が構成される。電力供給線によって供給される電力によって、スイッチング素子であるＰＮＰ型のトランジスタをオン／オフ制御することができることから、全装着判定部による判定を、半導体記憶装置に対して電源を供給する前に実行することができる。

［適用例４］
適用例３に記載の電子装置であって、前記バイパス回路は、前記ベースと前記基準点との間を抵抗器を介して電気的に接続する回路である、電子装置。この構成によれば、抵抗器を接続するといった簡単な構成によってバイパス回路を作成することができる。

［適用例５］
適用例１または２に記載の電子装置であって、前記スイッチング素子は、ＮＰＮ型のトランジスタであり、前記トランジスタのコレクタは、前記入力端子に電気的に接続され、前記トランジスタのエミッタは、前記出力端子に電気的に接続され、前記トランジスタのベースは、前記アクセス判定部に電気的に接続され、前記アクセス判定部は、前記自身宛のアクセスを受けたと判定されたときに、前記ベースに対して前記コレクタ−エミッタ間をターンオフするための信号を出力する信号出力部を備える、電子装置。この構成によれば、ＮＰＮ型のトランジスタといった簡単な構成によってスイッチング素子が構成される。

［適用例６］
適用例５に記載の電子装置であって、前記半導体記憶装置は、少なくとも前記アクセス判定部を備える内部回路を備え、前記内部回路は、電源線を介して電力の供給を受け、前記全装着判定部は、前記電源線に電力を供給した状態において、前記判定を実行する構成である、電子装置。この構成によれば、全装着判定部による判定を、半導体記憶装置に対して電源を供給した後に実行することができる。

［適用例７］
適用例１ないし６のいずれかに記載の電子装置であって、前記半導体記憶装置は、印刷記録材を収容するための収容部を備える印刷記録材収容体に備えられ、前記複数の装着部は、前記印刷記録材収容体が装着され得る構成であり、前記印刷記録材を用いた印刷を行う印刷装置である電子装置。この構成によれば、印刷装置において、印刷記録材収容体についての装着位置が正しいか否かを判定することができる。

［適用例８］
電子装置に設けられた装着部に装着され得る半導体記憶装置であって、
外部から自身宛のアクセスを受けたか否かを判定するアクセス判定部と、
接続確認用の入力端子および出力端子と、
前記アクセス判定部により前記自身宛のアクセスを受けたと判定されたときに前記入力端子と出力端子との間を電気的に切断するノーマルクローズのスイッチング素子と、
前記入力端子と基準点の間を所定のインピーダンスを介して電気的に接続するバイパス回路と
を備える半導体記憶装置。

適用例８の半導体記憶装置によれば、外部から自身宛のアクセスを受けたか否かを、アクセス判定部により判定し、そのアクセスを受けたと判定されたときにスイッチング素子を、入力端子と出力端子との間が電気的に切断されるように切り替える。入力端子と出力端子との間が切断されたときには、バイパス回路によって、前記入力端子と基準点の間が所定のインピーダンスを介して電気的に接続される。このため、半導体記憶装置が誤った装着位置に装着された場合には、入力端子と出力端子との間がスイッチング素子により電気的に接続されることから、入力端子と出力端子との間にはこのスイッチング素子により定まる電位差が発生する。一方、半導体記憶装置が正しい装着位置に装着された場合には、アクセス判定部が自身宛のアクセスがあると判定して、上述したように入力端子と基準点の間を所定のインピーダンスを介して電気的に接続する。これらのことから、入力端子と基準点の間の電圧を検出することで、半導体記憶装置が正しい装着位置に装着されているか否かを判定することが可能となる。したがって、上記構成の半導体記憶装置によれば、装着位置の誤りの判定を、簡単な構成で行うことができる。さらには、判定のために半導体記憶装置を物理的に移動する必要もないことから、判定時間を短縮化することができる。

他の適用例として、適用例８に記載の半導体記憶装置と、印刷記録材を収容するための収容部とを備える印刷記録材収容体としてもよい。この構成によれば、印刷装置における装着位置の判定に用いることができる印刷記録材収容体を提供することができる。

さらに他の適用例として、
適用例８に記載の半導体記憶装置が搭載され得る制御装置であって、
前記複数の半導体記憶装置が所定の配列でそれぞれ装着され得る複数の装着部であって、それぞれが、装着されている前記半導体記憶装置の前記入力端子と接続され得る第１の被接触端子と、前記出力端子と接続され得る第２の被接触端子とを有する複数の装着部と、
前記各装着部の第１の被接触端子および第２の被接触端子を、所定の半導体記憶装置の第２の被接触端子と他の半導体記憶装置の第１の被接触端子とを電気的に結ぶことによりディジーチェイン接続する信号線と、
前記ディジーチェイン接続の始点である前記第１の被接触端子に所定のインピーダンスを介して電力を供給する電力供給線と、
前記ディジーチェイン接続の終点である前記第２の被接触端子を基準点に電気的に接続する基準点接続線と、
前記始点である前記第１の被接触端子と前記基準点と間の電圧を検出する電圧検出部と、
前記複数の半導体記憶装置に対して順次アクセスを行うアクセス実行部と、
前記アクセス実行部により各半導体記憶装置にアクセスする毎に、前記始点である前記第１の被接触端子と前記基準点と間の電圧を検出する第１の電圧検出部と、
前記第１の電圧検出部により検出された各電圧に基づいて、前記複数の装着部に対する前記複数の半導体記憶装置の装着位置が正しいか否かを判定する装着位置判定部と
を備える制御装置としてもよい。

この構成によれば、半導体記憶装置の装着部に対する装着位置の誤りを高精度に判定することができる。また、制御装置の構成も簡単で済み、さらには、判定のために半導体記憶装置を物理的に移動する必要もないことから、判定時間を短縮化することができる。

本発明は、上記以外の種々の適用例又は形態で実現可能であり、例えば、適用例である電子装置を含むシステムの形態、適用例である印刷記録材収容体が装着され得る液体噴射装置としての形態等で実現することが可能である。

以下、本発明に係る半導体記憶装置について、図面を参照しつつ、実施例に基づいて説明する。

１．第１実施例：
図１は、第１実施例に係る電子装置を模式的に示す説明図である。図示するように、この電子装置１は、本実施例に係る半導体記憶装置１０と、本実施例に係る半導体記憶装置１０が装着されて用いられる制御装置５０とを含む。

１−１．半導体記憶装置の構成：
本実施例に係る半導体記憶装置１０は、制御装置５０に装着されて用いられる。本実施例において、装着とは、半導体記憶装置１０の接点と制御装置５０の接点とが接触して用いられ得る態様を意味し、搭載、配置といった用語が用いられても良い。図１では、４つの半導体記憶装置１０（１）〜１０（４）が備えられているが、各半導体記憶装置１０（１）〜１０（４）の構成は基本的に共通しているので、以下では、単に半導体記憶装置１０として説明する。なお、半導体記憶装置１０の数は４つに限る必要はなく、複数であればいずれの数でもよい。

図２は、本実施例に係る半導体記憶装置１０の構成を模式的に示す説明図である。本実施例に係る半導体記憶装置１０は、いわゆるメモリモジュールであり、内部回路２０と接続端子とを備えている。接続端子としては、電源端子ＶＴ、リセット端子ＲＴ、クロック端子ＣＴ、データ端子ＤＴ、接続確認入力端子ＣＩＴ、接続確認出力端子ＣＯＴ、接地端子ＧＴを備えている。電源端子ＶＴは電源線ＶＬを介して、リセット端子ＲＴはリセット信号線ＲＬを介してそれぞれ内部回路２０と接続されている。クロック端子ＣＴはクロック信号線ＣＬを介して、データ端子ＤＴはデータ信号線ＤＬを介して、接地端子ＧＴは接地線ＧＬを介してそれぞれ内部回路２０と接続されている。接続確認入力端子ＣＩＴおよび接続確認出力端子ＣＯＴは、それぞれ、接続確認入力信号線ＣＩＬおよび接続確認出力信号線ＣＯＬを介して、電子部品群と接続されている。

接続確認入力端子ＣＩＴおよび接続確認出力端子ＣＯＴに接続される上記電子部品群は、トランジスタＱ１と２つの抵抗器Ｒ１，Ｒ２とから構成されている。トランジスタＱ１は、ＰＮＰ型のトランジスタであり、エミッタが接続確認入力信号線ＣＩＬに、コレクタが接続確認出力信号線ＣＯＬに、ベースが内部回路２０に接続されている。第１の抵抗器Ｒ１は、トランジスタＱ１のエミッタ−ベース間に設けられている。第２の抵抗器Ｒ２は、トランジスタＱ１のベースと接地線ＧＬとの間に設けられており、ベースは第２の抵抗器Ｒ２によってプルダウンされている。内部回路２０からベースに対して送られる制御信号Ｐ１は、ハイインピーダンス（Ｈｉ−Ｚ）とハイ（Ｈ）のいずれかを取り得る。ベースと接地線ＧＬとの間の第２の抵抗器Ｒ２を含む回路が本発明の備える「バイパス回路」に相当する。

ＰＮＰ型のトランジスタＱ１は、通常時、すなわち、制御信号Ｐ１がＨｉ−Ｚの状態であるとき、接続確認入力信号線ＣＩＬと接続確認出力信号線ＣＯＬ、すなわち、接続確認入力端子ＣＩＴと接続確認出力端子ＣＯＴ、とを短絡（トランジスタはオン）し、Ｈの制御信号Ｐ１を受けたとき、接続確認入力信号線ＣＩＬと接続確認出力信号線ＣＯＬ、すなわち、接続確認入力端子ＣＩＴと接続確認出力端子ＣＯＴ、とを電気的に切断（トランジスタはオフ）する。すなわち、トランジスタＱ１は、Ｈの制御信号Ｐ１を受けたときに接続確認入力端子ＣＩＴと接続確認出力端子ＣＯＴとの間を電気的に切断するノーマルクローズのスイッチング素子を構成する。

内部回路２０は、記憶素子（いわゆるメモリチップ）２２、記憶素子２２の駆動回路（図示せず）およびＩＤ判定部２４を備える。なお、内部回路２０は、その他の論理回路を備えていても良い。記憶素子２２は、リセット信号線ＲＬ、クロック信号線ＣＬおよびデータ信号線ＤＬと接続されており、これら信号線ＲＬ、ＣＬ、ＤＬからの信号に基づいて記憶素子２２に対する読み書き（アクセス）が行なわれる。なお、記憶素子２２には、自身（換言すれば半導体記憶装置１０）を特定するための識別情報（ＩＤ）が予め記憶されている。すなわち、複数の半導体記憶装置１０（１）〜１０（４）は、記憶素子２２に格納される識別情報が相違し、その他の構成は同一である。

ＩＤ判定部２４は、リセット信号線ＲＬ、クロック信号線ＣＬおよびデータ信号線ＤＬと接続されており、制御装置５０から送られてくるデータ列に含まれる識別情報が、記憶素子２２に格納されている識別情報と一致するか否かを判定する。記憶素子２２に対する読み書き（アクセス）は、受信した識別情報が記憶素子２２に格納されている識別情報と一致する場合にのみ許容される。すなわち、本実施例に係る半導体記憶装置１０（１）〜１０（４）は、後述するようにデータ端子ＤＴが共通の信号線に接続（バス接続）されているため、半導体記憶装置１０は、自身宛のデータ列を識別しなければならない。そこで、本実施例においては、データ列に識別情報を加え、半導体記憶装置１０は、識別情報を用いて自身宛のデータ列であるか否かを識別する。

また、ＩＤ判定部２４は、トランジスタＱ１に送る上述した制御信号Ｐ１を出力している。ＩＤ判定部２４は、制御信号Ｐ１として通常（電源オフ時を含む）ハイインピーダンス（Ｈｉ−Ｚ）を出力しており、制御装置５０から受信した識別情報が記憶素子２２に格納されている識別情報と一致する場合にのみ、クロック信号線ＣＬからの信号によって定まる１クロックの間、ハイ（Ｈ）を出力する。換言すれば、制御装置５０から受信した識別情報が記憶素子２２に格納されている識別情報と一致する場合にのみ、トランジスタＱ１のベースに対してエミッタ−コレクタ間をターンオフするための信号、すなわちハイ（Ｈ）を出力する。

以上説明してきた半導体記憶装置１０の構成は、前述したように各半導体記憶装置１０（１）〜１０（４）に共通する構成である。したがって、トランジスタＱ１についても各半導体記憶装置１０（１）〜１０（４）において共通するものであるが、後述する説明の便宜のために、各半導体記憶装置１０（１）〜１０（４）の備えるトランジスタをトランジスタＱ１〜Ｑ４と区別して呼ぶものとする（図１参照）。また、ＩＤ判定部２４からトランジスタＱ１〜Ｑ４に出力される制御信号についても、半導体記憶装置１０（１）〜１０（４）毎に区別するために制御信号Ｐ１〜Ｐ４と呼ぶものとする。

１−２．制御装置の構成：
図１に戻って、本実施例に係る半導体記憶装置１０が装着されて用いられる制御装置５０について説明する。制御装置５０は、半導体記憶装置１０を装着するための装着部５１と制御回路５５を備えており、本実施例では各半導体記憶装置１０（１）〜１０（４）に対応する複数の装着部５１として、第１ないし第４の装着部５１（１）〜５１（４）を備えている。各装着部５１（１）〜５１（４）には、半導体記憶装置１０が備える接続端子群（端子ＶＴ、ＲＴ、ＣＴ、ＤＴ、ＣＩＴ、ＣＯＴ、ＧＴ）と接触する装置側端子群、すなわち、装置側電源端子ＶＴｄ、装置側リセット端子ＲＴｄ、装置側クロック端子ＣＴｄ、装置側データ端子ＤＴｄ、装置側接続確認入力端子ＣＩＴｄ、装置側接続確認出力端子ＣＯＴｄ、装置側接地端子ＧＴｄが設けられている。なお、図中最も上方に設けられた装着部５１（１）を第１番目の装着部５１（１）と呼び、上から２つ目に設けられた装着部５１（２）を第２番目の装着部５１（２）と呼び、上から３つ目に設けられた装着部５１（３）を第３番目の装着部５１（３）と呼び、最も下方に設けられた装着部５１（４）を第４番目の装着部５１（４）と呼ぶ。

隣接する装着部５１の装置側接続確認出力端子ＣＯＴｄと装置側接続確認入力端子ＣＩＴｄとは、信号線によって電気的に接続されている。すなわち、第１番目の装着部５１（１）の装置側接続確認出力端子ＣＯＴｄと第２番目の装着部５１（２）の装置側接続確認入力端子ＣＩＴｄとが信号線ＣＣ１によって接続されており、第２番目の装着部５１（２）の装置側接続確認出力端子ＣＯＴｄと第３番目の装着部５１（３）の装置側接続確認入力端子ＣＩＴｄとが信号線ＣＣ２によって接続されており、第３番目の装着部５１（３）の装置側接続確認出力端子ＣＯＴｄと第４番目の装着部５１（４）の装置側接続確認入力端子ＣＩＴｄとが信号線ＣＣ３によって接続されており、各半導体記憶装置１０（１）〜１０（４）は所定の順序でディジーチェイン接続（数珠繋ぎの接続）されている。換言すれば、最初の装着部５１（１）の装置側接続確認入力端子ＣＩＴｄおよび最後の装着部５１（４）の装置側接続確認出力端子ＣＯＴｄを除き、隣接する２つの装着部の装置側接続確認入力端子ＣＩＴｄと装置側接続確認出力端子ＣＯＴｄとはそれぞれ電気的に接続されている。

制御回路５５は、外部電源線ＶＬｄ、外部リセット信号線ＲＬｄ、外部クロック信号線ＣＬｄ、外部データ信号線ＤＬｄを含むフラットフレキシブルケーブルＦＦＣを介して、各装着部５１（１）〜５１（４）に備えられている装置側電源端子ＶＴｄ、装置側リセット端子ＲＴｄ、装置側クロック端子ＣＴｄ、装置側データ端子ＤＴｄと電気的に接続されている。すなわち、装置側電源端子ＶＴｄ、装置側リセット端子ＲＴｄ、装置側クロック端子ＣＴｄ、装置側データ端子ＤＴｄはそれぞれ、共通の外部電源線ＶＬｄ、外部リセット信号線ＲＬｄ、外部クロック信号線ＣＬｄ、外部データ信号線ＤＬｄによりバス接続されている。

制御回路５５は、また、接続確認信号供給線ＣＩＬｄを介して最初の装着部５１（１）が備える装置側接続確認入力端子ＣＩＴｄと電気的に接続されている。接続確認信号供給線ＣＩＬｄは、第３の抵抗器Ｒ３を途中に備える電力供給線ＶＶｄにより、図示しない電源にプルアップされている。

さらに、各装着部５１（１）〜５１（４）に備えられている装置側接地端子ＧＴｄは、外部接地線ＧＬｄにより接地されている。最後の装着部５１（４）が備える装置側接続確認出力端子ＣＯＴｄもまた、接続線ＣＣ４により外部接地線ＧＬｄと結ばれることで、接地されている。信号線ＣＣ４は、本発明の備える「基準点接続線」に相当する。上記接続確認信号供給線ＣＩＬｄ、外部接地線ＧＬｄ、信号線ＣＣ１〜ＣＣ４等も上記フラットフレキシブルケーブルＦＦＣに含まれる。

図３は、制御回路５５の内部構成を示す説明図である。図示するように、制御回路５５は、内には、演算処理を実行するための中央演算装置（ＣＰＵ）６１と、演算結果および装着判定処理実行プログラム等を記憶するメモリ６２と、外部電源線ＶＬｄ、外部リセット信号線ＲＬｄ、外部クロック信号線ＣＬｄおよび外部データ信号線ＤＬｄを電気的に接続する入出力インターフェース６３とが備えられている。また、ＣＰＵ６１、メモリ６２および入出力インターフェース６３は内部バス６４によって相互に接続されている。

メモリ６２は、アクセス実行モジュールＭ１、第１電圧検出モジュールＭ２、装着位置判定モジュールＭ３、第２電圧検出モジュールＭ４、全装着判定モジュールＭ５を備えている。アクセス実行モジュールＭ１は、各半導体記憶装置１０（１）〜１０（４）に対して順次アクセスを行うためにＣＰＵ６１によって実行される。第１電圧検出モジュールＭ２は、そのアクセス毎に接続確認信号供給線ＣＩＬｄの電圧を検出するためにＣＰＵ６１によって実行される。装着位置判定モジュールＭ３は、第１電圧検出モジュールＭ２により検出された各電圧に基づいて、第１番目ないし第４番目の装着部５１（１）〜５１（４）に対する複数の半導体記憶装置１０（１）〜１０（４）の装着位置が正しいか否かを判定するためにＣＰＵ６１によって実行される。第２電圧検出モジュールＭ４は、制御装置５０の電源がオンされるタイミング（＝電子装置１の電源がオンされるタイミング）、あるいは半導体記憶装置の装着が実行されるタイミングにて接続確認信号供給線ＣＩＬｄの電圧を検出するためにＣＰＵ６１によって実行される。全装着判定モジュールＭ５は、第２電圧検出モジュールＭ４により検出された電圧に基づいて、第１番目ないし第４番目の装着部５１（１）〜５１（４）に対して複数の半導体記憶装置１０（１）〜１０（４）が全て装着されているか否かを判定するためにＣＰＵ６１によって実行される。

なお、本実施例における正しい装着位置は、第１番目の半導体記憶装置１０（１）〜第４番目の半導体記憶装置１０（４）が、第１番目の装着部５１（１）〜第４番目の装着部５１（４）にそれぞれ装着されている状態を示す。換言すれば、正しい装着位置で半導体記憶装置１０が装着されているときの第１番目の装着部５１（１）に装着される半導体記憶装置１０を第１番目の半導体記憶装置１０（１）と呼び、以下、第２番目の半導体記憶装置１０（２）、第３番目の半導体記憶装置１０（３）、第４番目の半導体記憶装置１０（４）と呼ぶ。

本実施例では、制御回路５５は、外部電源線ＶＬｄに対して電源信号ＶＤＤを出力し、外部リセット信号線ＲＬｄに対してリセット信号ＲＳＴを出力し、外部クロック信号線ＣＬｄに対してクロック信号ＳＣＫを出力し、外部データ信号線ＤＬｄを介してデータ信号ＳＤＡを出力する。さらに、制御回路５５は、接続確認信号供給線ＣＩＬｄから、基準点すなわち接地点からの電位差である電圧を示す確認結果信号ＣＯを得る。ここで、リセット信号ＲＳＴの出力とは、外部リセット信号線ＲＬｄの信号レベルをロー（０）またはハイ（１）に切り替えることを意味する。また、電源信号ＶＤＤの出力とは外部電源線ＶＬｄの電位をＶ（１）または０に切り替えることを意味する。

１−３．半導体記憶装置の装着判定処理：
図４および図５を参照して、制御回路５５において実行される、半導体記憶装置１０の装着判定処理について説明する。図４は、その装着判定処理を示すフローチャートである。図５は、その装着判定時における確認結果信号ＣＯ等のシミュレーション結果を示す表である。この装着判定処理は、前記装着判定処理実行プログラムに従って実行される。

図４に示した本処理ルーチンは、例えば、制御装置５０の電源がオンされるタイミング、あるいは、半導体記憶装置１０の脱着、交換が実行されるタイミングにて実行される。なお、電源のオン時においては、電力供給線ＶＶｄにより接続確認信号供給線ＣＩＬｄに電力の供給がなされるが、制御回路５５からは電源信号ＶＤＤは未だ出力しておらず外部電源線ＶＬｄの電位は０の状態である。また、半導体記憶装置１０の脱着、交換時においては、電力供給線ＶＶｄにより接続確認信号供給線ＣＩＬｄに電力の供給がなされるとともに、制御回路５５から電源信号ＶＤＤは出力し外部電源線ＶＬｄの電位はＶ（１）の状態である。

本処理ルーチンが開始されると、制御回路５５のＣＰＵ６１は、まず、接続確認信号供給線ＣＩＬｄの電圧を示す確認結果信号ＣＯを検出する（ステップＳ１００）。前述したように、接続確認信号供給線ＣＩＬｄには、第３の抵抗器Ｒ３を介して電力供給線ＶＶｄにより電源が接続されていることから、第１番目ないし第４番目の装着部５１（１）〜５１（４）に対して半導体記憶装置１０が全て装着されていない場合、ステップＳ１００で検出される確認結果信号ＣＯはハイ（Ｈ）となる。なお、第１番目の装着部５１（１）に半導体記憶装置１０が装着されていない場合、接続確認信号供給線ＣＩＬｄからみたとき、ディジーチェイン接続された他の装着部５１（２）、５１（３）に対して半導体記憶装置１０（１）〜（４）が装着されていないのと実質的に同じとなることから、少なくとも第１番目の装着部５１（４）に半導体記憶装置１０が装着されていない場合には、ステップＳ１００で検出される確認結果信号ＣＯはハイ（Ｈ）となる。

そこで、ＣＰＵ６１は、ステップＳ１１０の実行後、ステップＳ１１０で検出した確認結果信号ＣＯがロー（Ｌ）であるか否かを判定する（ステップＳ１２０）。前述したように、ＩＤ判定部２４は、制御信号Ｐ１として通常（電源オフ時を含む）「Ｈｉ−Ｚ」を出力していることから、本処理ルーチンの実行開始時には、各半導体記憶装置１０（１）〜１０（４）のトランジスタＱ１〜Ｑ４はすべてオン状態となっている（以下、図５の表の第２行目を参照）。接続確認信号供給線ＣＩＬｄには、第３の抵抗器Ｒ３を介して電力供給線ＶＶｄにより電源が接続されていることから、各トランジスタＱ１〜Ｑ４は、ベースに対する制御信号Ｐ１が例えＨｉ−Ｚであっても、オン状態となり得る。換言すれば、本処理ルーチンの実行開始時においては、各半導体記憶装置１０（１）〜（４）に対する電源供給の有無に拘わらず、各トランジスタＱ１〜Ｑ４は、オン状態となっている。

このとき、第１番目から第３番目までの各トランジスタＱ１〜Ｑ３のエミッタ−コレクタ間の電位差Ｖｃｅは０．１［Ｖ］程度あり、第４番目のトランジスタＱ４のベース−コレクタ間の電位差Ｖｃｅは０．７［Ｖ］程度ある。このために、第１番目ないし第４番目の装着部５１（１）〜５１（４）に対して半導体記憶装置１０が全て装着されている場合、ステップＳ１１０で検出される確認結果信号ＣＯは、０．１＋０．１＋０．１＋０．７＝１．０［Ｖ］程度となる。実際は１．０〜１．１［Ｖ］程度の大きさとなり、ここでは、１．１３［Ｖ］であるものとする。この１．１３［Ｖ］をロー（Ｌ）とする。すなわち、ステップＳ１２０では、確認結果信号ＣＯが１．１３Ｖ±α（αは微小値）の範囲内にあるか否かを判定することにより、第１番目ないし第４番目の装着部５１（１）〜５１（４）に対して半導体記憶装置１０が全て装着されているか否かを判定することができる。なお、図５においては、上記の１．１３［Ｖ］を“ＬＯ”として示した。

ステップＳ１２０で、確認結果信号ＣＯがロー（Ｌ）であると判定された場合、第１番目ないし第４番目の装着部５１（１）〜５１（４）に対して半導体記憶装置１０が全て装着されているものとして、ステップＳ１３０に処理を進める。一方、ステップＳ１２０で、確認結果信号ＣＯがロー（Ｌ）であると判定された場合、例えば、前述したように少なくとも第１番目の装着部５１（１）への装着がなくハイ（Ｈ）となった場合には、半導体記憶装置１０が装着されていない装着部５１が存在すると判断し（ステップＳ１２５）、本処理ルーチンを終了する。なお、制御回路５５は、第１番目ないし第４番目の装着部５１（１）〜５１（４）のいずれかにおいて半導体記憶装置１０が装着されていない旨を、例えば、表示ディスプレイ、表示灯を介して報知しても良い。

ステップＳ１３０では、ＣＰＵ６１は、半導体記憶装置１０を数えるためのカウンタ値ｋに値１をセットする。その後、ＣＰＵ６１は、カウンタ値ｋによって定まる第ｋ番目の半導体記憶装置１０にアクセスを行う（ステップＳ１４０）。具体的には、データ信号線ＤＬを介して、第ｋ番目の半導体記憶装置１０を特定する識別情報を含むデータ列のデータ信号ＳＤＡを外部データ信号線ＤＬｄに送信する。なお、本処理ルーチンが、制御装置５０の電源がオンされるタイミングで実行されている場合には、制御回路５５から電源信号ＶＤＤは未だ出力されておらず外部電源線ＶＬｄの電位は０の状態であることから、ステップＳ１４０の処理に先立ち、電源信号ＶＤＤを出力する処理を行うものとする。

続いて、ＣＰＵ６１は、接続確認信号供給線ＣＩＬｄの電圧を示す確認結果信号ＣＯを検出し（ステップＳ１５０）、その検出された確認結果信号ＣＯを第ｋ番目の電圧記憶エリアＸＣＯ（ｋ）に記憶する（ステップＳ１６０）。その後、ＣＰＵ６１は、カウンタ値ｋが半導体記憶装置１０の総数である値４に達したか否かを判定する（ステップＳ１７０）。ここで、カウンタ値ｋが値４に達していないと判定されると、ＣＰＵ６１はカウンタ値ｋをインクリメント（ｋ＝ｋ＋１）し（ステップＳ１８０）、ステップＳ１４０に処理を戻す。ステップＳ１４０ないしＳ１７０の処理をカウンタ値ｋが値４となるまで繰り返し、カウンタ値ｋが値４に達すると、ステップＳ１９０に処理を移行する。

ステップＳ１４０ないしＳ１７０の上記の繰り返しにより、第１番目の半導体記憶装置１０（１）から第４番目の半導体記憶装置１０（４）まで順にアクセスするとともに、そのアクセスする毎に検出した確認結果信号ＣＯの電圧値を、第１ないし第４の電圧記憶エリアＸＣＯ（１）〜ＸＣＯ（４）に順に記憶することができる。ステップＳ１９０では、ＣＰＵ６１は、その記憶した第１ないし第４の電圧記憶エリアＸＣＯ（１）〜ＸＣＯ（４）の各値が降順であるか否か、すなわち、ＸＣＯ（１）＞ＸＣＯ（２）＞ＸＣＯ（３）＞ＸＣＯ（４）であるか否かを判定する。第１ないし第４の電圧記憶エリアＸＣＯ（１）〜ＸＣＯ（４）の各値がどういった値を取り得るかを次に説明する。

（ｉ）カウンタ値ｋ＝１のとき
カウンタ値ｋが値１であり、第１番目の半導体記憶装置１０（１）に対してアクセスがなされたとする。この場合には、第１番目の半導体記憶装置１０（１）において、ＩＤ判定部２４から１クロックの間、ハイ（Ｈ）の信号が出力され、トランジスタＱ１がオフ状態となる。全ての半導体記憶装置１０（１）〜１０（４）はバス接続されていることから、第１番目の半導体記憶装置１０（１）が第１番目ないし第４番目の装着部５１（１）〜５１（４）のいずれの位置に配置されていたとしても、第１番目の半導体記憶装置１０（１）のトランジスタＱ１がオフ状態となる。

いま、第１番目の半導体記憶装置１０（１）が正しい配置位置、すなわち第１番目の装着部５１（１）に装着されていたとすると、第１番目の装着部５１（１）に装着された半導体記憶装置１０のトランジスタＱ１がオフ状態となる（以下、図５の表の第３行目を参照）。このときの電子装置１の等価回路を図６に示した。ここでは、電力供給線ＶＶｄにより供給される電源が３．３Ｖであり、トランジスタＱ１に接続された第１の抵抗器Ｒ１は４７０［ｋΩ］であり、第２の抵抗器Ｒ２は１００［ｋΩ］であり、電力供給線ＶＶｄに介在された第３の抵抗器Ｒ３は１０［ｋΩ］であるものとする。すなわち、Ｒ３＜Ｒ２＜Ｒ１であるものとする。

第１番目の装着部５１（１）に装着された半導体記憶装置１０のトランジスタＱ１がオフ状態にある場合、信号線ＣＣ１〜ＣＣ３によりディジーチェイン接続された回路は無視することができることから、図示するように、第１番目の装着部５１（１）上の第１および第２の抵抗器Ｒ１、Ｒ２と、電力供給線ＶＶｄに介在された第３の抵抗器Ｒ３だけで示される等価回路となる。第１の抵抗器Ｒ１と第２の抵抗器Ｒ２の総抵抗値は、第３の抵抗器Ｒ３の抵抗値に比べて大きいことから、確認結果信号ＣＯの電圧は、供給電圧である３．３Ｖとほぼ同じ値となる。

（ii）カウンタ値ｋ＝２のとき
カウンタ値ｋが値２であり、第２番目の半導体記憶装置１０（２）に対してアクセスがなされたとする。この場合には、第２番目の半導体記憶装置１０（２）において、ＩＤ判定部２４から１クロックの間ハイ（Ｈ）の信号が出力され、トランジスタＱ２がオフ状態となる（以下、図５の表の第４行目を参照）。いま、第２番目の半導体記憶装置１０（２）が正しい配置位置、すなわち第２番目の装着部５１（２）に装着されていたとすると、第２番目の装着部５１（２）に装着された半導体記憶装置１０のトランジスタＱ２がオフ状態となる。このときの電子装置１の等価回路を図７に示した。信号線ＣＣ２，ＣＣ３によりディジーチェイン接続された回路は無視することができることから、図示するように、第２番目の装着部５１（２）上の第１および第２の抵抗器Ｒ１−２、Ｒ２−２と、第１番目の装着部５１（１）上の第２の抵抗器Ｒ２と、電力供給線ＶＶｄに介在された第３の抵抗器Ｒ３で示される等価回路となる。第１および第２の抵抗器Ｒ１−２、Ｒ２−２は、第１および第２の抵抗器Ｒ１，Ｒ２と同一のものであるが、第２番目の装着部５１（２）上のものであることを示すために「−２」の符号を付けた。第１番目の装着部５１（１）に装着された半導体記憶装置１０において第２の抵抗器Ｒ２の抵抗値だけが残っているのは、第２番目の装着部５１（２）上のトランジスタＱ２がオフ状態となったときに、第１番目の装着部５１（１）上のトランジスタＱ１のコレクタはオープンの状態となることから、エミッタからの電流は、コレクタ側に流れることなくベース側に流れるためである。ベース側に流れた電流は第２の抵抗器Ｒ２を介して接地線ＧＬに送られる。

したがって、カウンタ値ｋが値２であるときは、図６に示したカウンタ値ｋが値１であるときと比較して、抵抗器Ｒ２が並列に付加された状態となる。接続確認信号供給線ＣＩＬｄと接地点との間の総抵抗値は、図６に示したカウンタ値ｋが値１であるときと比較して、小さなものとなる。したがって、接続確認信号供給線ＣＩＬｄを流れる確認結果信号ＣＯの大きさ（電圧）は、図６に示したカウンタ値ｋが値１であるときと比較して小さくなる。

（iii）カウンタ値ｋ＝３、４のとき
カウンタ値ｋが値３であり、第３番目の半導体記憶装置１０（３）に対してアクセスがなされた場合には、等価回路は、図７に示した第２番目の半導体記憶装置１０（２）に対してアクセスしたときと比較して、図中の破線に示すように第２の抵抗器Ｒ２がさらに１つ付加されたことになる。このために、接続確認信号供給線ＣＩＬｄと接地点との間の総抵抗値は、カウンタ値ｋが値２であるときと比較して小さなものとなる。したがって、接続確認信号供給線ＣＩＬｄを流れる確認結果信号ＣＯの大きさ（電圧）は、カウンタ値ｋが値２であるときと比較して小さなものとなる。同様に、カウンタ値ｋが値４であり、第３番目の半導体記憶装置１０（３）に対してアクセスがなされた場合には、確認結果信号ＣＯの大きさは、カウンタ値ｋが値３であるときと比較して小さなものとなる。

上記（ｉ）〜（iii）により、第１番目ないし第４番目の半導体記憶装置１０（１）〜１０（４）のそれぞれが正しい配置位置の各装着部５１（１）〜５１（４）に装着されていた場合、ステップＳ１６０で記憶される電圧記憶エリアＸＣＯ（１）〜ＸＣＯ（４）の各値は降順となることが判る。図５の最右列には、電圧記憶エリアＸＣＯ（１）〜ＸＣＯ（４）の各値をＨ１〜Ｈ４として示した。上述したように、電源＝３．３Ｖ、Ｒ１＝４７０［ｋΩ］、Ｒ２＝１００［ｋΩ］、Ｒ３＝１０［ｋΩ］としたとき、そのシミュレーション結果は、Ｈ１＝３．３［Ｖ］、Ｈ２＝３．０６［Ｖ］、Ｈ３＝２．８７［Ｖ］、Ｈ４＝２．７［Ｖ］となった。

したがって、ステップＳ１９０によれば、第１ないし第４の電圧記憶エリアＸＣＯ（１）〜ＸＣＯ（４）の各値が降順であるか否かを判定することで、制御装置５０の各装着部５１（１）〜５１（４）に対して全ての半導体記憶装置１０（１）〜１０（４）が正しい装着位置に装着されているか否か、換言すれば、第１番目ないし第４番目の装着部５１（１）〜５１（４）に対する第１番目ないし第４番目の半導体記憶装置１０（１）〜１０（４）の配列が正しいか否かを判定することができる。

ステップＳ１９０で、第１ないし第４の電圧記憶エリアＸＣＯ（１）〜ＸＣＯ（４）の各値が降順であると判定された場合には、装着位置は正確であると判定し（ステップＳ２００）、本処理ルーチンを終了する。制御回路５５は、各半導体記憶装置１０（１）〜１０（４）が、正しい位置に配置されている旨を表示してもよい。一方、ステップＳ１９０で、ＸＣＯ（１）〜ＸＣＯ（４）の各値が降順でないと判定された場合には、エラーを報知して（ステップＳ２１０）、本処理ルーチンを終了する。なお、制御回路５５は、半導体記憶装置１０（１）〜１０（４）のいずれかの装着位置が正しくない旨、換言すれば配列が正しくない旨を、例えば、表示ディスプレイ、表示灯を介して報知しても良い。

上記構成の装着判定処理におけるステップＳ１１０の処理が第２電圧検出モジュールＭ４（図３参照）に、ステップＳ１２０の処理が全装着判定モジュールＭ５（図３参照）に、ステップＳ１４０の処理がアクセス実行モジュールＭ１（図３参照）に、ステップＳ１５０およびＳ１６０の処理が第１電圧検出モジュールＭ２（図３参照）に、ステップＳ１９０の処理が装着位置判定モジュールＭ３（図３参照）にそれぞれ対応する。

１−４．実施例効果：
以上説明したように、本実施例に係る電子装置１および制御装置５０によれば、制御装置５０の複数の装着部５１（１）〜５１（４）に対して複数の半導体記憶装置１０（１）〜１０（４）がそれぞれ正しい位置で（換言すれば、正しい配列で）装着されているか否かを判定することができる。また、本実施例に係る電子装置１および制御装置５０によれば、半導体記憶装置１０に対して電源を供給する前に、全ての装着部５１（１）〜５１（４）に半導体記憶装置１０（１）〜１０（４）が装着されているか否かを判定することができる。さらに、これら高精度の判定が可能となったにもかかわらず、半導体記憶装置１０および制御装置５０の構成が簡単で済む。また、判定のために半導体記憶装置１０を物理的に移動する必要もないことから、判定時間を短縮化することができる。

１−５．応用例：
図８および図９を参照して、第１実施例に係る半導体記憶装置１０および電子装置１の応用例について説明する。図８は第１実施例に係る半導体記憶装置を備えるインクカートリッジを示す説明図である。図９は第１実施例に係る制御装置あるいは電子装置としての印刷装置の機能構成を模式的に示す説明図である。

インクカートリッジ（印刷記録材収容体）ＣＡ１〜ＣＡ４には、第１実施例に係る半導体記憶装置１０（１）〜１０（４）がそれぞれ装着されている。インクカートリッジＣＡ１〜ＣＡ４は、内部にインクを格納するためのインク収容部を有し、インク収容部に収容されているインクに関する情報（インクの残量やインクの色など）は、半導体記憶装置１０（１）〜１０（４）の記憶素子２２に格納されている。

印刷装置５００は、図９に示すように、制御回路５１０、操作部５２０、印刷部を備えている。印刷部は、キャリッジ５０１に搭載された印字ヘッドＩＨ１〜ＩＨ４を駆動してインクの吐出およびドット形成を行う機構と、このキャリッジ５０１をキャリッジモータ５０２によってプラテン５０４の軸方向に往復動させる機構と、紙送りモータ５０５によって印刷用紙Ｐを搬送する機構とを備えている。キャリッジ５０１をプラテン５０４の軸方向に往復動させる機構は、プラテン５０４の軸と並行に架設されたキャリッジ５０１を摺動可能に保持する摺動軸５０６と、キャリッジモータ５０２の間に無端の駆動ベルト５０７を張設するプーリ５０８と、キャリッジ５０１の原点位置を検出する位置検出センサ（図示しない）等から構成されている。印刷用紙Ｐを搬送する機構は、プラテン５０４、プラテン５０４を回転させる紙送りモータ５０５、図示しない給紙補助ローラ、紙送りモータ５０５の回転をプラテン５０４および給紙補助ローラに伝えるギヤトレイン（図示省略）から構成されている。

キャリッジ５０１にはインクカートリッジＣＡ１〜ＣＡ４が装着される装着部が形成されている。インクカートリッジＣＡ１には黒（Ｋ）インクが収容され、インクカートリッジＣＡ２にはシアン（Ｃ）インク、インクカートリッジＣＡ３にはマゼンタ（Ｍ）インク、インクカートリッジＣＡ４にはイエロ（Ｙ）インクが収容されている。なお、この他に、ライトシアン（ＬＣ）インク，ライトマゼンタ（ＬＭ）インク，ダークイエロ（ＤＹ），ライトブラック（ＬＢ）インク、レッド（Ｒ）インク、ブルー（Ｂ）インクのインクカートリッジＣＡが装着されても良い。

キャリッジ５０１の各装着部には上述の外部端子群が備えられており、インクカートリッジＣＡに備えられている半導体記憶装置１０（１）〜１０（４）の端子群と接触することによって、制御回路５１０は、記憶素子２２に対するデータの書き込み、記憶素子２２からのデータの読み出しが可能となる。

制御回路５１０は、印刷装置５００における印刷処理、記憶素子２２に対するデータの読み書きを実行する。制御回路５１０は、制御回路５５が備えるように、図示しない中央処理装置（ＣＰＵ）、メモリ、入出力インターフェース（Ｉ／Ｏ）、内部バスを備えている。

操作部５２０は制御回路５１０によって各種表示を表示するための表示部５２１を備えている。制御回路５１０は、正しいインクカートリッジＣＡ（半導体記憶装置１０）が装着されていない装着部を特定する表示を表示部５２１上に表示しても良い。あるいは、印刷装置５００が装着部に対応する表示灯を備えている場合には、制御回路５１０は、正しいインクカートリッジＣＡ（半導体記憶装置１０）が装着されていない装着部に対応する表示灯を点灯、点滅、消灯させても良い。

２．第２実施例：
図１０は、第２実施例に係る電子装置を模式的に示す説明図である。図示するように、この電子装置６０１は、第１実施例の電子装置１と比較して、各半導体記憶装置６１０（１）〜６１０（５）に備えられるスイッチング素子としてのトランジスタが、ＮＰＮ型のトランジスタＱ５〜Ｑ８であることが主に相違する。そして、トランジスタＱ５〜Ｑ８のコレクタが接続確認入力端子ＣＩＴに接続され、エミッタが接続確認出力端子ＣＯＴに接続されている。トランジスタＱ５〜Ｑ８のベースと接地線ＧＬとの間に第１の抵抗器Ｒ４が設けられており、トランジスタＱ５〜Ｑ８のコレクタ−ベース間に第２の抵抗器Ｒ５が設けられている。本実施例では、例えば、第１の抵抗器Ｒ４は４７０［ｋΩ］であり、第２の抵抗器Ｒ５は１００［ｋΩ］であり、電力供給線ＶＶｄに介在された第３の抵抗器Ｒ６は３３［ｋΩ］であるものとする。すなわち、Ｒ４＜Ｒ５＜Ｒ６であるものとする。なお、第１の抵抗器Ｒ４は第１実施例の第１の抵抗器Ｒ１と同じ抵抗値のものであり、第２の抵抗器Ｒ５は第１実施例の第２の抵抗器Ｒ２と同じ抵抗値のものである。コレクタ−ベース間の第２の抵抗器Ｒ５を含む回路が本発明の備える「バイパス回路」に相当する。

なお、本実施例における内部回路２０が備えるＩＤ判定部は、制御信号Ｐ１として通常（電源オフ時を含む）ハイインピーダンス（Ｈｉ−Ｚ）を出力しており、制御装置６５０から受信した識別情報が記憶素子２２に格納されている識別情報と一致する場合にのみ、クロック信号線ＣＬからの信号によって定まる１クロックの間、ロー（Ｌ）を出力する。制御信号Ｐ１としてロー（Ｌ）を出力することにより、トランジスタＱ５〜Ｑ８をオフ状態に切り替えることができる。

これらの点以外は、ハードウェア的には第１実施例と同一の構成である。なお、第１実施例と同一のパーツについては、本実施例においても同一の符号を付けている。

図１１および図１２を参照して、本実施例の制御回路５５において実行される、半導体記憶装置６１０の装着判定処理について説明する。図１１は、その装着判定処理を示すフローチャートである。図１２は、その装着判定時における認結果信号ＣＯ等のシミュレーション結果を示す表である。

図１１に示した本処理ルーチンは、例えば、制御装置６５０の電源がオンされるタイミング、あるいは、半導体記憶装置６１０の脱着、交換が実行されるタイミングにて実行される。本処理ルーチンが開始されると、制御装置６５０のＣＰＵ６１は、まず、外部電源線ＶＬｄに電源信号ＶＤＤを出力する処理を行う（ステップＳ７００）。すなわち、まず第１に、外部電源線ＶＬｄの電位をＶ（１）として半導体記憶装置６１０に対して電源を供給する。その後、第１実施例のステップＳ１１０〜Ｓ１８０と同一の処理を実行する。ステップＳ１８０で、カウンタ値ｋが値４に達したと判定された場合には、ステップＳ７９０に処理を移行する。

第１実施例のステップＳ１９０では、ステップＳ１６０で記憶した第１ないし第４の電圧記憶エリアＸＣＯ（１）〜ＸＣＯ（４）の各値が降順であるか否かを判定していたが、これに対して、本実施例のステップＳ７９０では、ステップＳ１６０で記憶した第１ないし第４の電圧記憶エリアＸＣＯ（１）〜ＸＣＯ（４）の各値が昇順であるか否か、すなわち、ＸＣＯ（１）＜ＸＣＯ（２）＜ＸＣＯ（３）＜ＸＣＯ（４）であるか否かを判定する。第１ないし第４の電圧記憶エリアＸＣＯ（１）〜ＸＣＯ（４）の各値がどういった値を取り得るかを次に説明する。

図１２は、第２実施例における認結果信号ＣＯ等のシミュレーション結果を示す表である。このシミュレーション結果は、電源＝３．３Ｖ、Ｒ４＝４７０［ｋΩ］、Ｒ５＝１００［ｋΩ］、Ｒ３＝３３［ｋΩ］としたときのものである。認結果信号ＣＯは、全装着判定時にＨ１０（＝２．９５［Ｖ］）となる。装着位置判定時における第１番目の半導体記憶装置６１０（１）のアクセス時（ｋ＝１）にはＨ１１（＝２．４８［Ｖ］）となり、第２番目の半導体記憶装置６１０（２）のアクセス時（ｋ＝２）にはＨ１２（＝２．６４［Ｖ］）となり、第３番目の半導体記憶装置６１０（３）のアクセス時（ｋ＝３）にはＨ１３（＝２．７８［Ｖ］）となり、第４番目の半導体記憶装置６１０（４）のアクセス時（ｋ＝４）にはＨ１４（＝２．９２［Ｖ］）となる。すなわち、Ｈ１１＜Ｈ１２＜Ｈ１３＜Ｈ１４＜Ｈ１０となる。

したがって、ステップＳ７９０によれば、第１ないし第４の電圧記憶エリアＸＣＯ（１）〜ＸＣＯ（４）の各値が昇順であるか否かを判定することで、制御装置６５０の各装着部５１（１）〜５１（４）に対して全ての半導体記憶装置６１０（１）〜６１０（４）が正しい装着位置に装着されているか否か、換言すれば、第１番目ないし第４番目の装着部５１（１）〜５１（４）に対する第１番目ないし第４番目の半導体記憶装置６１０（１）〜６１０（４）の配列が正しいか否かを判定することができる。その後、第１実施例のステップＳ２００、Ｓ２１０と同一の処理を実行して、本処理ルーチンを終了する。

以上のように構成された第２実施例に係る電子装置６０１によれば、制御装置５０の複数の装着部５１（１）〜５１（４）に対して複数の半導体記憶装置６１０（１）〜６１０（４）がそれぞれ正しい位置で（換言すれば、正しい配列で）装着されているか否かを判定することができる。さらに、全ての装着部５１（１）〜５１（４）に対して半導体記憶装置６１０（１）〜６１０（４）が全て装着されているか否かを判定することができる。また、これら高精度の判定が可能となったにもかかわらず、半導体記憶装置６１０および制御装置６５０の構成が簡単で済む。さらには、判定のために半導体記憶装置６１０を物理的に移動する必要もないことから、判定時間を短縮化することができる。

なお、第２実施例に係る半導体記憶装置６１０および電子装置６０１は、第１実施例と同様に、半導体記憶装置６１０を備えるインクカートリッジと、印刷装置として応用することができる。

３．他の実施形態：
（１）上記第１実施例において用いられるトランジスタＱ１〜Ｑ４はＰＮＰ型トランジスタであり、第２実施例において用いられるトランジスタＱ５〜Ｑ９はＮＰＮ型トランジスタであるが、各実施例において要求されるスイッチ機能を有すれば良く、Ｐ型ＭＯＳトランジスタまたはＮ型ＭＯＳトランジスタ、ＰＮＰ型またはＮＰＮ型バイポーラトランジスタ等種々のトランジスタを用いることができる。また、トランジスタに限らず、種々のスイッチング素子が用いられても良い。

（２）上記各実施例では、半導体記憶装置１０、６１０および制御装置５０、６６０は、直流電源が供給される回路構成であったが、これに替えて、交流電源が供給される回路構成としても良い。この場合には、バイパス回路を構成する抵抗器Ｒ２，Ｒ５は、インダクタンスを持つコイルにより構成されることになる。

（３）上記各実施例では、複数の半導体記憶装置のディジーチェイン接続の終点である接続確認出力端子ＣＯＴを直接、接地する構成としていたが、これに替えて、前記終点である接続確認出力端子ＣＯＴを接地点に所定のインピーダンスを介して接続する構成としてもよい。

（４）上記各実施例で例示した、電力供給線ＶＶｄにより供給される電源の大きさ、各抵抗器Ｒ１〜Ｒ３，Ｒ４〜Ｒ６の抵抗値は、あくまでも一例であり、種々の大きさに替えることができる。また、回路構成も上記各実施例の回路構成に限定されるわけではなく、本発明の要旨を逸脱しない範囲において種々の回路構成を取り得る。

（５）上記各実施例におけるＩＤ判定部２４は、制御信号Ｐ１として通常Ｈｉ−Ｚを出力しており、制御装置５０から受信した識別情報が記憶素子２２に格納されている識別情報と一致する場合にのみハイ（Ｈ）を出力する構成であるが、この構成を、入力信号端子が電源線に接続されたスリーステートバッファと、ＩＤ判定部とにより実現する構成としてもよい。ＩＤ判定部により、制御装置から受信した識別情報が記憶素子に格納されている識別情報と一致する場合にスリーステートバッファにイネーブル信号を出力する。この構成により、制御信号Ｐ１として通常Ｈｉ−Ｚを出力し、識別情報と一致する場合にハイ（Ｈ）を出力する構成を容易に実現することができる。

（６）上記実施例では、半導体記憶装置１０の適用例として、インクカートリッジを例にとって説明したが、この他にもトナーカートリッジ、インクリボンカートリッジ等に適用可能である。また、電子装置１、６０１としてインクジェットプリンタを例にとって説明したが、この他にもレーザプリンタ、ドットインパクトプリンタ等の印刷装置あるいは液体噴射装置として実現されても良い。

以上、実施例、変形例に基づき本発明について説明してきたが、上記した発明の実施の形態は、本発明の理解を容易にするためのものであり、本発明を限定するものではない。本発明は、その趣旨並びに特許請求の範囲を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物が含まれる。

本発明の第１実施例に係る電子装置１を模式的に示す説明図である。 第１実施例に係る半導体記憶装置１０の構成を模式的に示す説明図である。 制御回路５５の内部構成を示す説明図である。 制御回路５５において実行される装着判定処理を示すフローチャートである。 装着判定時における認結果信号ＣＯ等のシミュレーション結果を示す表である。 第１番目の半導体記憶装置１０（１）に対してアクセスがなされたときの等価回路を示す説明図である。 第２番目の半導体記憶装置１０（２）に対してアクセスがなされたときの等価回路を示す説明図である。 第１実施例に係る半導体記憶装置を備えるインクカートリッジを示す説明図である。 第１実施例に係る制御装置あるいは電子装置としての印刷装置の機能構成を模式的に示す説明図である。 第２実施例に係る電子装置６０１を模式的に示す説明図である。 第２実施例における装着判定処理を示すフローチャートである。 装着判定時における認結果信号ＣＯ等のシミュレーション結果を示す表である。

符号の説明

１…電子装置
１０…半導体記憶装置
２０…内部回路
２２…記憶素子
２４…ＩＤ判定部
５０…制御装置
５１…装着部
５５…制御回路
６１…ＣＰＵ
６２…メモリ
６３…入出力インターフェース
６４…内部バス
６０１…電子装置
６１０…半導体記憶装置
６５０…制御装置
ＶＴ…電源端子
ＶＴｄ…装置側電源端子
ＲＴ…リセット端子
ＲＴｄ…装置側リセット端子
ＣＴ…クロック端子
ＣＴｄ…装置側クロック端子
ＤＴ…データ端子
ＤＴｄ…装置側データ端子
ＣＩＴ…接続確認入力端子
ＣＩＴｄ…装置側接続確認入力端子
ＣＯＴ…接続確認出力端子
ＣＯＴｄ…装置側接続確認出力端子
ＧＴ…接地端子
ＧＴｄ…装置側接地端子
ＶＬ…電源線
ＶＬｄ…外部電源線
ＲＬ…リセット信号線
ＲＬｄ…外部リセット信号線
ＣＬ…クロック信号線
ＣＬｄ…外部クロック信号線
ＤＬ…データ信号線
ＤＬｄ…外部データ信号線
ＣＩＬ…接続確認入力信号線ＣＩＬ
ＣＩＬｄ…接続確認信号供給線
ＣＯＬ…接続確認出力信号線
ＣＣ１〜ＣＣ３…信号線
ＣＣ４…信号線（基準点接続線）
ＶＶｄ…電力供給線
Ｑ１〜Ｑ４…ＰＮＰ型トランジスタ
Ｒ１〜Ｒ３…抵抗器
Ｐ１〜Ｐ４…制御信号
Ｍ１…アクセス実行モジュール
Ｍ２…第１電圧検出モジュール
Ｍ３…装着位置判定モジュール
Ｍ４…第２電圧検出モジュール
Ｍ５…全装着判定モジュール
ＣＡ１、ＣＡ２、ＣＡ３、ＣＡ４…インクカートリッジ
５００…印刷装置
５０１…キャリッジ
５０２…キャリッジモータ
５０４…プラテン
５０５…モータ
５０６…摺動軸
５０７…駆動ベルト
５０８…プーリ
５１０…制御回路
５２０…操作部
５２１…表示部
Ｑ５〜Ｑ９…ＮＰＮ型トランジスタ
Ｒ４〜Ｒ６…抵抗器

Claims (13)

1. 複数の半導体記憶装置と、前記複数の半導体記憶装置が所定の配列でそれぞれ装着され得る複数の装着部と、前記複数の装着部にそれぞれ装着された複数の半導体記憶装置をバス接続するための信号線とを備える電子装置であって、
   前記複数の半導体記憶装置のそれぞれは、
   前記信号線を介して自身宛のアクセスを受けたか否かを判定するアクセス判定部と、
   接続確認用の入力端子および出力端子と、
   前記アクセス判定部により前記自身宛のアクセスを受けたと判定されたときに前記入力端子と出力端子との間を電気的に切断するノーマルクローズのスイッチング素子と、
   前記入力端子と基準点の間を所定のインピーダンスを介して電気的に接続するバイパス回路と
   を備え、
   前記各半導体記憶装置の入力端子および出力端子を、所定の半導体記憶装置の出力端子と他の半導体記憶装置の入力端子とを電気的に結ぶことによりディジーチェイン接続する信号線と、
   前記ディジーチェイン接続の始点である前記入力端子に所定のインピーダンスを介して電力を供給する電力供給線と、
   前記ディジーチェイン接続の終点である前記出力端子を基準点に電気的に接続する基準点接続線と、
   前記始点である前記入力端子と前記基準点と間の電圧を検出する電圧検出部と、
   前記複数の半導体記憶装置に対して順次アクセスを行うアクセス実行部と、
   前記アクセス実行部により各半導体記憶装置にアクセスする毎に、前記始点である前記入力端子と前記基準点と間の電圧を検出する第１の電圧検出部と、
   前記第１の電圧検出部により検出された各電圧に基づいて、前記複数の装着部に対する前記複数の半導体記憶装置の装着位置が正しいか否かを判定する装着位置判定部と
   をさらに備える電子装置。
2. 請求項１に記載の電子装置であって、さらに、
   前記電子装置の電源がオンされるタイミング、あるいは前記半導体記憶装置の装着が実行されるタイミングにて、前記ディジーチェイン接続の始点である前記入力端子と前記基準点と間の電圧を検出する第２の電圧検出部と、
   前記第２の電圧検出部により検出された電圧に基づいて、前記複数の装着部に対して前記半導体記憶装置が全て装着されているか否かを判定する全装着判定部と
   を備える電子装置。
3. 請求項１または２に記載の電子装置であって、
   前記スイッチング素子は、ＰＮＰ型のトランジスタであり、
   前記トランジスタのエミッタは、前記入力端子に電気的に接続され、
   前記トランジスタのコレクタは、前記出力端子に電気的に接続され、
   前記トランジスタのベースは、前記判定部に電気的に接続され、
   前記アクセス判定部は、前記自身宛のアクセスを受けたと判定されたときに、前記ベースに対して前記エミッタ−コレクタ間をターンオフするための信号を出力する信号出力部を備える、電子装置。
4. 請求項３に記載の電子装置であって、
   前記バイパス回路は、前記ベースと前記基準点との間を抵抗器を介して電気的に接続する回路である、電子装置。
5. 請求項１または２に記載の電子装置であって、
   前記スイッチング素子は、ＮＰＮ型のトランジスタであり、
   前記トランジスタのコレクタは、前記入力端子に電気的に接続され、
   前記トランジスタのエミッタは、前記出力端子に電気的に接続され、
   前記トランジスタのベースは、前記アクセス判定部に電気的に接続され、
   前記アクセス判定部は、前記自身宛のアクセスを受けたと判定されたときに、前記ベースに対して前記コレクタ−エミッタ間をターンオフするための信号を出力する信号出力部を備える、電子装置。
6. 請求項５に記載の電子装置であって、
   前記半導体記憶装置は、少なくとも前記アクセス判定部を備える内部回路を備え、
   前記内部回路は、電源線を介して電力の供給を受け、
   前記全装着判定部は、前記電源線に電力を供給した状態において、前記判定を実行する構成である、電子装置。
7. 請求項１ないし６のいずれかに記載の電子装置であって、
   前記半導体記憶装置は、印刷記録材を収容するための収容部を備える印刷記録材収容体に備えられ、
   前記複数の装着部は、前記印刷記録材収容体が装着され得る構成であり、
   前記印刷記録材を用いた印刷を行う印刷装置である電子装置。
8. 電子装置に設けられた装着部に装着され得る半導体記憶装置であって、
   外部から自身宛のアクセスを受けたか否かを判定するアクセス判定部と、
   接続確認用の入力端子および出力端子と、
   前記アクセス判定部により前記自身宛のアクセスを受けたと判定されたときに前記入力端子と出力端子との間を電気的に切断するノーマルクローズのスイッチング素子と、
   前記入力端子と基準点の間を所定のインピーダンスを介して電気的に接続するバイパス回路と
   を備える半導体記憶装置。
9. 請求項８に記載の半導体記憶装置であって、
   前記スイッチング素子は、ＰＮＰ型のトランジスタであり、
   前記トランジスタのエミッタは、前記入力端子に電気的に接続され、
   前記トランジスタのコレクタは、前記出力端子に電気的に接続され、
   前記トランジスタのベースは、前記判定部に電気的に接続され、
   前記アクセス判定部は、前記自身宛のアクセスを受けたと判定されたときに、前記ベースに対して前記エミッタ−コレクタ間をターンオフするための信号を出力する信号出力部を備える、半導体記憶装置。
10. 請求項８に記載の半導体記憶装置であって、
    前記スイッチング素子は、ＮＰＮ型のトランジスタであり、
    前記トランジスタのコレクタは、前記入力端子に電気的に接続され、
    前記トランジスタのエミッタは、前記出力端子に電気的に接続され、
    前記トランジスタのベースは、前記アクセス判定部に電気的に接続され、
    前記アクセス判定部は、前記自身宛のアクセスを受けたと判定されたときに、前記ベースに対して前記コレクタ−エミッタ間をターンオフするための信号を出力する信号出力部を備える、半導体記憶装置。
11. 請求項８ないし１０のいずれかに記載の半導体記憶装置と、
    印刷記録材を収容するための収容部と
    を備える印刷記録材収容体。
12. 請求項８ないし１０のいずれかに記載の半導体記憶装置が搭載され得る制御装置であって、
    前記複数の半導体記憶装置が所定の配列でそれぞれ装着され得る複数の装着部であって、それぞれが、装着されている前記半導体記憶装置の前記入力端子と接続され得る第１の被接触端子と、前記出力端子と接続され得る第２の被接触端子とを有する複数の装着部と、
    前記各装着部の第１の被接触端子および第２の被接触端子を、所定の半導体記憶装置の第２の被接触端子と他の半導体記憶装置の第１の被接触端子とを電気的に結ぶことによりディジーチェイン接続する信号線と、
    前記ディジーチェイン接続の始点である前記第１の被接触端子に所定のインピーダンスを介して電力を供給する電力供給線と、
    前記ディジーチェイン接続の終点である前記第２の被接触端子を基準点に電気的に接続する基準点接続線と、
    前記始点である前記第１の被接触端子と前記基準点と間の電圧を検出する電圧検出部と、
    前記複数の半導体記憶装置に対して順次アクセスを行うアクセス実行部と、
    前記アクセス実行部により各半導体記憶装置にアクセスする毎に、前記始点である前記第１の被接触端子と前記基準点と間の電圧を検出する第１の電圧検出部と、
    前記第１の電圧検出部により検出された各電圧に基づいて、前記複数の装着部に対する前記複数の半導体記憶装置の装着位置が正しいか否かを判定する装着位置判定部と
    を備える制御装置。
13. 請求項１２に記載の制御装置において、
    前記制御装置の電源がオンされるタイミング、あるいは前記半導体記憶装置の装着が実行されるタイミングにて、前記ディジーチェイン接続の始点である前記第１の電圧検出部と前記基準点と間の電圧を検出する第２の電圧検出部と、
    前記第２の電圧検出部により検出された電圧に基づいて、前記複数の装着部に対して前記半導体記憶装置が全て装着されているか否かを判定する全装着判定部と
    を備える制御装置。

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