JP2008224360A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置の接触端子と外部端子間における接触不良を簡易な構成によって検出すること、複数の接触不良を検出すること。
【解決手段】半導体装置１０は、動的にオン・オフ可能な第１のプルアップ抵抗１１が接続されているクロック端子ＣＴ、動的にオン・オフ可能な第２のプルアップ抵抗１２が接続されているデータ端子ＤＴを備えている。制御装置５０は、クロック信号ＳＣＫおよびデータ信号ＳＤＡとして検出される、第１の抵抗Ｒ１と第５の抵抗Ｒ５の電圧分圧および第２の抵抗Ｒ２と第６の抵抗Ｒ６の電圧分圧の値に基づいて、外部端子−端子間に接触不良が発生している半導体装置１０の個数を特定することができる。
【選択図】図１

Description

本発明は、外部端子と接触する接触端子を備える半導体装置、外部端子と半導体装置の接触端子との接触状態を検出する技術に関する。

例えば、プリンタに用いられるインクカートリッジとして、接触端子を有する記憶装置を備えたインクカートリッジが実用化されている。この構成例においては、プリンタのキャリッジに外部端子が配置され、キャリッジに対して半導体装置としての記憶装置を備えたインクカートリッジが装着されると、記憶装置の接触端子と外部端子とが接触する。このように、外部端子と接触する接触端子を有する半導体装置においては、外部端子と接触端子との接触状態が良好であることが望まれる。

端子間における接触不良を検出する技術として、例えば、電源端子に近接して検出端子を配置し、電源電圧の監視を行うことで、外部電源端子と半導体装置の電源端子との間における接触不良を検出する技術が知られている（例えば、特許文献１）。

特開２００１−２２２６８９号公報

しかしながら、従来の技術では、電源端子間の接触不良しか検出できず、他の端子、例えば、データ端子、クロック端子といった端子の検出には適用することができなかった。また、半導体装置を作動させるために必要な端子に加えて、接触不良を検出するための端子を備える必要があった。一般的に、半導体装置における接触端子の配置部は狭小であり、接触端子数の増加は望ましくない。さらに、従来の技術では、例えば、複数の半導体装置のデータ端子を、共通の信号線にバス接続されている複数の外部データ端子にそれぞれ接触させて用いる態様において、複数のデータ端子と外部データ端子との間における接触不良を検出することができなかった。

本発明は、上記した従来の課題の少なくとも一部を解決するためになされた発明であり、半導体装置の接触端子と外部端子間における接触不良を簡易な構成によって検出すること、複数の接触不良を検出することを目的とする。

上記課題を解決するために本願発明の第１の態様は、半導体装置を提供する。本発明の第１の態様に係る半導体装置は、内部回路と、前記内部回路を制御する制御信号を入力するために用いられ得る制御端子と、前記制御端子に電気的に接続され、オン・オフ切替可能なプルアップ抵抗と、前記プルアップ抵抗をオン・オフするための制御信号を入力するための抵抗制御端子とを備える。

本発明の第１の態様に係る半導体装置によれば、制御端子に電気的に接続され、動的にオン・オフ可能なプルアップ抵抗と、プルアップ抵抗をオン・オフするための制御信号を入力するための抵抗制御端子とを備えるので、半導体装置の接触端子と外部端子間における接触不良を簡易な構成によって検出することができる。

本願発明の第１の態様に係る半導体装置において、前記抵抗制御端子は、リセット信号を入力するためのリセット端子であっても良い。また、前記リセット信号は、前記記憶素子の動作中は前記プルアップ抵抗をオフしても良い。この場合には、リセット信号によって接触不良の検出を制御することが可能となり、また、記憶素子動作中のプルアップ抵抗における消費電力を抑制することができる。

本願発明の第１の態様に係る半導体装置において、
前記制御端子は、クロック信号を入力するためのクロック端子と、データの入出力をおこなうためのデータ端子とを含み、
前記プルアップ抵抗は、前記クロック端子に電気的に接続されている第１のプルアップ抵抗と、前記データ端子に電気的に接続されている第２のプルアップ抵抗とを含んでいても良い。この場合には、半導体装置に一般的に備えられるクロック端子とデータ端子とを用いて半導体装置の接触端子と外部端子間における接触不良を検出することができる。

本願発明の体１の態様に係る半導体装置において、前記クロック端子は、外部クロック信号線にバス接続されていると共に第１のプルダウン抵抗が接続されている外部クロック端子と接続可能であり、前記外部クロック端子から検出される前記第１のプルアップ抵抗と前記第１のプルダウン抵抗による分圧電圧は、前記外部クロック端子を介して前記外部クロック信号線に接続されている複数の半導体装置における、各前記クロック端子と各前記外部クロック端子との接触の状態の検出に用いられても良い。この場合には、検出される分圧電圧の値に応じて、複数の接触不良の検出、すなわち、接触不良な端子を有する半導体装置の数を検出することができる。

本願発明の第１の態様に係る半導体装置において、前記データ端子は、外部データ信号線にバス接続されていると共に第２のプルダウン抵抗が接続されている外部データ端子と接続可能であり、前記外部データ端子から検出される前記第２のプルアップ抵抗と前記第２のプルダウン抵抗による分圧電圧は、前記外部データ端子を介して前記外部データ信号線に接続されている複数の半導体装置における、各前記データ端子と各前記外部データ端子との接触の状態の検出に用いられても良い。この場合には、検出される分圧電圧の値に応じて、複数の接触不良の検出、すなわち、接触不良な端子を有する半導体装置の数を検出することができる。

本願発明の第１の態様に係る半導体装置はさらに、前記クロック端子と前記内部回路とを接続するクロック信号線と、前記データ端子と前記内部回路とを接続するデータ信号線とを備え、前記第１のプルアップ抵抗は前記クロック信号線に接続され、前記第２のプルアップ抵抗は前記データ信号線に接続されていても良い。この場合には、クロック信号線およびデータ信号線を介して第１および第２のプルアップ抵抗とクロック端子およびデータ端子とが電気的に接続される。

本願発明の第１の態様に係る半導体装置において、前記内部回路は記憶素子であっても良い。この場合には、記憶素子に各種情報を格納することができる。

本願発明の第２の態様は半導体装置を提供する。本願発明の第２の態様に係る半導体装置は、リセット信号を入力するためのリセット端子と、外部端子と接続可能な検出端子であって、リセット信号が第１のレベルにある場合に、前記検出端子と前記外部端子との接触状態を検出可能な信号を出力する検出端子とを備える。

本発明の第２の態様に係る半導体装置によれば、セット信号が第１のレベルにある場合に、前記検出端子と前記外部端子との接触状態を検出可能な信号を出力する検出端子を備えるので、半導体装置の接触端子と外部端子間における接触不良を簡易な構成によって検出することができる。

本願発明の第３の態様は印刷記録材収容体を提供する。本願発明の第３の態様に係る印刷記録材収容体は、印刷記録材を収容する収容室と、本願発明の第１または第２の態様に係る半導体装置とを備える。本発明の第３の態様に係る印刷記録材収容体によれば、印刷記録材収容体と印刷装置間における接触不良を簡易な構成によって検出することができる。

本願発明の第４の態様は、接点を有する複数の半導体装置を制御するための制御装置を提供する。本願発明の第４の態様に係る制御装置は、各前記半導体装置の第１の接点と接触可能な複数の第１の装置側接点と、各前記半導体装置の第２の接点と接触可能な複数の第２の装置側接点であって、それぞれが共通の信号線にバス接続されている第２の装置側接点と、前記第１の装置側接点から前記半導体装置の第１の接点に対してリセット信号を出力するリセット信号出力部と、前記リセット信号の出力に応じて、前記信号線に入力される検出信号に基づいて前記第２の装置側接点と接触不良な前記第２の接点を有する半導体装置の数を決定する決定部とを備える。

本発明の第４の態様に係る制御装置によれば、リセット信号の出力に応じて、信号線に入力される検出信号に基づいて第２の装置側接点と接触不良な第２の接点を有する半導体装置の数を決定する決定部を備えるので、半導体装置の接触端子と外部端子間における接触不良並びに接触不良な端子を有する半導体装置の数を簡易な構成によって検出することができる。

本願発明の第４の態様に係る制御装置において、前記信号線にはプルダウン抵抗が接続されており、前記検出信号は、前記プルダウン抵抗と、前記半導体装置の前記第２の接点に接続されているプルアップ抵抗によって得られる分圧電圧を示し、前記決定部は前記分圧電圧の値に応じて、前記第２の装置側接点と接触不良な前記第２の接点を有する半導体装置の数を決定しても良い。この場合には、分圧電圧の値に応じて接触不良な端子を有する半導体装置の数を簡易な構成によって検出することができる。

本願発明の第５の態様は、半導体装置の接点と複数の半導体装置が装着され得る制御装置の装置側接点との接触不良を検出する方法を提供する。本願発明の第５の態様に係る方法は、第１の装置側接点から半導体装置の第１の接点に対してリセット信号を出力し、前記リセット信号の出力に応じて、複数の第２の装置側接点がバス接続されている信号線に入力される検出信号に基づいて、前記第２の装置側接点と接触不良な第２の接点を有する半導体装置の数を決定することを備える。

本発明の第５の態様に係る方法によれば、本願発明の第４の態様に係る制御装置によって得られる作用効果と同様の作用効果を得ることができる。また、本願発明の第５の態様に係る方法は、本願発明の第４の態様に係る制御装置と同様にして種々の態様によって実現され得る。また、本発明の第５の態様に係る方法は、この他にも制御プログラム、制御プログラムを格納したコンピュータが読み取り可能な媒体としても実現され得る。

以下、本発明に係る半導体装置について、図面を参照しつつ、実施例に基づいて説明する。

半導体装置の構成：
図１を参照して本実施例に係る半導体装置について説明する。図１は本実施例に係る半導体装置の構成を模式的に説明するための説明図である。

図１には、本実施例に係る半導体装置１０および本実施例に係る半導体装置１０が装着されて用いられる制御装置５０を含むシステムが記載されている。制御装置５０は、複数の半導体装置１０が装着されて用いられる。本実施例において、装着とは、半導体装置１０の接点と制御装置５０の接点とが接触して用いられ得る態様を意味し、搭載、配置といった用語が用いられても良い。

本実施例に係る半導体装置１０は、電源端子ＶＴ、リセット端子ＲＴ、クロック端子ＣＴ、データ端子ＤＴ、接地端子ＧＴ、内部回路２０を備えている。電源端子ＶＴは電源線ＶＬを介して、リセット端子ＲＴはリセット信号線ＲＬを介してそれぞれ内部回路２０と接続されている。クロック端子ＣＴはクロック信号線ＣＬを介して、データ端子ＤＴはデータ信号線ＤＬを介して、接地端子ＧＴは接地線ＧＬを介してそれぞれ内部回路２０と接続されている。なお、本実施例では、クロック端子ＣＴとデータ端子ＤＴは、内部回路２０を制御する制御信号の入力に用いられるので制御端子と呼ぶことがある。

クロック信号線ＣＬには第１のプルアップ抵抗１１が接続され、データ信号線ＤＬには第２のプルアップ抵抗１２が接続されている。リセット信号線ＲＬはプルアップ抵抗となる第３の抵抗Ｒ３を介して電源線ＶＬに接続され、接地線ＧＬは第３のトランジスタＴ３およびプルアップ抵抗となる第４の抵抗Ｒ４を介して電源線ＶＬに接続されている。

第１のプルアップ抵抗１１は、第１の抵抗Ｒ１と第１のトランジスタＴ１とを備えており、第１のトランジスタＴ１によって動的にオン・オフされる。なお、本実施例において、プルアップ抵抗をオン・オフするとは、抵抗の機能をオン・オフすることを意味する。第２のプルアップ抵抗１２は、第２の抵抗Ｒ２と第２のトランジスタＴ２とを備えており、第２のトランジスタＴ２によって動的にオン・オフされる。本実施例に用いられる第１のトランジスタＴ１および第２のトランジスタＴ２のゲートには第４の抵抗Ｒ４を介して電源線ＶＬが接続され、ソースには電源線ＶＬが接続され、ドレインには第１の抵抗Ｒ１を介してクロック信号線ＣＬおよび第２の抵抗Ｒ２を介してデータ信号線ＤＬがそれぞれ接続されている。

第３のトランジスタＴ３のゲートにはリセット信号線ＲＬおよび第３の抵抗Ｒ３が接続され、ソースには第４の抵抗Ｒ４を介して電源線ＶＬが接続され、ドレインには接地線ＧＬが接続されている。なお、ゲートにはプルダウン抵抗が接続されていても良い。

本実施例において用いられる第１から第３のトランジスタは、いずれもＰ型ＭＯＳトランジスタであるが、本実施例において要求されるスイッチ機能を有すれば良く、Ｎ型ＭＯＳトランジスタ、ＰＮＰ型またはＮＰＮ型バイポーラトランジスタ等種々のトランジスタを用いることができる。また、トランジスタに限らず、種々のスイッチング素子が用いられても良い。

第３のトランジスタＴ３は、電源信号ＶＣＣ＝Ｖの状態でリセット信号線の信号レベルがロー（０）を取るとオンされ、電源線ＶＬと接地線ＧＬとが短絡される。一方、第３のトランジスタＴ３は、電源信号ＶＣＣのレベルにかかわらず、リセット信号線の信号レベルがハイ（１）を取るとオフされ、電源線ＶＬと接地線ＧＬとが遮断される。

第１のトランジスタＴ１および第２のトランジスタＴ２は、第３のトランジスタＴ３がオンされている状態で、電源線ＶＬに電位ＶＣＣが印加されるとオンされる。すなわち、第１および第２のプルアップ抵抗１１、１２がオンされる。この結果、クロック端子ＣＴおよびデータ端子ＤＴの電位はＶＣＣとなる。一方、第３のトランジスタＴ３がオフされている状態で、電源線ＶＬに電位ＶＣＣが印加されても第１および第２のプルアップ抵抗１１、１２はオンされない。したがって、リセット端子ＲＴは第１のプルアップ抵抗１１および第２のプルアップ抵抗１２のオン・オフを制御する抵抗制御端子ということができる。

内部回路２０は、記憶素子２５、図示しない記憶素子２５の駆動回路、その他の論理回路を備えていても良い。

制御装置５０は、半導体装置１０が備える端子群（端子ＶＴ、ＲＴ、ＣＴ、ＤＴ、ＧＴ）と接触する装置側端子群（端子ＶＴｄ、ＲＴｄ、ＣＴｄ、ＤＴｄ、ＧＴｄ）を備える装着部を各半導体装置１０ａ〜１０ｄに対応して備えている。制御装置５０が備える装置側端子群には、装置側電源端子ＶＴｄ、装置側リセット端子ＲＴｄ、装置側クロック端子ＣＴｄ、装置側データ端子ＤＴｄ、装置側接地端子ＧＴｄが含まれている。各装着部に備えられている装置側電源端子ＶＴｄ、装置側リセット端子ＲＴｄ、装置側クロック端子ＣＴｄ、装置側データ端子ＤＴｄ、装置側接地端子ＧＴｄはそれぞれ、共通の外部電源線ＶＬｄ、外部リセット信号線ＲＬｄ、外部クロック信号線ＣＬｄ、外部データ信号線ＤＬｄ、外部接地線ＧＬｄとバス接続されている。

外部電源線ＶＬｄ、外部リセット信号線ＲＬｄ、外部クロック信号線ＣＬｄ、外部データ信号線ＤＬｄはそれぞれ、制御回路５１に接続されている。また、外部クロック信号線ＣＬｄには第１のプルダウン抵抗Ｒ５、外部データ信号線ＤＬｄには第２のプルダウン抵抗Ｒ６がそれぞれ接続されている。なお、装置側電源端子ＶＴｄ、装置側リセット端子ＲＴｄ、装置側クロック端子ＣＴｄ、装置側データ端子ＤＴｄ、装置側接地端子ＧＴｄは、半導体装置１０に対して外部に存在する端子なので、外部電源端子ＶＴｄ、外部リセット端子ＲＴｄ、外部クロック端子ＣＴｄ、外部データ端子ＤＴｄ、外部接地端子ＧＴｄと呼んでも良い。また、装置側クロック端子ＣＴｄおよび装置側データ端子ＤＴｄは、半導体装置１０に対して制御信号を出力するので、装置側制御端子または外部制御端子とも呼ばれる。

制御回路５１内には、演算処理を実行するための中央演算装置、演算結果および装着検出処理実行プログラム等を記憶するメモリが備えられている。本実施例では、制御回路５１は、外部クロック信号線ＣＬｄ、外部データ信号線ＤＬｄを介して検出されるクロック信号ＳＣＫおよびデータ信号ＳＤＡに基づいて、後述する半導体装置の装着検出処理を実行する。制御回路５１は、外部リセット信号線ＲＬｄに対してリセット信号ＲＥＳを出力し、外部電源信号線ＶＬｄに対して電源信号ＶＣＣを出力する。ここで、リセット信号ＲＬｄの出力とは、外部リセット信号線ＲＬｄの信号レベルをロー（０）またはハイ（１）に切り替えることを意味する。また、電源信号ＶＣＣの出力とは外部電源信号線ＶＬｄの電位をＶ（１）または０に切り替えることを意味する。

半導体装置の装着検出処理：
図２および３を参照して本実施例に係る半導体装置１０が装着されて用いられる制御装置において実行される、半導体装置１０の装着検出処理について説明する。図２は制御装置によって実行される装着検出処理における処理ルーチンを示すフローチャートである。図３は半導体装置の接触の態様を決定するために用いられるテーブルの一例を示す説明図である。

制御回路５１は、外部電源信号線ＶＬｄにＶＣＣ＝０（電位０）の電源信号、外部リセット信号線ＲＬｄにＲＥＳ＝０（信号レベルをロー）のリセット信号を出力する（ステップＳ１００）。制御回路５１は、外部クロック信号線ＣＬｄ、外部データ信号線ＤＬｄを介して得られるクロック信号ＳＣＫおよびデータ信号ＳＤＡが０であるか否かを判定する（ステップＳ１１０）。ここで、ＶＣＣ＝０、ＲＥＳ＝０の場合に、ＳＣＫ＝０、ＳＤＡ＝０以外の検出信号が得られた場合には、図３に示すように、半導体装置１０の端子群のいずれかの端子と制御装置５０の外部端子群のうち対応する外部端子との接触が良好でないか、ＳＣＫ信号またはＳＤＡ信号の読み出しエラーが発生していることを意味する。ＳＣＫ信号またはＳＤＡ信号の読み出しエラーが発生している場合には、以下の処理を実行しても外部端子−端子間の接触不良を判定することはできない。そこで、ステップＳ１１０の判定によって、ＳＣＫ信号またはＳＤＡ信号の読み出しエラーが発生している可能性を判定し、以下の処理における外部端子−端子間の接触不良の判定精度を向上させている。本実施例に係る半導体装置１０を用いれば半導体装置１０に対して電源信号ＶＤＤ＝Ｖを供給する前に、ＳＣＫ信号またはＳＤＡ信号の読み出しエラーの発生の有無を判定することができる。

制御回路５１は、ＳＣＫ＝０、ＳＤＡ＝０の場合には（ステップＳ１２０：Ｙｅｓ）、電源信号ＶＣＣ＝Ｖ（１）を出力する（ステップＳ１２０）。制御回路５１は、検出されたクロック信号ＳＣＫおよびデータ信号ＳＤＡの値から端子−外部端子間に接触不良が生じている半導体装置数を特定する（ステップＳ１３０）。

具体的には以下の手順による。電源信号ＶＣＣ＝Ｖかつリセット信号ＲＥＳ＝０の条件下では、図３に示すように、各半導体装置１０の各端子と制御装置５０の対応する各端子とが良好に接触している場合、クロック信号ＳＣＫ＝Ｖ＊ｒ１／（ｒ１＋ｎ／ｒ５）、データ信号ＳＤＡ＝Ｖ＊ｒ２／（ｒ２＋ｎ／ｒ６）が検出される。すなわち、半導体装置１０が備える第１の抵抗Ｒ１と制御装置５０が備える第５の抵抗Ｒ５との分圧電圧および半導体装置１０が備える第２の抵抗Ｒ２と制御装置５０が備える第６の抵抗Ｒ６との分圧電圧がそれぞれ検出される。ここで、ｒ１は第１の抵抗Ｒ１の抵抗値、ｒ２は第２の抵抗Ｒ２の抵抗値、ｒ５は第５の抵抗Ｒ５の抵抗値、ｒ６は第６の抵抗Ｒ６の抵抗値を意味する。また、ｎは制御装置５０の装着されている半導体装置１０の数を意味する。なお、ｎ＝１の場合にはクロック信号ＳＣＫ＝Ｖ＊ｒ１／（ｒ１＋ｒ５）、データ信号ＳＤＡ＝Ｖ＊ｒ２／（ｒ２＋ｒ６）が検出される。

一方、一部の半導体装置１０におけるクロック端子ＣＴと外部クロック端子ＣＴｄとの接触が不良である場合には、クロック信号ＳＣＫ＝Ｖ＊ｒ１／（ｒ１＋ｋ／ｒ５）かつデータ信号ＳＤＡ＝Ｖ＊ｒ２／（ｒ２＋ｎ／ｒ６）が検出される。また、一部のデータ端子ＤＴと外部データ端子ＤＴｄとの接触が不良である場合にはクロック信号ＳＣＫ＝Ｖ＊ｒ１／（ｒ１＋ｎ／ｒ５）かつデータ信号ＳＤＡ＝Ｖ＊ｒ２／（ｒ２＋ｋ／ｒ６）が検出される。ここでｋ＝ｎ−接触不良端子数である。なお、ｎ＝１の場合には、クロック信号ＳＣＫ＝０かつデータ信号ＳＤＡ＝Ｖ＊ｒ２／（ｒ２＋ｒ６）、クロック信号ＳＣＫ＝Ｖ＊ｒ１／（ｒ１＋ｒ５）かつデータ信号ＳＤＡ＝０が検出される。

したがって、予めクロック信号ＳＣＫまたはデータ信号ＳＤＡの値と接触が良好な半導体装置１０の個数とを対応付けておくことで、クロック信号ＳＣＫおよびデータ信号ＳＤＡの値から、データ端子ＤＴと外部データ端子ＤＴｄまたはデータ端子ＤＴと外部データ端子ＤＴｄの接触が不良な半導体装置１０の個数を特定することができる。

さらに、外部クロック端子ＣＴｄとクロック端子ＣＴおよび外部データ端子ＤＴｄとデータ端子ＤＴ以外の外部端子と端子が接触不良の場合には、クロック信号ＳＣＫ＝データ信号ＳＤＡ＝０が検出される。したがって、外部クロック端子ＣＴｄとクロック端子ＣＴおよび外部データ端子ＤＴｄとデータ端子ＤＴ以外のいずれかの外部端子と端子が接触不良であることを検出することができる。なお、この場合には、半導体装置１０の回路構成上、外部端子−端子間の接触が不良な半導体装置１０の個数によらず、クロック信号ＳＣＫ＝データ信号ＳＤＡ＝０となるため、外部端子−端子間の接触が不良な半導体装置１０の個数を特定することはできない。

制御回路５１は、端子間の接触が不良な半導体装置１０が存在しないと判定した場合には（ステップＳ１４０：Ｙｅｓ）、リセット信号ＲＥＳをハイ（１）に設定し（ステップＳ１５０）、本処理ルーチンを終了する。図１および図３に示すように、リセット信号ＲＥＳ＝１の場合には、第１および第２のプルアップ抵抗１１、１２はオフされるため、外部端子−端子間の接触の状態にかかわらずクロック信号ＳＣＫ＝データ信号ＳＤＡ＝０となる。すなわち、リセット信号ＲＥＳは、外部端子−端子間における接触不良の検出を切り替えるための検出制御信号であるということができる。

ここで、リセット信号ＲＥＳ＝１の場合に記憶素子２５を動作させる構成とすれば、記憶素子２５の動作時における、第１および第２のプルアップ抵抗１１、１２の消費電力を抑えることができる。

制御回路５１は、ステップＳ１１０においてＳＣＫ＝ＳＤＡ＝０でないと判定された場合（ステップＳ１１０：Ｎｏ）、およびステップＳ１４０において端子間の接触が不良な半導体装置１０が存在する判定した場合には（ステップＳ１４０：Ｙｅｓ）、表示ディスプレイまたは表示灯を介して異常を報知して（ステップＳ１６０）、本処理ルーチンを終了する。

以上説明したように、本実施例に係る半導体装置１０および半導体装置の制御装置５０によれば、外部端子−端子間において接触不良が発生している半導体装置１０の個数を特定することができる。より具体的には、外部クロック端子ＣＴｄ−クロック端子ＣＴまたは外部データ端子ＤＴｄ−データ端子ＤＴといった外部制御端子−制御端子間において接触不良が発生している半導体装置１０の数を特定することができる。すなわち、各半導体装置１０における全てのクロック端子ＣＴまたはデータ端子ＤＴと外部クロック端子ＣＴｄまたは外部データ端子ＤＴｄ間における接触不良を検出することができる。また、クロック端子ＣＴまたはデータ端子ＤＴといった制御端子の導通が確認できるので半導体装置１０の不完全動作の可能性を事前に検出することができる。

また、本実施例に係る半導体装置１０および制御装置５０によれば、新たな検出用の端子を追加することなく、クロック端子ＣＴおよびデータ端子ＤＴといった既存の端子を用いて接触不良が発生している半導体装置１０を検出することができる。

また、本実施例に係る半導体装置１０および半導体装置の制御装置５０によれば、クロック信号ＳＣＫおよびデータ信号ＳＤＡといった検出信号の読み出しエラーが発生していない条件下において、外部端子−端子間における接触不良を検出しているので、検出精度を向上させることができる。

さらに、本実施例に係る半導体装置１０および半導体装置の制御装置５０によれば、電源信号ＶＤＤ＝Ｖの場合に、クロック信号ＳＣＫおよびデータ信号ＳＤＡを用いて、外部クロック端子ＣＴｄ−クロック端子ＣＴ間および外部データ端子ＤＴｄ−データ端子ＤＴ間における接触判定を実行するので、誤検出を防止、低減することができる。すなわち、従来実行されてきた隣接半導体装置間における電源端子と接地端子間の導通に基づく接触不良検出では、隣接する半導体装置の接地端子から接地信号＝Ｖｄｄが得られない場合（電源信号＝０の場合）であっても、半導体装置内部においてリセット信号の入力により電源信号＝Ｖｄｄとなることがある。この結果、電源信号＝０にも関わらず接地信号＝Ｖｄｄが出力されることとなり誤判定を招く場合があった。しかしながら、本実施例に係る半導体装置１０および半導体装置の制御装置５０によれば、この問題点は解決される。

図４および図５を参照して、本実施例に係る半導体装置１０および制御装置５０の応用例について説明する。図４は本実施例に係る半導体装置を備えるインクカートリッジを示す説明図である。図５は本実施例における制御装置としての印刷装置の機能構成を模式的に示す説明図である。

インクカートリッジ（印刷記録材収容体）ＣＡ１〜ＣＡ４には、本実施例に係る半導体装置１０ａ〜１０ｄがそれぞれ装着されている。インクカートリッジＣＡ１〜ＣＡ４は、内部にインクを格納するためのインク収容部を有し、インク収容部に収容されているインクに関する情報は、半導体装置１０ａ〜１０ｄの記憶素子２５に格納されている。

印刷装置５００は、図５に示すように、制御回路５１０、操作部５２０、印刷部とを備えている。印刷部は、キャリッジ５０１に搭載された印字ヘッドＩＨ１〜ＩＨ４を駆動してインクの吐出およびドット形成を行う機構と、このキャリッジ５０１をキャリッジモータ５０２によってプラテン５０４の軸方向に往復動させる機構と、紙送りモータ５０５によって印刷用紙Ｐを搬送する機構とを備えている。キャリッジ５０１をプラテン５０４の軸方向に往復動させる機構は、プラテン５０４の軸と並行に架設されたキャリッジ５０１を摺動可能に保持する摺動軸５０６と、キャリッジモータ５０２の間に無端の駆動ベルト５０７を張設するプーリ５０８と、キャリッジ５０１の原点位置を検出する位置検出センサ（図示しない）等から構成されている。印刷用紙Ｐを搬送する機構は、プラテン５０４、プラテン５０４を回転させる紙送りモータ５０５、図示しない給紙補助ローラ、紙送りモータ５０５の回転をプラテン５０４および給紙補助ローラに伝えるギヤトレイン（図示省略）から構成されている。

キャリッジ５０１にはインクカートリッジＣＡ１〜ＣＡ４が装着される装着部が形成されている。インクカートリッジＣＡ１には黒（Ｋ）インクが収容され、インクカートリッジＣＡ２にはシアン（Ｃ）インク、インクカートリッジＣＡ３にはマゼンタ（Ｍ）インク、インクカートリッジＣＡ４にはイエロ（Ｙ）インクが収容されている。なお、この他に、ライトシアン（ＬＣ）インク，ライトマゼンタ（ＬＭ）インク，ダークイエロ（ＤＹ），ライトブラック（ＬＢ）インク、レッド（Ｒ）インク、ブルー（Ｂ）インクのインクカートリッジＣＡが装着されても良い。

キャリッジ５０１の各装着部には上述の外部端子群が備えられており、インクカートリッジＣＡに備えられている半導体装置１０の端子群と接触することによって、制御回路５１０は、記憶素子２５に対するデータの書き込み、記憶素子２５からのデータの読み出しが可能となる。

制御回路５１０は、印刷装置５００における印刷処理、記憶素子２５に対するデータの読み書きを実行する。制御回路５１０は、図示しない中央処理装置（ＣＰＵ）、メモリ、入出力インターフェース（Ｉ／Ｏ）、内部バスを備えている。

操作部５２０は制御回路５１０によって各種表示を表示するための表示部５２１を備えている。制御回路５１０は、接触が不良な半導体装置を備えるインクカートリッジＣＡの数を表示部５２１上に表示しても良い。

・その他の実施例：
（１）上記各実施例における、クロック端子ＣＴおよびデータ端子ＤＴは、検出端子、または、第２の接点と呼ばれても良く、外部クロック端子ＣＴｄおよび外部データ端子ＤＴｄは第２の装置側接点と呼ばれても良い。

（２）上記実施例では、半導体装置１０の適用例として、インクカートリッジを例にとって説明したが、この他にもトナーカートリッジ、インクリボンカートリッジ等に適用可能である。また、制御装置５０としてインクジェットプリンタを例にとって説明したが、この他にもレーザプリンタ、ドットインパクトプリンタ等として実現されても良い。

以上、実施例、変形例に基づき本発明について説明してきたが、上記した発明の実施の形態は、本発明の理解を容易にするためのものであり、本発明を限定するものではない。本発明は、その趣旨並びに特許請求の範囲を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物が含まれる。

本実施例に係る半導体装置の構成を模式的に説明するための説明図である。 本実施例における制御装置によって実行される装着検出処理における処理ルーチンを示すフローチャートである。 半導体装置の接触の態様を決定するために用いられるテーブルの一例を示す説明図である。 本実施例に係る半導体装置を備えるインクカートリッジを示す説明図である。 本実施例における制御装置としての印刷装置の機能構成を模式的に示す説明図である。

符号の説明

１０、１０ａ、１０ｂ、１０ｃ、１０ｄ…半導体装置
１１…第１のプルアップ抵抗
１２…第２のプルアップ抵抗
２０…内部回路
２５…記憶素子
５０…制御装置
５１…制御回路
ＶＴ…電源端子
ＶＴｄ…外部電源端子
ＲＴ…リセット端子
ＲＴｄ…外部リセット端子
ＣＴ…クロック端子
ＣＴｄ…外部クロック端子
ＤＴ…データ端子
ＤＴｄ…外部データ端子
ＧＴ…接地端子
ＧＴｄ…外部接地端子
ＶＬ…電源線
ＶＬｄ…外部電源線
ＲＬ…リセット信号線
ＲＬｄ…外部リセット信号線
ＣＬ…クロック信号線
ＣＬｄ…外部クロック信号線
ＤＬ…データ信号線
ＤＬｄ…外部データ信号線
ＧＬ…接地線
Ｒ１…第１の抵抗
Ｒ２…第２の抵抗
Ｒ３…第３の抵抗
Ｒ４…第４の抵抗
Ｒ５…第５の抵抗
Ｒ６…第６の抵抗
Ｔ１…第１のトランジスタ
Ｔ２…第２のトランジスタ
Ｔ３…第３のトランジスタ
ＣＡ１、ＣＡ２、ＣＡ３、ＣＡ４…インクカートリッジ
５００…印刷装置
５１０…制御回路
５２０…操作部
５２１…表示部

Claims (13)

1. 半導体装置であって、
   内部回路と、
   前記内部回路を制御する制御信号を入力するために用いられ得る制御端子と、
   前記制御端子に電気的に接続され、オン・オフ切替なプルアップ抵抗と、
   前記プルアップ抵抗をオン・オフするための制御信号を入力するための抵抗制御端子と、
   を備える半導体装置。
2. 請求項１に記載の半導体装置において、
   前記抵抗制御端子は、リセット信号を入力するためのリセット端子である半導体装置。
3. 請求項２に記載の半導体装置において、
   前記リセット信号は、前記記憶素子の動作中は、前記プルアップ抵抗をオフする半導体装置。
4. 請求項１から請求項３のいずれかに記載の半導体装置において、
   前記制御端子は、
   クロック信号を入力するためのクロック端子と、
   データの入出力をおこなうためのデータ端子とを含み、
   前記プルアップ抵抗は、
   前記クロック端子に電気的に接続されている第１のプルアップ抵抗と、
   前記データ端子に電気的に接続されている第２のプルアップ抵抗とを含む半導体装置。
5. 請求項４に記載の半導体装置において、
   前記クロック端子は、外部クロック信号線にバス接続されていると共に第１のプルダウン抵抗が接続されている外部クロック端子と接続可能であり、
   前記外部クロック端子から検出される前記第１のプルアップ抵抗と前記第１のプルダウン抵抗による分圧電圧は、前記外部クロック端子を介して前記外部クロック信号線に接続されている複数の半導体装置における、各前記クロック端子と各前記外部クロック端子との接触の状態の検出に用いられる半導体装置。
6. 請求項４または５に記載の半導体装置において、
   前記データ端子は、外部データ信号線にバス接続されていると共に第２のプルダウン抵抗が接続されている外部データ端子と接続可能であり、
   前記外部データ端子から検出される前記第２のプルアップ抵抗と前記第２のプルダウン抵抗による分圧電圧は、前記外部データ端子を介して前記外部データ信号線に接続されている複数の半導体装置における、各前記データ端子と各前記外部データ端子との接触の状態の検出に用いられる半導体装置。
7. 請求項４から請求項６のいずれかに記載の半導体装置はさらに、
   前記クロック端子と前記内部回路とを接続するクロック信号線と、
   前記データ端子と前記内部回路とを接続するデータ信号線とを備え、
   前記第１のプルアップ抵抗は前記クロック信号線に接続され、
   前記第２のプルアップ抵抗は前記データ信号線に接続されている半導体装置。
8. 請求項１から請求項７のいずれかに記載の半導体装置において、
   前記内部回路は記憶素子である半導体装置。
9. 半導体装置であって、
   リセット信号を入力するためのリセット端子と、
   外部端子と接続可能な検出端子であって、リセット信号が第１のレベルにある場合に、前記検出端子と前記外部端子との接触状態を検出可能な信号を出力する検出端子とを備える半導体装置。
10. 印刷記録材収容体であって、
    印刷記録材を収容する収容室と、
    請求項１から請求項９のいずれかに記載の半導体装置とを備える印刷記録材収容体。
11. 接点を有する複数の半導体装置を制御するための制御装置であって、
    各前記半導体装置の第１の接点と接触可能な複数の第１の装置側接点と、
    各前記半導体装置の第２の接点と接触可能な複数の第２の装置側接点であって、それぞれが共通の信号線にバス接続されている第２の装置側接点と、
    前記第１の装置側接点から前記半導体装置の第１の接点に対してリセット信号を出力するリセット信号出力部と、
    前記リセット信号の出力に応じて、前記信号線に入力される検出信号に基づいて前記第２の装置側接点と接触不良な前記第２の接点を有する半導体装置の数を決定する決定部とを備える制御装置。
12. 請求項１１に記載の制御装置において、
    前記信号線にはプルダウン抵抗が接続されており、
    前記検出信号は、前記プルダウン抵抗と、前記半導体装置の前記第２の接点に接続されているプルアップ抵抗によって得られる分圧電圧を示し、
    前記決定部は前記分圧電圧の値に応じて、前記第２の装置側接点と接触不良な前記第２の接点を有する半導体装置の数を決定する制御装置。
13. 半導体装置の接点と複数の半導体装置が装着され得る制御装置の装置側接点との接触不良を検出する方法であって、
    第１の装置側接点から半導体装置の第１の接点に対してリセット信号を出力し、
    前記リセット信号の出力に応じて、複数の第２の装置側接点がバス接続されている信号線に入力される検出信号に基づいて、前記第２の装置側接点と接触不良な第２の接点を有する半導体装置の数を決定する方法。

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