WO1989000731A1 - Memory device - Google Patents
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- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
Definitions
- the present invention relates to a memory device having a memory configuration to which a RAM for a retain bit is added.
- the memory device having the parity check function is called RA.
- the data is used as the NORMALITY data to perform NORMAL CHECK, for example, 8
- An additional 1-bit parity bit must be added to the data width of the bit. For this reason, a RAM having only one data input port and a data output port for a conventional 8-bit data RAM is used for a variable bit. It was used as a kit.
- the memory device of the invention provides a memory for adding a parity bit, which can simultaneously lead a plurality of bits at the same time as a memory for adding a parity bit.
- a memory for adding a parity bit By using the RAM for the data, it is possible to use multiple bits instead of 1 bit for the parity bits assigned to each word data. The number of memories for the knowledge bits is reduced by handling them together at the top level.
- FIG. 1 is a block diagram of a circuit showing an embodiment of the present invention.
- FIG. 2 is an explanatory diagram of an interface circuit of a parity RAM of this embodiment. is there .
- NORMITY RA 4 RAM for parity bits
- a RAM of 32 kXS bit capacity having the same configuration as the data RAMs 2 to 27 is used.
- the RAM 15 receives the address data AD 1 AD 15 from the CPU 1 and the chip select S 0 to S 7 from the gate G. In addition, it is connected to the interface circuit 5 so as to be able to simultaneously read / write a plurality of bits of the validity data.
- Reference numeral 6 denotes a rebit generating circuit
- 7 denotes a comparing circuit, which is equivalent to the parity bit generating circuit 14 and the comparing circuit 15 of the conventional device shown in FIG. It is. As shown in FIG.
- the interface circuit 5 includes latches a0 to a7, selectors bO to b7, a selector cl, and various buffers. And other than the parity data PDI input from the parity bit generation circuit 6 and the parity data PDO output to the comparison circuit 7. Latch signals DLE to latch circuits a0 to a7, output enable signal of parity data at the time of writing, enable signal 0E, address command code A 'D i! ⁇ AD n + 2 and chip select SO ⁇ S7 are supplied.
- the Retentive RAM 4 has 8 bits, it is possible to write 8 bits at the same time, but it is not possible to write only 1 bit and soto.
- the data bit of the data RAM 20 to 27 is stored in the RAM, which corresponds to the address of the data RAM.
- the 8 bits including the predetermined bit and the / bit including the predetermined bit are called from the latch RAM 4 and latched to the latches aO to a7.
- the chip select S0 to S7 for selecting the data RAM 20 to 27 is selected, and the corresponding selector b0 to b7 is selected.
- only one bit of parity data corresponding to the input PDI from the bit generation circuit 6 is changed, and the other bits are changed.
- a read-mode-light-write cycle that writes these 8-bit data to the operational RAM 4 again is used. Be executed.
- the memory device as a memory for storing parity bits, is a parity memory having the same memory configuration as a 32k ⁇ 8-bit data RAM. Since the RAM was adopted and the parity bits were stored in 8-bit units by the interface circuit for the NORITY RAM, the memory for data was used.
- the memory for NORITY can be stored with only one memory for the eight RAMs, and the effect of reducing the mounting area of the RAM can be obtained. Since the required number of ri is reduced, the cost is reduced.
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Abstract
A RAM for storing only parity bits are combined with data RAMs to provide a memory device that has a parity check capability. Parity bits are derived from RAM data adapted to read and write a plurality of data bits at a time. To support a plurality of data RAMs (20 to 27), a parity RAM (4) for storing these data bits is provided and shared by them. This decreases the number of parity RAMs for the number of data RAMs, thus the chip area.
Description
明 細 書 Specification
メ モ リ 装置 Memory device
技 術 分 野 Technical field
本発明は、 ノ、' リ テ ィ ビ ッ ト 用の R A M が付加さ れた メ モ リ 構成を有す る メ モ リ 装置 に関す る 。 The present invention relates to a memory device having a memory configuration to which a RAM for a retain bit is added.
背 景 技 術 Background technology
コ ン ピ ュ ータ の処理やデータ 通信 な どで、 そ の誤 り を 検出す る ため、 データ コ ー ド に ノ リ テ ィ ビ ッ 卜 を付加 し てノ、' リ テ ィ チ ェ ッ ク が行われて レヽ る 。 To detect such errors in computer processing and data communication, etc., add a parity bit to the data code and add The work is done.
こ のパ リ テ ィ チ ェ ッ ク機能を有す る メ モ リ 装置が R A The memory device having the parity check function is called RA.
M ( ラ ン ダム ア ク セス メ モ リ ） を 用 い て構成 さ れ る 埸 合、 ノ リ テ ィ チ ェ ッ ク を行 う ためのノヽ ' リ テ ィ データ と し て 、 例 え ば 8 ビ ッ ト のデー タ 幅 に 更 に 1 ビ ッ ト の ノ リ テ ィ ビ ッ ト を付加す る必要があ る 。 こ の ため に、 従来は 8 ビ ヅ ト の デー タ 用 の R A M に 対 し て 1 ビ ッ ト の み の データ入力ポー ト お よ びデータ 出力ボー ト を有す る R A M がバ リ テ ィ ビ ッ ト 用 と し て使用 さ れて い た。 If it is configured using M (Random Access Memory), the data is used as the NORMALITY data to perform NORMAL CHECK, for example, 8 An additional 1-bit parity bit must be added to the data width of the bit. For this reason, a RAM having only one data input port and a data output port for a conventional 8-bit data RAM is used for a variable bit. It was used as a kit.
第 3 図ほ こ の種のメ モ リ 装置の一例を示す プ ロ ク 図 であ る。 こ れは 3 2 k X 8 ビ ッ ト のデータ 用 R A M 2 個 に対 し て、 6 4 k X 1 ビ ッ ト のノ リ テ ィ ビ ッ ト 用 の R A M を 1 個使用 し た も の で あ る 。 FIG. 3 is a block diagram showing an example of this type of memory device. This is due to the use of one 64k x 1-bit NORM for the 2bit 32k x 8-bit data RAM. is there .
同図に ぉ レヽ て、 1 1 , 1 2 はデータ 用 R A M、 1 3 は ノ リ テ ィ ビ ッ 卜 用の R A M 、 1 4 はパ リ テ ィ ビ ヅ ト 発生 回路、 1 5 は比較回路で あ り 、 データ 用 R A M I 1 , 1 2 に 8 ビ ッ ト のデータ を書込む時 に 、 こ のデータ に対応
し て 1 ビ ッ 卜 の パ リ テ ィ ビ ッ 卜 が R A M 1 3 の ァ ド レ ス の対応位置に書込まれる。 そ し て図示 し てい ない C P U の選択に よ り デー タ 用 R A M 1 1 あ る レヽ は 1 2 よ り 8 ビ のデータ が読出さ れる と き は、 こ のデータ に対応 す る ノぺ リ テ ィ ビ ト が同時 に R A M 1 3 か ら 読出 さ れ て、 比較回路 1 5 に よ っ てチ ェ ッ ク さ れる。 こ の比較回 路 1° 5 は、 誤 り が検出さ れた と きパ リ テ ィ ア ラ ーム信号 を送出す る よう 構成さ れている。 In this figure, 11 and 12 are data RAMs, 13 is a RAM for no-reality bits, 14 is a parity bit generation circuit, and 15 is a comparison circuit. Yes, when writing 8-bit data to data RAMI 1 and 12 Then, a 1-bit parity bit is written to the RAM 13 at the address corresponding to the address. When a data RAM 11 is read from the data RAM 11 by the selection of a CPU (not shown) and 8 bits of data are read out from the memory, the NORITY corresponding to this data is read. The bits are read from the RAM 13 at the same time and checked by the comparison circuit 15. The comparison circuit 1 ° 5 is configured to transmit a parity alarm signal when an error is detected.
上述の メ モ リ 装置で ほ 3 2 k X 8 ビ 、ソ ト のデータ 用 R A Mの 2 個 に対し、 ノ リ テ ィ ビ ヅ ト 用 と し て 6 4 k X 1 ビ ッ ト の R A Mを 1 個の割合で必要 と し、 こ の 6 4 k X 1 ビ ヅ 卜 の R A M は、 一般に 流通 し てい る 3 2 k X 8 ビ ヅ ト R A M に比較 して高価であ る。 つ ま り 、 データ 用 R A M を 2 n個ま た は 2 n — 1 個使用 し て構成さ れる メ モ リ 装置に は、 データ 用 R A M をサボ一小 す る パ リ テ ィ ビ ッ ト 用 R A M が n個必要 と な る ため、 メ モ リ 装置の容 量を大き ぐした場合で も 、 そ れ に よ っ て ビ ッ ト 単位の価 格の低減が +分に は図れない。 ま た、 データ 甩 R A Mが 多数用い ら れる場合に は、 パ リ テ ィ ビ ッ 卜 用 R A Mの個 数も上記の割合で設け る こ と が必要に な り 、 R A M の実 装面積が大 き く な る と い う 問題も生ず る。 In the above-mentioned memory device, approximately 32 k × 8 bits, two RAMs for the data of the device and one RAM of 64 k × 1 bits for the NORITY bit are used. The 64 k × 1 bit RAM is more expensive than the 32 k × 8 bit RAM which is generally distributed. In other words, a memory device configured using 2n or 2n-1 data RAMs has a parity bit RAM that reduces the data RAM size by one. Therefore, even if the capacity of the memory device is increased, the price per bit cannot be reduced by more than n minutes. In addition, when a large number of data RAMs are used, the number of parity bit RAMs also needs to be provided at the above ratio, and the RAM mounting area is large. There is also the problem of getting worse.
発 明 の 開 示 Disclosure of the invention
本発明は、 こ う し た問題点を解決すべ く な さ れた も の で 、 例 え ば、 3 2 k X 8 ビ ヅ ト R A M の よ う な、 複数 ビ 、 ト データ が同時に リ—— ド /ラ イ ト可能な R A M にパ
リ テ ィ データ を格納す る こ と に よ り 、 ノ、 · リ テ ィ 用 R A M の個数を減少させ た メ モ リ 装置を提供す る こ と を 目 的 と し て レヽ る 。 The present invention has been made to solve such a problem. For example, a plurality of bits and data, such as a 32k × 8-bit RAM, are simultaneously read. Readable / writable RAM The purpose of this invention is to provide a memory device in which the number of RAMs for retention is reduced by storing the retention data.
本発明 に よ れば、 複数ビ ツ ト 構成のデータ記憶領域を 備え、 そ れ ら各データ に対 し て設定される パ リ テ ィ ビ ッ ト のみを格納す る パ リ テ ィ 用 メ モ リ に R A M を使用す る メ モ リ 装置 に お い て 、 複数 ビ ッ ト 構成の ワ ー ド 单位で リ ー ドノラ イ 卜 が行なわれる パ リ テ ィ 用 R A M と 、 前記 データ記憶領域に書き込 ま れ る データ に対す る パ リ テ ィ ビ ッ ト を前記パ リ テ ィ 用 R A M の対応す る ビ ッ ト 位置に 格納す る イ ン タ ー フ ヱ イ ス手段 と 、 前記データ 記憶領域 か ら読み出さ れる.データ のバ リ テ ィ チ ェ ッ ク に際し て前 記ノ リ テ ィ 用 R A M の対応位置 に格納さ れた ビ ト デ ー タ を選択 し て 出力す る選択手段 と を具備 し て な る メ モ リ 装置が提供で き る 。 According to the present invention, a parity memo having a data storage area having a plurality of bits and storing only parity bits set for the data is provided. In a memory device using a RAM as a memory, a parity RAM in which a read write is performed at a word level in a multi-bit configuration, and a write in the data storage area Interface means for storing parity bits for the data to be stored at corresponding bit positions of the parity RAM; and a data storage area for storing the parity bits. And selecting means for selecting and outputting the bit data stored at the corresponding position of the above-mentioned NORM RAM when performing the data validity check. A new memory device can be provided.
従 っ て太発明のメ モ リ 装置は、 パ リ テ ィ ビ ツ ト を付加 す る た めのメ モ リ と し て同時 に複数 ビ ヅ 卜 の リ ー ド ラ ィ 卜 が行え る パ リ テ ィ 用 R A M を用レヽ る こ と に よ り 、 各 ワ ー ド デー タ に 割 り あ て ら れ る ノ リ テ ィ ビ ッ ト を 、 1 ビ ッ ト 单位で な し に、 複数ビ ッ ト 单位で ま と め て取 り 扱 う よ う に し て、 ノペ リ テ ィ ビ ッ ト 用 メ モ リ の個数の減少を 図 っ て い る 。 Therefore, the memory device of the invention provides a memory for adding a parity bit, which can simultaneously lead a plurality of bits at the same time as a memory for adding a parity bit. By using the RAM for the data, it is possible to use multiple bits instead of 1 bit for the parity bits assigned to each word data. The number of memories for the knowledge bits is reduced by handling them together at the top level.
図面の簡単な説明 BRIEF DESCRIPTION OF THE FIGURES
第 1 図は本発明の一実施例を示す ブ ロ ッ ク構成図、 第 2 図ほ ノ、 · リ テ ィ 用 R A M の イ ン タ ー フ ェ イ ス回路を.示す
説明図、 第 3 図は従来のノ リ テ ィ 甩 R A M を用いた メ モ リ 構成を示す ブロ ッ ク 図であ る 。 Fig. 1 is a block diagram showing an embodiment of the present invention, and Fig. 2 shows an interface circuit of a RAM for retention. FIG. 3 is a block diagram showing a memory configuration using a conventional NOR RAM.
発明を実施す る ための最良の形態 BEST MODE FOR CARRYING OUT THE INVENTION
以下、 図面を用いて本究明の一実施例について詳細に 説明する 。 Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings.
第 1 図ほ本発明の一実施例を示す回路の構成プロ ッ ク 図であ り 、 第' 2 図は本実施例のパ リ テ ィ 甩 R A M のイ ン ターフ ェ イ ス回路の説明図である 。 FIG. 1 is a block diagram of a circuit showing an embodiment of the present invention. FIG. 2 is an explanatory diagram of an interface circuit of a parity RAM of this embodiment. is there .
第 1 図 に おいて、 1 はブロ セ ヅ サ （ C P U ) 、 2 0 〜 2 7 ほ 8 個の デー タ 用 R A M で、 そ れぞれ 3 2 k X 8 ビ ト の記億容量の も の 、 3 はデ コ ーダで、 C P U 1 か ら の ァ ド レ ス指令 コ ー ド A D ！! 〜 A D n + 2 を S 0 〜 S 7 の 8 個のチ ッ プセ レ ク^ト に変換してデータ 用 R A M 2 0 〜 2 7 に送る も のであ る 。 In FIG. 1, reference numeral 1 denotes a processor (CPU), and 20 to 27 data RAMs each having a storage capacity of 32 k × 8 bits each. And 3 are decoders, and the address command code from CPU 1 is AD! ~ A Dn +2 is converted into eight chipselects S0 to S7 and sent to the data RAMs 20 to 27.
4 ほ パ リ テ ィ ビ ヅ 卜 用の R A M (以下、 ノぺ リ テ ィ R A 4 RAM for parity bits (hereinafter referred to as NORMITY RA
M 4 と い う ） で、 上記データ 用 R A M 2 ひ〜 2 7 と 同様 構成の 3 2 k X S ビ ッ ト 容量の R A Mが用い ら れる。 こ の R A M 1 5 ほ、 上言己 C P U 1 か ら の ァ ド レスデ一タ A D 1 A D 1 5と 、 オ ア ゲー ト G か ら の チ ブ セ レ ク ト S 0 〜 S 7 が入力さ れ、 かつイ ン タ ー フ ェ イ ス回路 5 と 接続され、 バ リ テ ィ データ を複数ビ ト 同時に リ 一ド / ラ イ 卜 す る こ と がで き る よ う に構成 さ れ る 。 6 は ノ、' リ テ ィ ビ ッ ト 発生回路、 7 ほ比較回路で、 と も に前記第 3 図の従来装置の パ リ テ イ ビ ツ 発生回路 1 4 、 比較回路 1 5 と 同等のもので ある。
イ ン タ ー フ ヱ イ ス 回路 5 は第 2 図 に 示す よ う に ラ ッ チ a 0 〜 a 7 、 セ レ ク タ b O 〜 b 7 、 セ レ ク タ c l お よ び 各種の バ ッ フ ァ な ど を有 し 、 ノペ リ テ ィ ビ ッ ト 発生回路 6 か ら入力す る ノ リ テ ィ デー タ P D I 、 比較回路 7 に 出力 さ れ る ノ リ テ ィ デー タ P D O の 外 、 ラ ッ チ 回路 a 0 〜 a 7 への ラ ッ チ信号 D L E 、 ラ イ ト 時 の パ リ テ ィ デ ー タ の 出 カ イ ネ ー ブ ル信号 0 E 、 ア ド レ ス 指令 コ ー ド A' D i！ 〜 A D n + 2 や チ ッ プ セ レ ク ト S O 〜 S 7 が供給 さ れ て い る 。 M4), a RAM of 32 kXS bit capacity having the same configuration as the data RAMs 2 to 27 is used. The RAM 15 receives the address data AD 1 AD 15 from the CPU 1 and the chip select S 0 to S 7 from the gate G. In addition, it is connected to the interface circuit 5 so as to be able to simultaneously read / write a plurality of bits of the validity data. Reference numeral 6 denotes a rebit generating circuit, and 7 denotes a comparing circuit, which is equivalent to the parity bit generating circuit 14 and the comparing circuit 15 of the conventional device shown in FIG. It is. As shown in FIG. 2, the interface circuit 5 includes latches a0 to a7, selectors bO to b7, a selector cl, and various buffers. And other than the parity data PDI input from the parity bit generation circuit 6 and the parity data PDO output to the comparison circuit 7. Latch signals DLE to latch circuits a0 to a7, output enable signal of parity data at the time of writing, enable signal 0E, address command code A 'D i! ~ AD n + 2 and chip select SO ~ S7 are supplied.
そ し て 、 データ 用 R A M 2 0 〜 2 7 に デー タ が書込 ま れ る 時 に 、 こ の デー タ に 対応 す る パ リ テ ィ の 値 を パ リ テ ィ R A M 4 に書込む こ と に な る が、 ノ、' リ テ ィ R A M 4 は 8 ビ ッ 卜 の た め 、 同時 に 8 ビ の書込み は行え る が 1 ビ 、ソ ト の みの書込み は不可能で あ る 。 Then, when data is written to the data RAMs 20 to 27, the parity value corresponding to the data is written to the parity RAM 4. However, since the Retentive RAM 4 has 8 bits, it is possible to write 8 bits at the same time, but it is not possible to write only 1 bit and soto.
こ の た め、 データ 用 R A M 2 0 〜 2 7 の デー タ に 付カロ す る ノ リ テ ィ ビ ッ ト を 、 そ 'の ァ ド レ ス に 対応 す る ノ、' リ テ ィ R A M 4 の所定 ビ ッ ト 位置 に 格納す る 際 に は、 ノ、' リ テ ィ R A M 4 か ら 所定 ビ ヅ 卜 を含む 8 ビ 、 / ト を呼出 し て ラ ッ チ a O 〜 a 7 に ラ ッ チ す る 。 そ し て 、 デー タ 用 R A M 2 0 〜 2 7 を選択す る チ ッ プ セ レ ク ト S 0 〜 S 7 に し た がレヽ 、 対応す る セ レ ク タ b 0 〜 b 7 を選択 し て 、 ノ、' リ テ ィ ビ ッ ト 発生回路 6 か ら の入力 P D I に 応 じ た 1 ビ ッ ト 分の パ リ テ ィ デー タ の み を変更 し 、 他の.ビ ッ ト は そ の ま ま に し て 、 再度そ れ ら 8 ビ ッ ト デー タ を ノペ リ テ ィ R A M 4 に 書込む リ ー ド · モ デ フ ア イ · ラ イ ト ' サ イ ク ルが
実行される 。 For this reason, the data bit of the data RAM 20 to 27 is stored in the RAM, which corresponds to the address of the data RAM. When storing the data at the predetermined bit position, the 8 bits including the predetermined bit and the / bit including the predetermined bit are called from the latch RAM 4 and latched to the latches aO to a7. You Then, the chip select S0 to S7 for selecting the data RAM 20 to 27 is selected, and the corresponding selector b0 to b7 is selected. Then, only one bit of parity data corresponding to the input PDI from the bit generation circuit 6 is changed, and the other bits are changed. In the meantime, a read-mode-light-write cycle that writes these 8-bit data to the operational RAM 4 again is used. Be executed.
つ ぎに、 デ一タ読み出 し時に ノ リ テ ィ R A M 4 か ら パ リ テ ィ ビ ッ ト を読出すに は、 ま ずデータ 用 R A M 2 0 〜 2 7 のデータ格納位置に対応す る ビ ッ ト 位置か ら 8 ビ ト のパ リ テ ィ デー タ が読出 され、 そ れ ら が ラ ッ チ回路 a 0 〜 a 7 に ラ ッ チ さ れる 。 ついで、 セ レ ク タ c 1 に人 力 さ れ る ア ド レス指令 コー ド A D n〜 A D n + 2 に よ り データ 用 R A M 2 0 〜 2 7 のデータ に付加すべ き 1 ビ ッ 卜 のノ リ テ イ データ P D 0 がセ レ ク タ c 1 か ら比較回路 7 に送出さ れる 。 In order to read parity bits from the NORITY RAM 4 at the time of data reading, first, the data storage locations of the data RAMs 20 to 27 must be read. Eight bits of parity data are read from the bit positions, and are latched by the latch circuits a0 to a7. Next, the address command codes AD n to AD n +2 input to the selector c 1 add 1-bit data to the data in the data RAMs 20 to 27. Retain data PD 0 is sent from selector c 1 to comparison circuit 7.
_ こ の よ う に構成 さ れ る 本実施例の メ モ リ 装置で は 、 デ一タ用 R A M と して 3 2 k X 8 ビ ッ ト の R A M 8 個を 設け た と き 、 そ の 8 個分の パ リ テ'ィ デー タ がィ ン タ ー フ ェ イ ス回路 5 に よ り 8 ビッ ト 分ずつ 3 2 k 8 ビ ケ ト の パ リ テ ィ R A M 4 に 記憶 さ れ る 。 そ し て パ リ テ ィ チ ェ ク時に は格納された 8 ビ ッ ト のノ リ テ ィ データ を イ ン タ 一 フ ェ イ ス回路 5 に よ り 、 データ 用 R A M 2 0 〜 2 7 を指定す る ア ド レ ス指令 コー ド に対応 し て 1 ビ ヅ 卜 ずつ読出 さ れる 。 そ し て選択さ れたデータ に対応 し て発 生する パ リ テ ィ ビ ッ 卜 がパ リ テ ィ ビ ト 発生回路 6 か ら 送出さ れる こ と に よ り 、 比較回路 7 に てパ リ テ ィ チエ ツ ク さ れて、 誤 り が検出さ れた場合ほパ リ テ ィ ア ラーム信 号を送出す る 。 _ In the memory device of the present embodiment configured as described above, when eight 32k × 8-bit RAMs are provided as data RAMs, the 8 The parity data for each piece is stored in the 32k8-bit parity RAM 4 by the interface interface circuit 5 in 8-bit units. In the parity check, the data RAMs 20 to 27 are designated by the interface circuit 5 using the stored 8-bits of nori- ty data. The data is read one bit at a time in accordance with the address command code. The parity bit generated corresponding to the selected data is transmitted from the parity bit generation circuit 6, and the parity bit is transmitted to the comparison circuit 7. If the error is detected by a technical check, a parity alarm signal is transmitted.
以上、 本発明の一実施例を説明 し たが、 本発明 は こ れ に限定さ れる も ので な く 、 本発明の要旨の範囲内で種々
の変形が可能で あ っ て、 こ れ ら を本発明の範囲か ら排除 す る も の で は ない。 As described above, one embodiment of the present invention has been described. However, the present invention is not limited to the embodiment, and various embodiments may be made within the scope of the present invention. These modifications are possible and do not exclude these from the scope of the present invention.
産業上の利用可能性 Industrial applicability
本発明の メ モ リ 装置は、 パ リ テ ィ ビ ッ ト を格納す る メ モ リ と し て、 3 2 k X 8 ビ ヅ 卜 のデータ 用 R A M と 同一 メ モ リ 構成のパ リ テ ィ R A M を採甩 し て、 ノ リ テ ィ R A M 用の イ ン タ ー フ ェ イ ス回路 に よ り 8 ビ ッ ト 分ずつパ リ ティ ビ ッ ト を格納 し た の で、 データ 用 メ モ リ の 8 個に対 し て ノ リ テ ィ 用 メ モ リ は 1 個で格納で き る こ と に な り 、 R A M の実装面積が減少す る効果が得 ら れ る と と も に 、 メ モ リ の所要個数が減ず る の で そ の コ ス 卜 が低減す る効 果があ る 。
The memory device according to the present invention, as a memory for storing parity bits, is a parity memory having the same memory configuration as a 32k × 8-bit data RAM. Since the RAM was adopted and the parity bits were stored in 8-bit units by the interface circuit for the NORITY RAM, the memory for data was used. The memory for NORITY can be stored with only one memory for the eight RAMs, and the effect of reducing the mounting area of the RAM can be obtained. Since the required number of ri is reduced, the cost is reduced.
Claims
( 1 ) 複数ビ ッ ト構成のデータ記憶領域を備え、 それ ら各デ一タ に対して設定さ れるバ リ テ ィ ビ ッ トのみを格 納す る パ リ テ ィ 用メ モ リ に R A M を使用す る メ モ リ 装置 は、 次を含む ： ： (1) RAM in parity memory that has a data storage area with a multiple-bit configuration and stores only the validity bits set for each data. Memory devices that use the following include::
複数ビ ッ ト 構成の ヮー ド单位で リ 一 ドノラ イ ト が行な われる ノ リ テ ィ 用 R A M ； RAM for NORMITY where read-write is performed at the leading level in a multi-bit configuration;
前記データ記憶領域に書き込ま れる データ に対する パ リ テ イ ビ ッ ト を前記パ リ テ ィ 用 R A M の対応す る ビ ッ ト 位置に格納する イ ン タ ー フ ェ イ ス手段 ； An interface means for storing a parity bit for the data to be written into the data storage area at a corresponding bit position of the parity RAM;
前記デー タ 記憶領域か ら 読み出 さ れ る データ の パ リ テ ィ チ ェ ッ ク に際 して前記バ リ テ ィ 用 R A Mの対応位置 に 格納 さ れ た ビ 卜 データ を選択 し て出力す る 選択手 At the time of parity check of data read from the data storage area, the bit data stored at the corresponding position of the parity RAM is selected and output. Choice hand
( 2 ) 前記パ リ テ ィ 用 R A M は、 n ビ ト 単位のデー タ を格納 し、 その n ビ ッ 卜 の各ビ ッ ト データ が前記デー タ記憶領域の区分さ れた n 個の領域に対応す る よ う に割 り 当て ら れてい る こ と を特徴 と す る請求の範囲第 （ 1 ) 項記載の メ モ リ 装置。 (2) The parity RAM stores data in units of n bits, and each bit data of the n bits is stored in n divided areas of the data storage area. The memory device according to claim 1, wherein the memory device is assigned so as to correspond.
( 3 ) 前記データ記憶領域を、 m個のデータ R A M に よ り 構成 し、 前記パ リ テ ィ 用 R A M も データ R A M と 同 一構成 と し た こ と を特徴 と す る請求の範圏第 ( 2 ) 項記 載の メ モ リ 装置。
( 4 ) 前記選択手段は、 データ R A M の ア ド レ ス指令 コ ー ド A D n〜 A D n + 2 に よ り ノペ リ テ ィ ビ ッ ト を選択す る よ う に し た こ と を特徴 と す る請求の範囲第 （ 1 ) 項記 載のメ モ リ 装置。
(3) The data storage area is configured by m data RAMs, and the parity RAM is configured to have the same configuration as the data RAM. 2) The memory device described in the item. (4) The selecting means selects the operational bit in accordance with an address command code ADn to ADn + 2 of a data RAM. The memory device according to claim (1).
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62/178427 | 1987-07-17 | ||
| JP62178427A JPS6421651A (en) | 1987-07-17 | 1987-07-17 | Memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO1989000731A1 true WO1989000731A1 (en) | 1989-01-26 |
Family
ID=16048317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/JP1988/000703 WO1989000731A1 (en) | 1987-07-17 | 1988-07-15 | Memory device |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS6421651A (en) |
| WO (1) | WO1989000731A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004063074A (en) * | 2002-07-26 | 2004-02-26 | Samsung Electronics Co Ltd | Semiconductor memory device |
Families Citing this family (4)
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|---|---|---|---|---|
| JPH0314149A (en) * | 1989-06-13 | 1991-01-22 | Matsushita Electric Ind Co Ltd | Read/write controller of memory unit |
| JPH03229339A (en) * | 1990-02-05 | 1991-10-11 | Nec Corp | Memory data error detecting circuit |
| JP5012366B2 (en) | 2007-09-26 | 2012-08-29 | Ｔｄｋ株式会社 | Reproduction signal evaluation method |
| JP6370528B2 (en) * | 2011-09-30 | 2018-08-08 | ラムバス・インコーポレーテッド | Sharing check bit memory devices between memory devices |
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| JPS57117198A (en) * | 1981-01-13 | 1982-07-21 | Omron Tateisi Electronics Co | Memory system with parity |
| JPS593797A (en) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | Storage device |
Family Cites Families (1)
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|---|---|---|---|---|
| JPS61214040A (en) * | 1985-03-20 | 1986-09-22 | Fujitsu Ltd | Parity circuit of memory |
-
1987
- 1987-07-17 JP JP62178427A patent/JPS6421651A/en active Pending
-
1988
- 1988-07-15 WO PCT/JP1988/000703 patent/WO1989000731A1/en unknown
Patent Citations (3)
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|---|---|---|---|---|
| JP2004063074A (en) * | 2002-07-26 | 2004-02-26 | Samsung Electronics Co Ltd | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6421651A (en) | 1989-01-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| AK | Designated states |
Kind code of ref document: A1 Designated state(s): US |
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| AL | Designated countries for regional patents |
Kind code of ref document: A1 Designated state(s): DE FR GB |