JPH02194545A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02194545A JPH02194545A JP1013403A JP1340389A JPH02194545A JP H02194545 A JPH02194545 A JP H02194545A JP 1013403 A JP1013403 A JP 1013403A JP 1340389 A JP1340389 A JP 1340389A JP H02194545 A JPH02194545 A JP H02194545A
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- JP
- Japan
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- clock
- circuit
- twice
- thickness
- bus
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000007257 malfunction Effects 0.000 abstract description 8
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Landscapes
- Static Random-Access Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の構成に利用され、特に、クロ
ックドライバからクロックバスを通して回路ブロックに
クロック信号を供給する半導体集積回路に関する。
ックドライバからクロックバスを通して回路ブロックに
クロック信号を供給する半導体集積回路に関する。
本発明は、クロックドライバを介して回路ブロックにク
ロック信号を供給するクロックバスを備えた半導体集積
回路において、 前記クロックバスの太さを他の信号配線の太さの約２倍
以上とすることにより、 クロックスキューを小さくし、それによる回路の誤動作
を防止できるようにしたものである。
ロック信号を供給するクロックバスを備えた半導体集積
回路において、 前記クロックバスの太さを他の信号配線の太さの約２倍
以上とすることにより、 クロックスキューを小さくし、それによる回路の誤動作
を防止できるようにしたものである。
近年、この種の半導体集積回路は、大規模化、高集積化
が急速に進んでおり、それによって、Ｄ−フリップフロ
ップやシフトレジスタ等のクロック信号の人力を必要と
する回路ブロックを多数有するようになった。また、高
集積化のため、配線は非常に細かくなり、必然的にスル
ーホールも小さくなるので、配線抵抗、スルーホール抵
抗といったものが増大してきている。
が急速に進んでおり、それによって、Ｄ−フリップフロ
ップやシフトレジスタ等のクロック信号の人力を必要と
する回路ブロックを多数有するようになった。また、高
集積化のため、配線は非常に細かくなり、必然的にスル
ーホールも小さくなるので、配線抵抗、スルーホール抵
抗といったものが増大してきている。
前述したように、従来の半導体集積回路は、大規模化に
伴い、クロック信号の人力を必要とする回路ブロックの
数が増え、それにより第６図に示すように、一つのクロ
ックドライバＡから多数の回路ブロックＢにクロック信
号を供給することになる。この際、クロックバスＤには
、配線抵抗、配線容量、回路ブロックの入力容量および
スルーホール抵抗が寄生的に含まれており、クロックド
ライバＡからの電気的等価回路図は第７図のようになる
。第７図において、１．２．３、 は節点、Ｃ１、Ｃ２
、Ｃ３、は寄生容量、ならびにＲ１、Ｒ２、Ｒ３、は寄
生抵抗である。また、−は第−層配線、 は第二層配
線を示す。第７図を見れば明らかなように、節点１、節
点２および節点３におけるクロック信号の伝達時間には
差があり、寄生抵抗が大きくなればなるほど、その差は
大きくなる。
伴い、クロック信号の人力を必要とする回路ブロックの
数が増え、それにより第６図に示すように、一つのクロ
ックドライバＡから多数の回路ブロックＢにクロック信
号を供給することになる。この際、クロックバスＤには
、配線抵抗、配線容量、回路ブロックの入力容量および
スルーホール抵抗が寄生的に含まれており、クロックド
ライバＡからの電気的等価回路図は第７図のようになる
。第７図において、１．２．３、 は節点、Ｃ１、Ｃ２
、Ｃ３、は寄生容量、ならびにＲ１、Ｒ２、Ｒ３、は寄
生抵抗である。また、−は第−層配線、 は第二層配
線を示す。第７図を見れば明らかなように、節点１、節
点２および節点３におけるクロック信号の伝達時間には
差があり、寄生抵抗が大きくなればなるほど、その差は
大きくなる。
このクロック信号の伝達時間の差は−９にはクロックス
キューと呼ばれているが、これが大きいと回路が誤動作
する危険性がでてくるため、クロックスキューは小さい
ほどよい。しかし、回路の高集積化に伴い、非常に細い
配線が使われるようになり、配線抵抗、スルーホール抵
抗が大きくなってきている。特に、多層配線に七けるス
ルーホール抵抗は、数十Ωにまで達する場合もあり、ス
ルーホールを多数持つ大規模な回路では、クロックスキ
ニーが急激に悪化し、回路の誤動作を招来する欠点があ
る。
キューと呼ばれているが、これが大きいと回路が誤動作
する危険性がでてくるため、クロックスキューは小さい
ほどよい。しかし、回路の高集積化に伴い、非常に細い
配線が使われるようになり、配線抵抗、スルーホール抵
抗が大きくなってきている。特に、多層配線に七けるス
ルーホール抵抗は、数十Ωにまで達する場合もあり、ス
ルーホールを多数持つ大規模な回路では、クロックスキ
ニーが急激に悪化し、回路の誤動作を招来する欠点があ
る。
本発明の目的は、前記の欠点を除去することにより、タ
ロツクスキューを小さくし、それによる回路の誤動作の
防止を図った半導体集積回路を提供することにある。
ロツクスキューを小さくし、それによる回路の誤動作の
防止を図った半導体集積回路を提供することにある。
本発明は、クロックドライバを介して回路ブロックにク
ロック信号を供給するクロックバスを備えた半導体集積
回路において、前記クロックバスは他の信号を供給する
信号配線の約２倍以上の太さを有することを特徴とする
。
ロック信号を供給するクロックバスを備えた半導体集積
回路において、前記クロックバスは他の信号を供給する
信号配線の約２倍以上の太さを有することを特徴とする
。
また、本発明は、前記クロックバスがスルーホールを介
して多層にわたる場合には、前記スルーホールの大きさ
も他の信号配線用のスルーホールの大きさの約２倍以上
の大きさに設定される。
して多層にわたる場合には、前記スルーホールの大きさ
も他の信号配線用のスルーホールの大きさの約２倍以上
の大きさに設定される。
本発明において、クロック信号を供給するクロックバス
（スルーホールを含めて）の太さは、他の信号配線より
も約２倍以上太く設定される。
（スルーホールを含めて）の太さは、他の信号配線より
も約２倍以上太く設定される。
ところで、節点に回路ブロック（能動源）が接続された
ＲＣ回路網の解析はすでに詳細になされており、容１ｃ
よりも抵抗Ｒの影響がはるかに大きいことが調べられて
いる。（例えば、ナゲエル。
ＲＣ回路網の解析はすでに詳細になされており、容１ｃ
よりも抵抗Ｒの影響がはるかに大きいことが調べられて
いる。（例えば、ナゲエル。
エル、ダブリウ、、ｒｓＰＩｃＥ２：半導体回路シミュ
レーション用コンピュータプログラム」エレクトロエッ
クス リサーチ ラボラトリ レポート、 （Ｎａｇ
ｅｌ、Ｌ、Ｗ、、 「Ｓ Ｐ ＩＣＥ ２ ：Ａ
ＣｏｍｐｕｔｅｒＰｒｏｇｒａｍ ｔｏ Ｓｉｍｕｌａ
ｔｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｃ１ｒｃｕｉｔｓ
、 ＪＥｌｅｃｔｒｏｎ＋ｃｓ Ｒｅ５ｅａｒｃｈ Ｌ
ａｂｏｒａｔｏｒｙ Ｒｅｐｏｒｔ、）ｎｏ、ＥＲＬ−
Ｍ５２０．υｎ１ｖｅｒｓｉｔｙ ｏｆ Ｃａ１ｉｆｏ
ｒｎｉａ、Ｂｅｒｋｅｌｅｙ、Ｍａｙ９、１９７５．
参照〉。
レーション用コンピュータプログラム」エレクトロエッ
クス リサーチ ラボラトリ レポート、 （Ｎａｇ
ｅｌ、Ｌ、Ｗ、、 「Ｓ Ｐ ＩＣＥ ２ ：Ａ
ＣｏｍｐｕｔｅｒＰｒｏｇｒａｍ ｔｏ Ｓｉｍｕｌａ
ｔｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｃ１ｒｃｕｉｔｓ
、 ＪＥｌｅｃｔｒｏｎ＋ｃｓ Ｒｅ５ｅａｒｃｈ Ｌ
ａｂｏｒａｔｏｒｙ Ｒｅｐｏｒｔ、）ｎｏ、ＥＲＬ−
Ｍ５２０．υｎ１ｖｅｒｓｉｔｙ ｏｆ Ｃａ１ｉｆｏ
ｒｎｉａ、Ｂｅｒｋｅｌｅｙ、Ｍａｙ９、１９７５．
参照〉。
従って、クロックバスの太さを約２倍以上にすると、抵
抗Ｒは約２以下、容量Ｃは約２倍以上になるけれども、
抵抗Ｒの低減が利いてクロックスキューは大幅に小さく
なり、回路の誤動作を防止することが可能となる。
抗Ｒは約２以下、容量Ｃは約２倍以上になるけれども、
抵抗Ｒの低減が利いてクロックスキューは大幅に小さく
なり、回路の誤動作を防止することが可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例を示す回路図である。
本第−実施例は、クロックドライバＡを介して回路ブロ
ック已にクロック信号を供給するクロックバスＤを備え
た半導体集積回路において、クロックバスＤは他の信号
を供給する図外の信号配線の２倍の太さを有する。ここ
で、−は第−層配線、 は第二層配線を示し、スルー
ホールの大きさも他の信号線スルーホールの２倍の大き
さにしである。
ック已にクロック信号を供給するクロックバスＤを備え
た半導体集積回路において、クロックバスＤは他の信号
を供給する図外の信号配線の２倍の太さを有する。ここ
で、−は第−層配線、 は第二層配線を示し、スルー
ホールの大きさも他の信号線スルーホールの２倍の大き
さにしである。
本発明の特徴は、第１図において、他の信号を供給する
信号配線の太さの２倍の太さを有するクロックバスＤ（
スルーホールを含む）を設けたことにある。
信号配線の太さの２倍の太さを有するクロックバスＤ（
スルーホールを含む）を設けたことにある。
第２図は第１図の等化回路図で、第７図に示した従来例
の等価回路において、Ｃ１＝Ｃ２＝Ｃ３＝Ｃ５Ｒ１＝Ｒ
２＝Ｒ３＝Ｒとしたものである。
の等価回路において、Ｃ１＝Ｃ２＝Ｃ３＝Ｃ５Ｒ１＝Ｒ
２＝Ｒ３＝Ｒとしたものである。
第３図は、前述した参考文献の５ＰＩＣＥプログラムを
用い、従来例の場合、Ｒ−８０Ω、Ｃ＝０．１２ｐＦと
し、本第−実施例の場合、Ｒ＝４０Ω、Ｃ＝０．２４ｐ
Ｆとしてそれぞれクロックスキニーを計算した結果を比
較して示したものである。第３図は各節点の節点１に対
するクロックスキューを表す特性曲線であり、これより
本第−実施例のクロックスキューは、従来より２５％程
度小さくなっていることがわかる。
用い、従来例の場合、Ｒ−８０Ω、Ｃ＝０．１２ｐＦと
し、本第−実施例の場合、Ｒ＝４０Ω、Ｃ＝０．２４ｐ
Ｆとしてそれぞれクロックスキニーを計算した結果を比
較して示したものである。第３図は各節点の節点１に対
するクロックスキューを表す特性曲線であり、これより
本第−実施例のクロックスキューは、従来より２５％程
度小さくなっていることがわかる。
第４図は本発明の第二実施例の等価回路図である。本第
二実施例は、第１図の第一実施例において、クロックド
ライバＡを一つから二つにしドライブ能力を２倍とした
ものである。
二実施例は、第１図の第一実施例において、クロックド
ライバＡを一つから二つにしドライブ能力を２倍とした
ものである。
第５図は本第二実施例について、第一実施例と同様のシ
ミニレ−ジョンを行った結果を示す特性図である。
ミニレ−ジョンを行った結果を示す特性図である。
第５図において、−は第一実施例、＋は第二実施例の結
果を示し、 ・ は第一実施例に対する従来例（１）、
×は第二実施例に対する従来例（２）の結果を示す。
果を示し、 ・ は第一実施例に対する従来例（１）、
×は第二実施例に対する従来例（２）の結果を示す。
この第一実施例と第二実施例の結果とを見比べれば、ド
ライブ能力を上げたときのクロックスキューの改善率は
、３％〜７％程度であり、クロックスキューを小さくす
るためには、ドライブ能力を上げることよりも、クロッ
クバスＤを太くする方が、はるかに効果が大きいことが
わかる。
ライブ能力を上げたときのクロックスキューの改善率は
、３％〜７％程度であり、クロックスキューを小さくす
るためには、ドライブ能力を上げることよりも、クロッ
クバスＤを太くする方が、はるかに効果が大きいことが
わかる。
また、クロックスキューを十分に小さくするためには、
前述の実施例よりクロックバスの太さは他の信号線の太
さの約２倍以上必要なことが分かる。
前述の実施例よりクロックバスの太さは他の信号線の太
さの約２倍以上必要なことが分かる。
以上説明したように、本発明は、クロックバスを他の信
号線よりも太くしてやることにより、クロックスキュー
を小さくすることができ、それによって、Ｄ−フリップ
フロップ、シフトレジスフ等の回路ブロックのクロック
スキューに起因する誤動作を少なくできる効果がある。
号線よりも太くしてやることにより、クロックスキュー
を小さくすることができ、それによって、Ｄ−フリップ
フロップ、シフトレジスフ等の回路ブロックのクロック
スキューに起因する誤動作を少なくできる効果がある。
第１図は本発明の第一実施例を示す回路図。
第２図はその等価回路図。
第３図はそのクロックスキュー特性図。
第４図は本発明の第二実施例の等価回路図。
第５図はそのクロックスキュー特性図。
第６図は従来例を示す回路図。
第７図はその等価回路図。
Ａ・・・クロックドライバ、Ｂ・・・回路ブロック、Ｃ
１Ｃ１〜Ｃ３・・・寄生容量、Ｄ・・・クロックバス、
Ｒ１Ｒ１〜Ｒ３・・・寄生抵抗。 Ａニア０ツフトライバ Ｄ： Ｂ：回＠７−ロ、７ノ ７０・、フッＮ人 吊−実路ゆ］の４べ Ｍ １ 図 Ａ：２０−ノフドライ八゛ Ｂ：回路７口り７ Ｃ：寄生さ量 Ｒ：寄生ａへ １、２．３・：肺７色 第−夷距例（８１西回石） ￥１２ 回 萬 和 声、 戸へ一芙ンぜ・１ （りＯ−／クスモエー符狂）Ａ：ク
ロ 、フトーライバ Ｃ：画工さ量 １．２．３−−：作条・ 不 図 冒 図
１Ｃ１〜Ｃ３・・・寄生容量、Ｄ・・・クロックバス、
Ｒ１Ｒ１〜Ｒ３・・・寄生抵抗。 Ａニア０ツフトライバ Ｄ： Ｂ：回＠７−ロ、７ノ ７０・、フッＮ人 吊−実路ゆ］の４べ Ｍ １ 図 Ａ：２０−ノフドライ八゛ Ｂ：回路７口り７ Ｃ：寄生さ量 Ｒ：寄生ａへ １、２．３・：肺７色 第−夷距例（８１西回石） ￥１２ 回 萬 和 声、 戸へ一芙ンぜ・１ （りＯ−／クスモエー符狂）Ａ：ク
ロ 、フトーライバ Ｃ：画工さ量 １．２．３−−：作条・ 不 図 冒 図
Claims (1)
- 【特許請求の範囲】 １、クロックドライバを介して回路ブロックにクロック
信号を供給するクロックバスを備えた半導体集積回路に
おいて、 前記クロックバスは他の信号を供給する信号配線の約２
倍以上の太さを有する ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1013403A JPH02194545A (ja) | 1989-01-23 | 1989-01-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1013403A JPH02194545A (ja) | 1989-01-23 | 1989-01-23 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02194545A true JPH02194545A (ja) | 1990-08-01 |
Family
ID=11832163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1013403A Pending JPH02194545A (ja) | 1989-01-23 | 1989-01-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02194545A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5812490A (en) * | 1997-02-27 | 1998-09-22 | Mitsubishi Denki Kabushiki Kaisha | Synchronous dynamic semiconductor memory device capable of restricting delay of data output timing |
-
1989
- 1989-01-23 JP JP1013403A patent/JPH02194545A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5812490A (en) * | 1997-02-27 | 1998-09-22 | Mitsubishi Denki Kabushiki Kaisha | Synchronous dynamic semiconductor memory device capable of restricting delay of data output timing |
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