KR20030012980A - 멀티 사이즈 밀도 칩에 적합한 리던던시 구조를 갖는반도체 메모리 장치 및 그에 따른 리던던시 블록 배치방법 - Google Patents

Abstract

본 발명은 반도체 제조 공정 중 특히 싱글 웨이퍼(Single Wafer)내에서 서로 다른 사이즈/밀도(Size/Density)를 갖는 칩(Chip)을 구현하여 기존의 문제인 개발기간의 개선(Enhance) 및 웨이퍼 리베뉴(Wafer Revenue)를 높일 수 있는 멀티 사이즈 밀도 칩(Multi Size Density Chip)에서의 리던던시(Redundancy) 구조를 개시한다. 단일 웨이퍼내에서 레이어 조합 또는 쇼잉 옵션 등을 이용하여 스몰 및 라아지 사이즈의 멀티 사이즈 밀도를 구현하는 반도체 메모리 장치는, 메모리 셀 어레이 마다 제1방향으로 각기 배치되어 하나의 매트에서 서로 가장자리에서 평행하게 배치된 복수의 로우 리던던시 셀 어레이 블록과; 상기 스몰 사이즈의 하프 밀도 단위마다 상기 제1방향과는 직교하는 제2방향으로 서로 독립적으로 배치된 복수의 컬럼 리던던시 셀 어레이 블록과; 상기 스몰 사이즈의 하프 밀도단위의 중앙에 인접 배치된 복수의 리던던시 블록들을 구비함을 특징으로 한다.

Description

멀티 사이즈 밀도 칩에 적합한 리던던시 구조를 갖는 반도체 메모리 장치 및 그에 따른 리던던시 블록 배치방법{semiconductor memory device with redundancy structure for use in multi-size density chip and method therefor}

본 발명은 반도체 메모리 반도체 장치에 관한 것으로, 특히 멀티 사이즈 밀도 칩에 적합한 리던던시 구조를 갖는 반도체 메모리 장치 및 그에 따른 리던던시블록 배치방법에 관한 것이다.

통상적으로 알려진 바와 같이, 단일 웨이퍼내에서 멀티 사이즈 밀도 칩(Multi-Size Density Chip)을 구현하는 퓨즈 옵션(Fuse Option)등과 같은 방법은 라아지 밀도(Large Density)(2X)기준으로 네트 다이(Net-Die)의 개수가 정해져 있다. 따라서, 스몰 밀도(Small Density)(1X)를 구현시 웨이퍼 리베뉴(Wafer Revenue)가 낮아지는 단점을 가진다. 이와 같은 문제를 해결하기 위해서 1X 밀도 옵션(Density Option)구성을 레이어(Layer)조합 및 쇼잉 옵션(Sawing Option)등을 이용하여 1X 밀도 구현시 2X 대비 네트 다이 개수를 2배로 가져갈 수 있는 아키텍츄어(Architecture)가 도 1a 및 도 1b에 도시된 바와 같이 개시되었다. 도 1b는 단일 웨이퍼내에서 도1a의 2X 밀도를 1X 밀도로 구현한 것으로서, 도 1a의 스크라이브 레인들(12) 및 메탈 옵션 레이어(16)의 옵션을 이용하여 1X 밀도 구현을 행한 것이다. 2X 밀도옵션을 가지는 도 1a에서 보여지는 참조부호 14는 더미 구조를 나타내며, 참조부호 10은 2X 밀도를 가리키고, 1X 밀도 옵션을 가지는 도 1b에서 보여지는 참조부호 11은 1X 밀도를 가리킨다.

단일 웨이퍼내에서 밀도 옵션없이 1X 밀도만으로 구현된 종래의 리던던시 배치 구조의 예는 도 2와 같다. 1X 밀도를 갖는 도 2를 참조하면, 로우 리던던시(Row Redundancy) 셀 어레이 블록들이 행방향으로 배치되고, 컬럼 리던던시(Column Redundancy) 셀 어레이 블록들이 니어 매트들이 배치된 칩 중앙에서 열방향으로 서로 인접 대향되어 배치된다. 이러한 배치를 갖는 이유는 컬럼 리던던시의 경우 스피드 페널티를 최소화 하기 위해서이다. 즉, 칩 중앙의 블럭에 서로 인접시켜 컬럼리던던시를 평행하게 배치시 가장 먼 블록이 선택되었을 경우 대비 스피드 페널티가 최소화 되는 것이다. 그러나, 도 2와 같은 배치구조는 도 1a,b와 같이 단일 웨이퍼내에서 멀티 사이즈 밀도 칩을 구현하는 곳에 적용시 0.5X 밀도(density)단위 마다 독립적으로 리던던시 셀 어레이 블럭을 위치시켜야 하는 문제를 갖는다.

따라서, 칩내의 리던던시 배치구조를 보다 효율적으로 하면서도 스피드 저하문제를 최소화 할 수 있는 개선된 기술이 요구된다.

따라서, 본 발명의 목적은 멀티 사이즈 밀도 칩에서의 개선된 리던던시구조를 제공함에 있다.

본 발명의 다른 목적은 리페어 후에도 스피드 저하를 최소화 할 수 있는 반도체 메모리 장치의 리던던시 블록 배치방법을 제공함에 있다.

본 발명의 또 다른 목적은 개발기간의 개선 및 웨이퍼 리베뉴를 높일 수 있는 리던던시 구조 및 그에 따른 리던던시 블록 배치방법을 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 아스팩트에 따라, 단일 웨이퍼내에서 레이어 조합 또는 쇼잉 옵션 등을 이용하여 스몰 및 라아지 사이즈의 멀티 사이즈 밀도를 구현하는 반도체 메모리 장치는, 메모리 셀 어레이 마다 제1방향으로 각기 배치되어 하나의 매트에서 서로 가장자리에서 평행하게 배치된 복수의 로우 리던던시 셀 어레이 블록과; 상기 스몰 사이즈의 하프 밀도 단위마다 상기 제1방향과는 직교하는 제2방향으로 서로 독립적으로 배치된 복수의 컬럼 리던던시 셀 어레이 블록과; 상기 스몰 사이즈의 하프 밀도단위의 중앙에 인접 배치된 복수의 리던던시 블록들을 구비하는 것을 특징으로 한다.

본 발명의 다른 아스팩트에 따라, 단일 웨이퍼내에서 레이어 조합 또는 쇼잉 옵션 등을 이용하여 스몰 및 라아지 사이즈의 멀티 사이즈 밀도를 구현하는 반도체 메모리 장치에서의 리페어 방법은, 하나의 매트에서 서로 가장자리에서 평행하게 배치된 복수의 로우 리던던시 셀 어레이 블록과, 상기 스몰 사이즈의 하프 밀도 단위마다 상기 로우 리던던시 셀 어레이 블록과는 직교하면서 서로 독립적으로 배치된 복수의 컬럼 리던던시 셀 어레이 블록과, 상기 스몰 사이즈의 하프 밀도단위의 중앙에 인접 배치된 복수의 리던던시 블록들을 준비하는 단계와; 니어 매트와 파아 매트간의 컬럼 리페어를 독립적으로 보장하기 위해 니어 매트의 리던던트 플래그 신호를 파아 매트에 믹싱하고, 파아 매트의 리던던트 플래그 신호를 니어 매트에 믹싱하는 단계와; 컬럼 리페어될 매트가 니어 매트 또는 파아 매트로 되어 있는 가의 유무에 관계 없이 니어 매트 컬럼 퓨즈 박스의 출력을 우선적으로 사용하여 컬럼 리페어를 실행하는 단계를 가짐을 특징으로 한다.

상기한 장치 및 방법적 구성에 따르면, 개발기간의 개선 및 웨이퍼 리베뉴를 높이는 효율적인 구조가 얻어지며, 리페어 후에도 동작 스피드 저하가 최소화될 수 있는 이점이 있다.

도 1a,1b는 통상적인 멀티 사이즈 밀도 칩의 구조를 보인 배치블록도

도 2는 종래기술에 따른 스몰 밀도를 갖는 리던던시 배치블록도

도 3은 본 발명의 실시 예에 따라 멀티 사이즈 밀도 칩에 적합한 리던던시 배치 블록도

도 4는 본 발명의 실시 예에 따라 적용된 멀티 사이즈 밀도 칩내의 일부 매트 블록의 상세 블록도

도 5는 도 4중 일부 블록들의 동작관련 블록도

도 6,7,8, 및 9는 도 5중 주요 블록의 세부회로도

이하에서는 본 발명의 멀티 사이즈 밀도 칩(multi-size denisty chip)에서의리던던시(redundancy)구조 및 기법을 갖는 반도체 메모리 장치에 대한 바람직한 실시 예가 첨부한 도면을 참조로 상세히 설명될 것이다.

본 발명의 실시 예에서는 1X 밀도 옵션 구성을 레이어 조합 및 쇼잉 옵션등을 이용하여 2X 밀도 구현에 비해 네트 다이 개수를 2배로 가져갈 수 있는 반도체 메모리 장치에서의 리던던시 구조와 리페어 수행 후에도 원시 칩 대비 스피드 페널티를 갖지 않는 리던던시 구조가 함께 개시된다.

먼저, 밀도 옵션없이 1X 밀도로 구현된 종래의 도 2의 리던던시 배치 구조는 멀티 사이즈 밀도 칩구현에 적용시 0.5X 밀도단위 마다 독립적으로 리던던시 셀 어레이 블럭을 위치시켜야 하는 문제가 있었다. 그러나, 본 발명의 실시 예에서는 도 3과 같은 배치구조를 가짐에 의해 단일 웨이퍼내에서 2X와 1X 밀도를 함께 구현하는 멀티 사이즈 밀도 칩 리던던시 배치시 효율성을 갖게 하였다.

도 3을 참조하면, 로우 및 컬럼 리페어 퓨즈박스를 포함하는 리던던시 블럭들(A,B,C,D)을, 2X 및 1X 밀도 칩을 만들 때의 성능을 모두 고려하여, 0.5X 밀도 단위의 중앙에 서로 인접되게 배치한다. 또한, 도 2와는 다르게 0.5X 밀도 단위 마다 독립적으로 컬럼 리던던시 셀 어레이 블록들을 배치한다. 즉, 도 3에서는 2X와 1X 밀도 칩 구성시 성능 저하가 없도록, 컬럼 리던던시 셀 어레이 블록들을 0.5X 밀도 단위마다 독립적으로 배치한 상태에서, 리던던시 블럭들을 0.5X 밀도 단위의 중앙에 인접 배치하는 것이다.

도 3의 배치구조는 2X 밀도 단위로 칩을 만들 경우에, 파아(far)매트(이하"MAT")에 위치한 컬럼 리던던시 블럭을 사용해서 리페어를 수행하면 리페어한 칩이 원시 칩(prime chip)에 비해서 상당한 스피드 페널티를 갖게 되는 단점을 가지고 있다.

따라서, 도 4에서부터 보여지는 본 발명의 다른 실시 예에서는 그러한 스피드 페널티 문제 까지를 극복하기 위한 구조가 아울러 제시된다.

상기한 스피드 페널티 문제를 해결하기 위해서 본 발명에서는 니어(near) MAT 와 파아 MAT 간에 리페어 정보를 공유시켜서 니어 MAT과 파아 MAT에 상관없이 컬럼 리페어가 가능하도록 한다. 따라서, 컬럼 리페어를 수행할 경우에는 항상 칩의 중앙에서 가까운 니어 매트의 리던던시 컬럼을 우선 순위를 가지고 사용하면 되는 것이다.

도 4는 메모리 칩의 한 MAT인 1/4 * 2X 밀도의 배치구조를 보인 것이다. RRBOX(20)는 로우 리페어를 위한 퓨즈 박스이고, 파아 CRBOX(26)는 파아 MAT의 컬럼 리페어, 니어 CRBOX(25)는 니어 MAT의 컬럼 리페어를 위한 퓨즈 박스이다. 상기 RRBOX(20)는 리던던트 로우 신호인 RMWL를 생성하고, 니어 CRBOX(25)는 니어 MAT의 리던던트 컬럼 신호REn, 니어 MAT용 리던던트 플래그(flag)신호인 RYSUMnn, 파아 MAT용 리던던트 플래그 신호인 RYSUMnf를 만든다. 파아 CRBOX(26)도 역시 마찬가지로, REf,RYSUMff,RYSUMfn 신호를 만든다.

도 5는 본 발명의 동작을 설명하기 위한 블럭도를 보여주기 위한 것으로, 니어 CRBOX(25)와 파아 CRBOX(26)와 연결되는 니어 MAT와 파아 MAT내의 블록들의 세부블럭들을 도시하였다. 컬럼 리페어를 수행할 경우에는 리페어 해야 할 컬럼이 니어 MAT나 파아 MAT에 상관없이 니어 MAT 컬럼 퓨즈 박스(25)를 우선적으로 사용하며, 리페어 해야 할 컬럼이 많을 경우에는 추가적으로 파아 컬럼 퓨즈 박스(26)를 사용하면 된다. 이렇게 함으로써 리페어 수행으로 인한 스피드 페널티를 없앨 수 있게 된다. 니어 MAT 컬럼 퓨즈 박스(25)를 통해서 컬럼 리페어를 수행하는 동작은 니어 MAT 컬럼 퓨즈 박스(25)내의 퓨즈 커팅으로부터 시작된다. 퓨즈 커팅을 통한 리페어를 수행한 후에 해당 어드레스의 리드 혹은 라이트 동작이 요구되어 질 때, 니어 MAT의 리던던트 컬럼 디코더에 입력되는 리던던트 컬럼 신호 REn는 니어 MAT내의 노말 블럭(NM1)의 블록 콘트롤에 입력되어 노말 블록 콘트롤을 디세이블시키며, 리던던트 블록 디코더에 입력되어 리던던트 블록 콘트롤을 인에이블 시키는 신호인 RYSUM1n 신호를 만드는 리던던트 플래그 신호인 RYSUMnn과 파아 MAT의 노말 블럭의 블록 콘트롤 회로와 리던던트 블럭의 블록 콘트롤 회로를 디세이블 시키는 리던던트 플래그 신호인 RYSUMnf가 인에이블 되어진다. 니어 MAT의 리던던트 블록 콘트롤은 리드일 경우에는 PLSAj를 라이트 동작일 경우에는 PWDBj를 인에이블 시켜서 라이트 드라이버나 센스앰프를 인에이블 시킨다. 리던던트 블록 내의 노말 컬럼 디코더는 RYSUM1n에 의해서 디세이블된다. 이는 만약 컬럼 리페어가 리던던트 블럭내의 컬럼일 경우에 리던던트 셀과 컨텐션(contention)일어나지 않도록 하기 위함이다. 니어 MAT의 노말 블록들의 블록 콘트롤 회로는 RYSUM1n에 의해 역시 디세이블된다. 그리고 파아 MAT의 리던던트 블록과 노말 블록들도 RYSUMnf에 의해서 모두 디세이블 된다. 이는 파아 MAT의 페일 컬럼을 니어 MAT의 리던던트 컬럼으로 리페어를 수행했을 경우 니어와 파아 MAT가 동시에 인에이블되어 오동작이 일어나기 때문에 필요하다.

결론적으로, 이렇게 파아 MAT 컬럼 리페어를 니어 MAT 리던던트 컬럼으로 수행함으로써 리페어 후에 스피드 페널티를 없앨 수 있다. 그리고 또한 니어와 파아 MAT에 무관한게 컬럼 리페어가 가능케 함으로써 니어 MAT와 파아 MAT을 따로 따로 리페어하는 방식보다 리페어 효율을 두배로 높힐 수 있다.

도 6,7,8, 및 9는 도 5중 주요 블록의 세부 회로도이다. 도 6은 도 5중 니어 또는 파아 컬럼 퓨즈 박스(25)의 구체적 구현의 일예도로서, 리페어 정보를 프로그램 하기 위해 레이저 등과 같은 빔에 의해 절단 가능한 복수의 퓨즈들과, 복수의 게이트 소자들로 구성되어 있다. 도 7은 도 5중 노말 블록 디코더의 구현 회로도로서, 두 입력을 낸드 게이팅하는 낸드 게이트와 상기 낸드 게이트의 출력을 반전하여 출력(Snormal)을 생성하는 인버터로 구성된다. 또한, 도 8은 상기 도 5중 리던던트 블록 디코더 1의 구현 회로도로서 앤드 게이트 및 노아 게이트로 구성되고, 도 9는 도 5중 리던던트 블록 디코더 2의 구현 회로도로서 두 개의 앤드 게이트 및 인버터의 결합구성으로 이루어져 있다.

상기한 설명에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 아래의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 예를 들어, 도 3 및 도 4에서 보여지는 배치구조를 사안에 따라 적합하게 변경 또는 변화시킬 수 있음은 물론이다.

상기한 바와 같은 본 발명에 따르면, 개발기간의 개선 및 웨이퍼 리베뉴를 높일 수 있는 리던던시 구조를 효율적으로 얻는 효과가 있으며, 또한, 리페어 수행 후에도 스피드 페널티(Speed penalty)가 최소화되는 효과가 있다.

Claims (4)

1. 단일 웨이퍼내에서 레이어 조합 또는 쇼잉 옵션 등을 이용하여 스몰 및 라아지 사이즈의 멀티 사이즈 밀도를 구현하는 반도체 메모리 장치에 있어서:

   메모리 셀 어레이 마다 제1방향으로 각기 배치되어 하나의 매트에서 서로 가장자리에서 평행하게 배치된 복수의 로우 리던던시 셀 어레이 블록과;

   상기 스몰 사이즈의 하프 밀도 단위마다 상기 제1방향과는 직교하는 제2방향으로 서로 독립적으로 배치된 복수의 컬럼 리던던시 셀 어레이 블록과;

   상기 스몰 사이즈의 하프 밀도단위의 중앙에 인접 배치된 복수의 리던던시 블록들을 구비함을 특징으로 하는 반도체 메모리 장치.
2. 제1항에 있어서, 상기 하프 밀도 단위가 X 0.5임을 특징으로 하는 반도체 메모리 장치.
3. 단일 웨이퍼내에서 레이어 조합 또는 쇼잉 옵션 등을 이용하여 스몰 및 라아지 사이즈의 멀티 사이즈 밀도를 구현하는 반도체 메모리 장치에서의 리페어 방법에 있어서:

   하나의 매트에서 서로 가장자리에서 평행하게 배치된 복수의 로우 리던던시셀 어레이 블록과, 상기 스몰 사이즈의 하프 밀도 단위마다 상기 로우 리던던시 셀 어레이 블록과는 직교하면서 서로 독립적으로 배치된 복수의 컬럼 리던던시 셀 어레이 블록과, 상기 스몰 사이즈의 하프 밀도단위의 중앙에 인접 배치된 복수의 리던던시 블록들을 준비하는 단계와;

   니어 매트와 파아 매트간의 컬럼 리페어를 독립적으로 보장하기 위해 니어 매트의 리던던트 플래그 신호를 파아 매트에 믹싱하고, 파아 매트의 리던던트 플래그 신호를 니어 매트에 믹싱하는 단계와;

   컬럼 리페어될 매트가 니어 매트 또는 파아 매트로 되어 있는 가의 유무에 관계 없이 니어 매트 컬럼 퓨즈 박스의 출력을 우선적으로 사용하여 컬럼 리페어를 실행하는 단계를 가짐을 특징으로 하는 방법.
4. 제3항에 있어서, 상기 스몰밀도 단위가 X 1인 경우에 하프 밀도 단위는 X 0.5임을 특징으로 하는 방법.