JP2003338185A - 半導体装置及びデータ読み出し方法 - Google Patents

Abstract

(57)【要約】 【課題】 複数のデータ線あるいはリファレンスデータ
線が平行してレイアウトされる半導体装置において、シ
ールド線に最も近いデータ線又はリファレンスデータ線
の感じる容量が他のデータ線等の感じる容量と比較して
大きくなる場合にセンス時間の遅れを無くすべく容量の
不均等を緩和させる。 【解決手段】 センスアンプ１のデータ線などの複数の
信号線が平行にレイアウトされる場合、複数の信号線の
うち最も外側の信号線の容量と、内側の信号線の容量の
アンバランスを回避する。第１は複数の信号線４の配列
外側にダミーデータ線１０を挿入し、その更に外側にシ
ールド線６を配置する。ダミーデータ線は、プリチャー
ジ時に複数の信号線全てとイコライズされ読み出し時に
フローティングになり、リセット時には基準電位にリセ
ットされる。複数の信号線の所定の場所で信号線の順序
を入れ替えて全ての信号線の容量を均等化しても良い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フラッシュメモリ
やＭＲＡＭなどの複数のセンスアンプを備えた半導体装
置に関するものである。

【０００２】

【従来の技術】図１０は、例えば、ＮＯＲ型などのフラ
ッシュメモリやＭＲＡＭなどの半導体メモリに用いられ
る従来の複数のデータ線の半導体基板上の概略的な配置
を示したものである。また、図９は、従来例及び本発明
に用いられるセンスアンプの概略構成図である。センス
アンプ（Ｓ／Ａ：Sense Amp ）は、センス線及びリファ
レンスセンス線をそれぞれ駆動する負荷素子を備えてい
る。図９に示すように、負荷素子の一方は、データ線に
接続され、他方は、リファレンスデータ線に接続されて
いる。そして、データ線は、センス線を介してセンスア
ンプに接続され、リファレンスデータ線は、リファレン
スセンス線を介してセンスアンプに接続されている。セ
ンスアンプは、負荷素子を装置内に内蔵する場合（図９
（ａ））と、装置外に負荷素子を配置してセンスアンプ
とは別体にする場合（図９（ｂ））とがある。

【０００３】図１０に示すように、半導体基板（図示し
ない）上には負荷素子を備えた複数（（ｎ＋１）個）の
センスアンプＳ／Ａ０〜Ｓ／Ａｎが配置されている。各
センスアンプ１０１は、例えば、Ｓ／Ａ０に示すよう
に、本体側がつながっている信号線（以下、「センス
線」という）を接続した本体側センス端子（図示しな
い）とリファレンス側がつながっている信号線（以下、
「リファレンスセンス線」という）を接続したリファレ
ンス側センス端子（図示しない）とを備えている。セン
スアンプ（Ｓ／Ａ０〜Ｓ／Ａｎ）１０１は、半導体基板
に配列され、それに応じて各２個のセンス端子に接続さ
れたセンス線、リファレンスセンス線（（２ｎ＋２）
本）も配列されている。データ線（ＳＮ０〜ＳＮｎ）
は、本体側センス端子に接続されたセンス線に直接つな
がっている第１の信号線１０２とこの第１の信号線に接
続された第２の信号線１０４とから構成されている。一
方、リファレンスデータ線は、リファレンス側センス端
子に接続されたリファレンスセンス線に直接つながって
いる第１の信号線１０３と全てのセンスアンプ１０１の
第１の信号線１０３が接続された第２の信号線１０５と
から構成されている。したがって、この第２の信号線１
０５は、共通リファレンスデータ線１０５という。

【０００４】データ線の第１の信号線１０２及びリファ
レンスデータ線の第１の信号線１０３は、センスアンプ
の配列にしたがって、図の横方向に配列されている。ま
た、データ線を構成する複数（（ｎ＋１）本）の第２の
信号線１０４、共通リファレンスデータ線１０５及びデ
ータ線をシールドするためのシールド線（ＳＬ０、ＳＬ
１）１０６が所定の間隔で配線された状態で図の縦方向
に配列され、これらは、第１の信号線１０２、１０３と
交差している。共通リファレンスデータ線１０５には、
各センスアンプ１０１のリファレンスセンス線に接続さ
れた第１の信号線１０３の全てがその交点で接続されて
いると共に、前述のセンスアンプ１０１の本体側センス
線に接続されたデータ線の第１の信号線１０２の全てが
それぞれスイッチ（ＳＷ０〜ＳＷｎ）を介して接続され
ている。スイッチＳＷ０〜ＳＷｎは、プリチャージ（pr
e charge）時にデータ（ＳＮ０〜ＳＮｎ）線と共通リフ
ァレンスデータ線とを電位を等しく（イコライズ）する
為に備えてあり、シールド線（ＳＬ０、ＳＬ１）１０６
は、データ線をシールドする為に形成されている。

【０００５】

【発明が解決しようとする課題】このセンス回路を有す
る半導体メモリの読み出しシーケンスを説明する。読み
出しシーケンスは、スイッチＳＷ０〜ＳＷｎをオン状態
にしているプリチャージ期間とオフ状態にしているセン
ス期間から成っている。まず、プリチャージ期間には、
データ線（ＳＮ０〜ＳＮｎ）１０４及び共通リファレン
スデータ線１０５は、ほぼ同電位となっている。そのた
め、このプリチャージ期間に、例えば、データ線ＳＮ２
が感じる容量は、対接地容量Ｃｇｎｄのみである。一
方、シールド線ＳＬ０に隣接するデータ線ＳＮ０が感じ
る容量は、このシールド線ＳＬ０が存在するため配線間
容量（Ｃｉｎｔ）が加わってＣｇｎｄ＋Ｃｉｎｔとな
る。したがって、電位を等しくが不十分な場合にはデー
タ線ＳＮ０がプリチャージされるスピードは、他のデー
タ線より遅くなってしまい、センス時間の遅れの原因と
なっている。

【０００６】また、センス期間について説明する。図１
１は、データの電位を示したものである。センス期間に
はデータ線ＳＮ１〜ＳＮｎの電位は、読み出しデータの
“１”、“０”に対応して電位Ｖ１又はＶ０へ向かう。
例えば、データ線ＳＮ２の読み出しデータが“１”で、
データＳＮ１、ＳＮ３の読み出しデータ線が“０”の場
合に、データ線ＳＮ２が帯電する電荷Ｑ２は、 Ｑ２＝Ｃｇｎｄ×Ｖ１＋Ｃｉｎｔ×（Ｖ１−Ｖ０）×２ となる。一方、データ線ＳＮ０の読み出しデータが
“１”の場合に、データ線ＳＮ０が帯電する電荷Ｑ０
は、 Ｑ０＝Ｃｇｎｄ×Ｖ１＋Ｃｉｎｔ×（Ｖ１−Ｖ０）＋Ｃ
ｉｎｔ×Ｖ１ となる。したがって、 ΔＱ＝Ｑ０−Ｑ２＝Ｃｉｎｔ×Ｖ０ だけ、帯電する電荷に差が生じる。これもセンス時間の
遅れの原因となる。

【０００７】このように従来例として、各センスアンプ
のリファレンス側センス端子に接続されたリファレンス
センス線に共通に入力する共通リファレンスデータ線を
持つ構造を挙げたが、各センスアンプのリファレンス側
センス端子に固有のリファレンスデータ線を持つ場合も
あり得る。このような場合においても、データ線、リフ
ァレンスデータ線の配線が平行に走るような場合には、
最も端のデータ線、リファレンスデータ線で容量が大き
くなることには変わりはない。以上のように、複数のデ
ータ線が平行してレイアウトされるような場合において
は、最も外側のデータ線の感じる容量が他のデータ線の
感じる容量と比較して大きくなる為に、センス時間の遅
れの原因となっている。本発明は、このような事情によ
りなされたものであり、複数のデータ線あるいはリファ
レンスデータ線が平行してレイアウトされるような半導
体装置において、最も外側のデータ線（シールド線に最
も近いデータ線あるいはリファレンスデータ線）の感じ
る容量が他のデータ線あるいはリファレンスデータ線の
感じる容量と比較して大きくなる場合に、センス時間の
遅れを無くす様に容量の不均等を緩和する半導体装置を
提供する。

【０００８】

【課題を解決するための手段】本発明は、センスアンプ
のデータ線などを有する複数の信号線が平行にレイアウ
トされるような場合において、複数の信号線のうち最も
外側の信号線の容量と、内側の信号線の容量のアンバラ
ンスを回避するものであり、第１は、複数の信号線の配
列外側にダミーデータ線を挿入し、そのさらに外側にシ
ールド線を配置する構成を有することを特徴としてい
る。ダミーデータ線は、プリチャージ時に複数の信号線
全てと電位を等しくされ読み出し時にフローティング
（floating）になり、リセット（reset ）時には基準電
位にリセットされる。以上のようなシーケンスによって
信号線の容量アンバランスがプリチャージ時及び読み出
し時共に改善される。第２は、複数の信号線が平行にレ
イアウトされている部分の所定の場所で信号線の順序を
入れ替えるように構成することを特徴としている。信号
線の順序入れ替え、全ての信号線が同じ割合でシールド
線に隣接するように構成することができ、この構成によ
って、全ての信号線の容量を均等化することができるも
のである。

【０００９】すなわち、本発明の半導体装置は、複数の
センスアンプ（Ｓ／Ａ０〜Ｓ／Ａｎ）と、前記センスア
ンプの各々の第１のセンス端子に接続されたセンス線が
つながっているデータ線（ＳＮ０〜ＳＮｎ）と、前記セ
ンスアンプの各々のリファレンス側センス端子に接続さ
れたリファレンスセンス線がつながっている共通リファ
レンスデータ線と、プリチャージ時に前記データ線と前
記共通リファレンスデータ線を電位を等しくする手段
と、前記データ線をシールドする１対のシールド線（Ｓ
Ｌ０、ＳＬ１）と、前記シールド線と前記データ線との
間に配置されているダミーデータ線（ＤＮ０、ＤＮ１）
と、前記ダミーデータ線と前記共通リファレンスデータ
線を電位を等しくする手段とを備えたことを特徴として
いる。前記データ線を駆動する第１の負荷素子（ＬＳ０
〜ＬＳｎ）、）及び前記共通リファレンスデータ線を駆
動する第２の負荷素子（ＬＣ０）をさらに備えるように
しても良い。前記ダミーデータ線を駆動する第３の負荷
素子（ＬＤ０、ＬＤ１）をさらに備えるようにしても良
い。前記ダミーデータ線と前記共通リファレンスデータ
線とを電位を等しくする手段は、スイッチ（ＤＳ０、Ｄ
Ｓ１）であっても良い。前記前記データ線と前記共通リ
ファレンスデータ線を電位を等しくする手段は、スイッ
チ（ＳＷ０〜ＳＷｎ）でああっても良い。前記複数のセ
ンスアンプの各データ線は、所定の部分で実質的に平行
に配列されており、前記１対のシールド線は、前記複数
のデータ線の配列の両側に実質的に平行に配置されてい
るようにしても良い。

【００１０】また、本発明の半導体装置は、複数のセン
スアンプ（Ｓ／Ａ０〜Ｓ／Ａｎ）と、前記センスアンプ
の各々の第１のセンス端子に接続されたセンス線がつな
がっているデータ線（ＳＮ０〜ＳＮｎ）と、前記センス
アンプの各々の第２のセンス端子に接続されたリファレ
ンスセンス線がつながっているリファレンスデータ線
（ＲＮ０〜ＲＮｎ）と、前記データ線を駆動する第１の
負荷素子（ＬＳ０〜ＬＳｎ）と、前記リファレンスデー
タ線を駆動する第２の負荷素子（ＬＲ０〜〜ＬＲｎ）
と、前記データ線をシールドする１対のシールド線（Ｓ
Ｌ０、ＳＬ１）と、前記１対のシールド線と前記データ
線との間に配置されているダミーデータ線（ＤＮ０、Ｄ
Ｎ１）と、前記ダミーデータ線を駆動する第３の負荷素
子（ＬＤ０、ＬＤ１）とを備えたことを特徴としてい
る。前記複数のセンスアンプの各データ線及びリファレ
ンスデータ線は、所定の部分で実質的に平行に配列され
ており、前記１対のシールド線は、前記複数のデータ線
及びリファレンスデータ線の配列の両側に実質的に平行
に配置されているようにしても良い。

【００１１】また、本発明の半導体装置は、複数のセン
スアンプ（Ｓ／Ａ０〜Ｓ／Ａｎ）と、前記センスアンプ
の各々の第１のセンス端子に接続されたセンス線がつな
がっているデータ線（ＳＮ０〜ＳＮｎ）と、前記センス
アンプの各々の第２のセンス端子に接続されたリファレ
ンスセンス線がつながっているリファレンスデータ線
（ＲＮ０〜ＲＮｎ）と、前記データ線をシールドする１
対のシールド線（ＳＬ０、ＳＬ１）とを備え、前記複数
のセンスアンプの各データ線及びリファレンスデータ線
は、所定の部分で実質的に平行に配列されており、前記
１対のシールド線は、前記複数のデータ線及びリファレ
ンスデータ線の配列の両側に平行に配置され、且つ前記
データ線及びリファレンスデータ線は、２層の積層配線
層に形成され、この２層配線層を用いて所定の位置で前
記配列の順番の並び替えを行って、全ての前記データ線
及びリファレンスデータ線が実質的に同じ割合で前記１
対のシールド線に隣接するように配置されることを特徴
としている。

【００１２】また、本発明の半導体装置は、複数のセン
スアンプ（Ｓ／Ａ０〜Ｓ／Ａｎ）と、前記センスアンプ
の各々の第１のセンス端子に接続されたセンス線がつな
がっているデータ線（ＳＮ０〜ＳＮｎ）と、前記センス
アンプの各々の第２のセンス端子に接続されたリファレ
ンスセンス線がつながっている共通リファレンスデータ
線と、前記データ線をシールドする１対のシールド線
（ＳＬ０、ＳＬ１）とを備え、前記複数のセンスアンプ
の各データ線及び共通リファレンスデータ線は、所定の
部分で実質的に平行に配列されており、前記１対のシー
ルド線は、前記複数のデータ線及び共通リファレンスデ
ータ線の配列の両側に平行に配置され、且つ前記データ
線及び共通リファレンスデータ線は、２層の積層配線層
に形成され、この２層配線層を用いて所定の位置で前記
配列の順番の並び替えを行って、全ての前記データ線及
びリファレンスデータ線が実質的に同じ割合で前記１対
のシールド線に隣接するように配置されることを特徴と
している。本発明の半導体装置のデータ読み出し方法
は、上記いずれかの半導体装置に形成されたメモリセル
に書き込まれたデータを読み出す方法において、前記ダ
ミーデータ線は、プリチャージ時に複数のデータ線の全
てと電位を等しくされ、データ読み出し時にフローティ
ングになり、リセット時には基準電位にリセットされる
ことを特徴としている。

【００１３】

【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図３を参照して第１
の実施の形態を説明する。図１は、例えば、ＮＯＲ型な
どのフラッシュメモリやＭＲＡＭ等の半導体メモリに用
いられる、この実施の形態のデータ線を含むセンス回路
を示す概略配線回路図、図２は、この実施の形態の読み
出し時のデータの電位を説明する特性図、図３は、半導
体メモリの半導体基板上の概略平面図である。半導体基
板（図示しない）上には複数（（ｎ＋１）個）のセンス
アンプ（Ｓ／Ａ０〜Ｓ／Ａｎ）１が配置されている。セ
ンスアンプには負荷素子が内蔵されている図９（ａ）に
示す構造のものを用いる。各センスアンプ１は、例え
ば、Ｓ／Ａ０に示すように、本体側につながる信号線
（すなわち、データ線）を接続し、本体側センス端子
（図示しない）につながるセンス線とリファレンスセル
側につながる信号線（即ち、リファレンスデータ線）を
接続し、リファレンス側センス端子（図示しない）につ
ながるリファレンスセンス線とを備えている。センスア
ンプ（Ｓ／Ａ０〜Ｓ／Ａｎ）１は、半導体基板に配列さ
れ、それに対応して各２個のセンス端子に接続されたセ
ンス線及びリファレンスセンス線も配列されている。

【００１４】データ線（ＳＮ０〜ＳＮｎ）は、本体側セ
ンス端子に直接接続されたセンス線につながる第１の信
号線２とこの第１の信号線に接続された第２の信号線４
とから構成されている。一方、リファレンスデータ線
は、リファレンス側センス端子に直接接続されたリファ
レンスセンス線につながる第１の信号線３と、全てのセ
ンスアンプ（Ｓ／Ａ０〜Ｓ／Ａｎ）１の第１の信号線３
が接続された第２の信号線５とから構成されている。し
たがって第２の信号線５は、共通リファレンスデータ線
５という。データ線の第１の信号線２及びリファレンス
データ線の第１の信号線３は、センスアンプの配列に従
って、図の横方向に配列されている。また、データ線を
構成する複数（（ｎ＋１）本）の第２の信号線４、共通
リファレンスデータ線５及びデータ線等をシールドする
ためのシールド線（ＳＬ０、ＳＬ１）６が所定の間隔で
配線された状態で図の縦方向に配列され、これらは、第
１の信号線２、３と交差している。

【００１５】共通リファレンスデータ線５には各センス
アンプ１のリファレンス側センス端子に接続したリファ
レンスセンス線の第１の信号線３の全てがその交点で接
続されていると共に、前述のセンスアンプ１の本体側セ
ンス端子に接続したデータ線の第１の信号線２の全てが
それぞれスイッチ（ＳＷ０〜ＳＷｎ）７を介して接続さ
れている。スイッチ（ＳＷ０〜ＳＷｎ）７は、プリチャ
ージ時にデータ線（ＳＮ０〜ＳＮｎ）と共通リファレン
スデータ線とを電位を等しく（イコライズ）する為に備
えてあり、シールド線（ＳＬ０、ＳＬ１）６は、データ
線をシールドする為に形成されている。

【００１６】この実施の形態では、データ線を構成する
第２の信号線４の配列の最外信号線ＳＮ０、ＳＮｎとシ
ールド線（ＳＬ０、ＳＬ１）６との間にダミーデータ線
（ＤＮ０、ＤＮ１）１０を配置することを特徴としてい
る。即ち、第２の信号線ＳＮ０とシールド線ＳＬ０との
間にダミーデータ線ＤＮ０が配置され、第２の信号線Ｓ
Ｎｎとシールド線ＳＬ１との間にダミーデータ線ＤＮ１
が配置される。ダミーデータ線（ＤＮ０、ＤＮ１）１０
は、それぞれ共通リファレンスデータ線５に配線により
リセットスイッチ（ＤＳ０〜ＤＳ１）１１を介して接続
されている。プリチャージ期間には、スイッチ（ＳＷ０
〜ＳＷｎ）７及びダミーデータ線のリセットスイッチ
（ＤＳ０〜ＤＳ１）１１は、オン状態にして、データ線
の第２の信号線４、ダミーデータ線１０、共通リファレ
ンスデータ線５を電位を等しくする。従来例において
は、データ線を構成する第２の信号線４の配列の最外信
号線ＳＮ０、ＳＮｎのとなりは、シールド線（ＳＬ０、
ＳＬ１）６であるので、他のデータ線よりも大きな容量
を感じていた。しかし、本発明の回路構成においては、
第２の信号線４のＳＮ０、ＳＮｎに隣接して配置されて
いるダミーデータ線ＤＮ０、ＤＮｎもデータ線（ＳＮ０
〜ＳＮｎ）と同電位であるのでデータ線毎の容量の不均
等は緩和される。

【００１７】次に、センス期間について考える。センス
期間では、スイッチ（ＳＷ０〜ＳＷｎ）７及びダミーデ
ータ線のリセットスイッチ（ＤＳ０〜ＤＳ１）１１をオ
フ状態にする。したがって、データ線（ＳＮ０〜ＳＮ
ｎ）の電位は、図２に示すように読み出しデータの
“１”、“０”に対応して電位Ｖ１又はＶ０へ向かう。
ダミーデータ線（ＤＳ０、ＤＳ１）１０の電位ＶＤＮ
０、ＶＤＮ１は、センス期間でフローティング状態にな
っているので、データ線（ＳＮ０、ＳＮｎ）の電位をそ
れぞれＶＳＮ０＝Ｖ０又はＶ１、ＶＳＮｎ＝Ｖ０又はＶ
１とし、リセットスイッチ（ＤＳ０、ＤＳ１）１１をオ
フにした瞬間のダミーデータ線（ＤＮ０、ＤＮ１）１０
の電位をＶｅｑｌとすると、 ＶＤＮ０＝（Ｖｅｑｌ＋ＶＳＮ０）／２ ＶＤＮ１＝（Ｖｅｑｌ＋ＶＳＮｎ）／２ となる。したがってＶＤＮ０、ＶＤＮ１とＶＳＮ０、Ｖ
ＳＮｎとの電位差は、 ＶＤＮ０−ＶＳＮ０＝（Ｖｅｑｌ−ＶＳＮ０）／２ ＶＤＮｎ−ＶＳＮｎ＝（Ｖｅｑｌ−ＶＳＮｎ）／２ となる。従来例ではシールド線ＳＬ０、ＳＬ１がデータ
線の第２の信号線ＳＮ０、ＳＮｎに隣接して配置されて
いる。

【００１８】したがって、シールド線ＳＬ０、ＳＬｎの
電位差は、ＶＳＮ０、ＶＳＮｎであり、これを本発明の
ものと比較すると、本発明の方が電位差が小さいために
センス時間を短縮することが可能となる。また、データ
線ＳＮ０、ＳＮｎとデータ線ＳＮ１〜ＳＮｎ−１が充電
する電荷の差も小さくなる。この実施の形態において、
データ線ＳＮ０〜ＳＮ０を駆動する負荷素子は、センス
アンプＳ／Ａ０〜Ｓ／Ａｎの内に有っても良いし、これ
らセンスアンプとは別にデータ線ＳＮ０〜ＳＮｎに接続
されていても良い。また、ダミーデータ線ＤＮ０、ＤＮ
１に負荷素子が接続されていても良い。これらダミーデ
ータ線に負荷素子が接続されていている場合にはスイッ
チＳＷ０〜ＳＷｎ、リセットスイッチＤＳ０、ＤＳ１は
なくても良い。

【００１９】次に、図３を参照して半導体装置の全体構
造を概略説明する。半導体基板には、メモリセルアレ
イ、メモリセルアレイ部に隣接するカラムゲート部、リ
ファレンスセルアレイ、負荷素子を有するセンスアンプ
部、半導体基板上に形成された配線群（データ線、リフ
ァレンスデータ線、シールド線、ダミーデータ線）、配
線に形成され、センスアンプとの接離を制御するイコラ
イズスイッチ部が形成されている。図において、メモリ
セルアレイに記憶されたデータは、ビット線を介して読
み出され、センスアンプによりリファレンスセルアレイ
と比較して外部に読み出されるように構成されている。
配線群を含む負荷素子を有するセンスアンプ部は、図１
に示す部分に相当する。

【００２０】次に、図４乃至図６を参照して第２の実施
の形態を説明する。図４及び図５は、例えば、ＮＯＲ型
などのフラッシュメモリやＭＲＡＭなどの半導体メモリ
に用いられる、この実施の形態のデータ線を含むセンス
回路を示す概略配線回路図、図６は、シールド線に全て
のデータ線が同じ割合で隣接するように配線された構造
の一例を示す概略配線回路図である。図４に示すよう
に、半導体基板（図示せず）上には複数（（ｎ＋１）
個）のセンスアンプ（Ｓ／Ａ０〜Ｓ／Ａｎ）２１が配置
されている。この実施の形態で用いるセンスアンプは、
負荷素子を内蔵した図９（ａ）に示す構造のものを用い
る。センスアンプには負荷素子が内蔵されている。各セ
ンスアンプ２１は、例えば、Ｓ／Ａ０に示すように本体
（メモリセル）側につながるデータ線を接続し、本体側
センス端子（図示しない）につながるセンス線とリファ
レンスセル側につながるリファレンスデータ線を接続
し、リファレンス側センス端子（図示しない）につなが
るリファレンスセンス線とを備えている。センスアンプ
（Ｓ／Ａ０〜Ｓ／Ａｎ）２１は半導体基板に配列され、
それに対応して各２個のセンス端子に接続された信号線
（（２ｎ＋２）本）も配列されている。データ線（ＳＮ
０〜ＳＮｎ）は、本体側センス端子に接続されたセンス
線につながる第１の信号線２２とこの第１の信号線２２
に接続された第２の信号線２４とから構成されている。

【００２１】一方、リファレンスデータ線（ＲＮ０〜Ｒ
Ｎｎ）は、リファレンス側センス端子に接続されたリフ
ァレンスセンス線につながる第１の信号線２３と、各セ
ンスアンプ２１の第１の信号線２３のそれぞれが接続さ
れた第２の信号線２５とから構成されている。データ線
の第１の信号線２２及びリファレンスデータ線の第１の
信号線２３は、センスアンプの配列にしたがって、所定
の間隔でほば垂直に配線された状態で図の横方向に配列
されている。また、データ線を構成する複数（（ｎ＋
１）本）の第２の信号線２４、複数（（ｎ＋１）本）の
リファレンスデータ線２５及びデータ線をシールドする
ためのシールド線（ＳＬ０、ＳＬ１）２６が所定の間隔
で大部分がほぼ水平に配置された状態で図の縦方向に配
列され、これらは、第１の信号線２２、２３と交差して
いる。

【００２２】これらデータ線などの配線構造をさらに説
明する。データ線（ＳＮ０〜ＳＮｎ）及びリファレンス
データ線（ＲＮ０〜ＲＮｎ）の第２の信号線２４、２５
は、交互に配列され、この配列の外側にシールド線（Ｓ
Ｌ０、ＳＬ１）２６がこの配列にほぼ平行に配置されて
いる。ここで、第２の信号線２４、２５の配列は、シー
ルド線（ＳＬ０、ＳＬ１）２６に挟まれている。この配
列の負荷素子を備えたセンスアンプＳ／Ａ０の下の部分
では、データ線ＳＮ０（第２の信号線２４）がシールド
線ＳＬ０に隣接するように配線されている。しかし、例
えば、センスアンプＳ／Ａｎの下の部分では、シールド
線ＳＬ０に隣接しているのは他のデータ線に変わってい
る。例えば、図４に示すＡ点ではリファレンスデータ線
ＲＮｎがシールド線ＳＬ０に隣接している。このよう
に、シールド線ＳＬ０、ＳＬ１に隣接するデータ線ある
いはリファレンスデータ線の隣接部分を部分的に限定す
る方法は、データ線などに適当な部分で幾つかの段差を
設け、段差より右の部分がシールド線ＳＬ０から離れる
ようにする。その代り、シールド線ＳＬ０に隣接するデ
ータ線ＳＮ０の段差を越えた延長部分にはデータ線ＲＮ
ｎが配置されるように配線される。

【００２３】このように配線するには、例えば、このよ
うなシールド線、データ線やリファレンスデータ線の大
部分を半導体基板（図示しない）上の第１の配線層に形
成し、図に示すように、センスアンプＳ／Ａｎの下の部
分では、シールド線ＳＬ１に隣接しているリファレンス
データ線ＲＮｎをデータ線ＳＮ０の段差を越えた延長部
分の配線に第２の配線層をパターニングして得た接続配
線２０により接続してリファレンスデータ線ＲＮｎとす
る。このような接続配線２０は、各シールド線にデータ
線及びリファレンスデータ線が同じ割合で隣接すること
を目的として必要な本数を適宜の位置に配置することが
できる。この実施の形態では、接続配線を第２の配線層
としたが、本発明ではこの部分を第１の配線層とし他の
配線を第２の配線層とすることもできる。

【００２４】以上のように、この実施の形態では、デー
タ線あるいはリファレンスデータ線は、積層配線層を用
いて所々で配列順番の並び替えが行われるようにしてい
るので、従来例のデータ線ＳＮ０、ＳＮｎだけがシール
ド線ＳＬ０、ＳＬ１に隣接するように配置されているの
に対し、この実施の形態では、各データ線及びリファレ
ンスデータ線を各シールド線に対して同じ割合で隣接す
るように配置を行えばどのデータ線あるいはリファレン
スデータ線も平均して各シールド線ＳＬ０、ＳＬ１の隣
りに来る部分が有るようにした結果、データ線あるリフ
ァレンスデータ線間の容量の不均等を無くすことができ
る。この実施の形態では、リファレンスデータ線（ＲＮ
０〜ＲＮｎ）は、それぞれ別の信号線としたが（図４の
例）、これらをまとめた共通リファレンスデータ線を用
いることができる。例えば、図５は、共通リファレンス
データ線を適用した例である。すなわち、リファレンス
データ線は、リファレンスセンス線に接続され、センス
アンプの数に相当する本数の第１の信号線２３と、第２
の信号線である１本の共通リファレンスデータ線２７か
ら構成されている。共通リファレンスデータ線２７は、
データ線（ＳＮ０〜ＳＮｎ）を構成する第２の信号線２
４の配列のほぼ中央に並列に配置されている。

【００２５】シールド線（ＳＬ０、ＳＬ１）２６は、こ
の配列の外側に隣接して配列されている。シールド線
（ＳＬ０）２６と共通リファレンスデータ線２７との間
の第２の信号線（ＳＮ０〜ＳＮ(n-1)/2 ）２４群は、半
導体基板上の第２の配線層に形成された接続配線２８を
適宜の本数、適宜の位置で用いて所々で配列順番の並び
替えを行うようにしている。このような構成により、ど
の第２の信号線（ＳＮ０〜ＳＮ(n-1)/2 ）２４もほぼ同
じ割合でシールド線（ＳＬ０）２６に隣接するようにな
っている。また、シールド線（ＳＬ１）２６と共通リフ
ァレンスデータ線２７との間の第２の信号線（ＳＮ(n+
1)/2 〜ＳＮｎ）２４群は、半導体基板上の第２の配線
層に形成された接続配線２９を適宜の本数、適宜の位置
で用いて所々で配列順番の並び替えを行うようにしてい
る。このような構成により、どの第２の信号線（ＳＮ(n
+1)/2 〜ＳＮｎ）２４もほぼ同じ割合でシールド線（Ｓ
Ｌ１）２６に隣接するようになっている。この実施の形
態では、接続配線として斜め配線を用いて配線の並べ替
えを行っているが、本発明を実施するためには必ずしも
斜め配線を使う必要はなく、例えば、垂直配線であって
も良い。

【００２６】図６は、シールド線（ＳＬ０、ＳＬ１）に
全てのデータ線（この図では６本である）が同じ割合で
隣接するように配線された構造の一例を示すものであ
る。６本の第２の配線層から構成された接続配線により
全てのデータ線が配列の外側に配置されたシールド線Ｓ
Ｌ０、ＳＬ１に同じ割合で隣接しているように構成させ
ることができる。以上のように、この実施の形態では、
いずれの例を用いてもデータ線あるいはリファレンスデ
ータ線間の容量の不均等を無くすことができる。

【００２７】次に、図７及び図８を参照して第３の実施
の形態を説明する。図７は、例えば、ＮＯＲ型などのフ
ラッシュメモリやＭＲＡＭなどの半導体メモリに用いら
れる、この実施の形態のデータ線を含むセンス回路を示
す概略配線回路図、図８は、半導体メモリの半導体基板
上の概略平面図である。図７に示すように、半導体基板
（図示しない）上には複数（（ｎ＋１）個）のセンスア
ンプ（Ｓ／Ａ０〜Ｓ／Ａｎ）３１が配置されている。こ
こで用いるセンスアンプは、図９（ｂ）に示す、負荷素
子を別体に配線した構造のものを用いる。各センスアン
プ３１は、例えば、Ｓ／Ａ０に示すように、本体（メモ
リセル）側につながるデータ線（ＳＮ０〜ＳＮｎ）３４
に、本体側センス端子（図示しない）につながるセンス
線３２を介して接続され、リファレンスセル側につなが
るリファレンスデータ線（ＲＮ０〜ＲＮｎ）３５に、リ
ファレンス側センス端子（図示しない）につながるリフ
ァレンスセンス線３３を介して接続されている。

【００２８】センス線３２及びリファレンスセンス線３
３は、センスアンプ（Ｓ／Ａ０〜Ｓ／Ａｎ）３１の配列
に従って、所定の間隔でほば垂直に配線された状態で図
の横方向に配列されている。また、データ線（ＳＮ０〜
ＳＮｎ）３４及びリファレンスデータ線（ＲＮ０〜ＲＮ
ｎ）３５は、センスアンプ（Ｓ／Ａ０〜Ｓ／Ａｎ）３１
の配列に従って、所定の間隔でほば水平に配線された状
態で図の縦方向に配列されている。また複数のデータ線
３４、複数のリファレンスデータ線３５及びデータ線等
をシールドするためのシールド線（ＳＬ０、ＳＬ１）３
６が所定の間隔で大部分がほぼ水平に配置された状態で
図の縦方向に配列されている。データ線（ＳＮ０〜ＳＮ
ｎ）３４及びリファレンスデータ線（ＲＮ０〜ＲＮｎ）
３５は、交互に配列され、この配列の外側にシールド線
（ＳＬ０、ＳＬ１）３６がこの配列にほぼ平行に配置さ
れているように構成されている。さらに、この実施の形
態では、データ線及びリファレンスデータ線の配列の最
外信号線ＳＮ０、ＲＮｎとシールド線（ＳＬ０、ＳＬ
１）３６との間にダミーデータ線（ＤＮ０、ＤＮ１）３
０を配置することを特徴としている。すなわち、データ
線（ＳＮ０）３４とシールド線（ＳＬ０）３６との間に
ダミーデータ線（ＤＮ０）３０が配置され、リファレン
スデータ線（ＲＮｎ）３５とシールド線（ＳＬ１）３６
との間にダミーデータ線（ＤＮ１）３０が配置される。

【００２９】また、データ線（ＳＮ０〜ＳＮｎ）３４、
リファレンスデータ線（ＲＮ０〜ＲＮｎ）３５及びダミ
ーデータ線（ＤＮ０〜ＤＮｎ）３０は、いずれも各々を
駆動する第１の負荷素子（ＬＳ０〜ＬＳｎ）３７、第２
の負荷素子（ＬＲ０〜ＬＲｎ）３８、第３の負荷素子
（ＬＤ０、ＬＤ１）３９が接続されている。これらデー
タ線３４、リファレンスデータ線３５、ダミーデータ線
３０は、センス線及びリファレンスデータ線３３と交差
している。

【００３０】次に、図８を参照して半導体装置の全体構
造を概略説明する。半導体基板には、メモリセルアレ
イ、メモリセルアレイ部に隣接するカラムゲート部、リ
ファレンスセルアレイ、負荷素子部、センスアンプ部、
半導体基板上に形成された第１の配線群（データ線、リ
ファレンスデータ線）、第２の配線群（リファレンスデ
ータ線、シールド線、ダミーデータ線）が形成されてい
る。センスアンプ部、負荷素子部及び配線群を含む部分
は、図７に示す部分に相当している。図８において、メ
モリセルアレイに記憶されたデータは、ビット線を介し
て読み出され、センスアンプによりリファレンスセルア
レイと比較して外部に読み出されるように構成されてい
る。以上のように、この実施の形態は、複数のセンスア
ンプ、センスアンプの本体側のデータ線及びリファレン
ス側のデータ線、データ線及びリファレンスデータ線を
駆動する為の負荷素子、データ線及びリファレンスデー
タ線をシールドする為のシールド線、シールド線とデー
タ線との間に配置されているダミーデータ線、ダミーデ
ータ線を駆動する為の負荷素子から構成されている。こ
のような構成により、シールド線とのカップリング容量
を受けるデータ線がダミーデータ線となり、データ線及
びリファレンスデータ線への影響は緩和される。

【００３１】

【発明の効果】本発明は、以上の構成により、シールド
線の隣りに配置されたデータ線の容量が低減されてデー
タ線間の容量の不均等が緩和される。また、各データ線
がそれぞれ同じ割合でシールド線に隣接することによ
り、データ線間の容量の不均等が緩和される。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のデータ線を含むセ
ンス回路を示す概略配線図。

【図２】本発明の第１の実施の形態の読み出し時のデー
タの電位を説明する特性図。

【図３】本発明の第１の実施の形態の半導体装置（半導
体メモリ）の概略平面図。

【図４】本発明の第２の実施の形態のデータ線を含むセ
ンス回路を示す配線回路図。

【図５】本発明の第２の実施の形態のデータ線を含むセ
ンス回路を示す配線回路図。

【図６】本発明の第２の実施の形態において、シールド
線に全てのデータ線が同じ割合で隣接するように配線さ
れた構造の一例を示す概略配線回路図。

【図７】本発明の第３の実施の形態のデータ線を含むセ
ンス回路を示す配線回路図。

【図８】本発明の第３の実施の形態の半導体装置（半導
体メモリ）の概略平面図。

【図９】本発明及び従来例において用いる負荷素子を備
えたセンスアンプの概略図。

【図１０】従来のデータ線を有するセンス回路を構成す
る半導体装置の概略平面図。

【図１１】図１０の半導体装置の読み出し時のデータ線
の電位を示す特性図。

【符号の説明】

１、２１、３１・・・センスアンプ（Ｓ／Ａ０〜Ｓ／Ａ
ｎ）、２、２２・・・データ線（ＳＮ０〜ＳＮｎ）の第
１の信号線、３、２３・・・リファレンスデータ線の第
１の信号線、４、２４・・・データ線の第２の信号線、
５、２７・・・共通リファレンスデータ線（リファレン
スデータ線の第２の信号線）、６、２６、３６・・・シ
ールド線（ＳＬ０、ＳＬ１）、７・・・スイッチ（イコ
ライズスイッチ）（ＳＷ０〜ＳＷｎ）、１０、３０・・
・ダミーデータ線（ＤＮ０、ＤＮ１）、１１・・・ダミ
ーデータ線のリセットスイッチ（ＤＳ０、ＤＳ１）、２
０、２８、２９・・・接続配線、 ３２・・・センス
線、３３・・・リファレンスセンス線、３４・・・デー
タ線（ＳＮ０〜ＳＮｎ）、３５・・・リファレンスデー
タ線（ＲＮ０〜ＲＮｎ）、３７・・・第１の負荷素子
（ＬＳ０〜ＬＳｎ）、３８・・・第２の負荷素子（ＬＲ
０〜ＬＲｎ）、３９・・・第３の負荷素子（ＬＤ０、Ｌ
Ｄ１）、Ｃｉｎｔ・・・配線間容量、Ｃｇｎｄ・・・対
接地容量。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/105 Ｈ０１Ｌ 29/78 ３７１ 27/108 27/10 ６８１Ｇ 27/115 29/788 29/792 (72)発明者 高野 芳徳 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B025 AD05 AE05 5F083 EP77 FZ10 GA01 GA13 LA03 LA11 ZA28 5F101 BE02 BF08

Claims (11)

【特許請求の範囲】
1. 【請求項１】 複数のセンスアンプと、 前記センスアンプの各々の第１のセンス端子に接続され
   たセンス線がつながっているデータ線と、 前記センスアンプの各々の第２のセンス端子に接続され
   たリファレンスセンス線がつながっている共通リファレ
   ンスデータ線と、 プリチャージ時に前記データ線と前記共通リファレンス
   データ線とを電位を等しくする手段と、 前記データ線をシールドする１対のシールド線と、 前記シールド線と前記データ線との間に配置されている
   ダミーデータ線と、 前記ダミーデータ線と前記共通リファレンスデータ線と
   を電位を等しくする手段とを備えたことを特徴とする半
   導体装置。
2. 【請求項２】 前記データ線を駆動する第１の負荷素子
   と、前記共通リファレンスデータ線を駆動する第２の負
   荷素子とを備えたことを特徴とする請求項１に記載の半
   導体装置。
3. 【請求項３】 前記ダミーデータ線と前記共通リファレ
   ンスデータ線とを電位を等しくする手段は、スイッチで
   あることを特徴とする請求項１又は請求項２に記載の半
   導体装置。
4. 【請求項４】 前記ダミーデータ線を駆動する第３の負
   荷素子とを備えたことを特徴とする請求項２又は請求項
   ３に記載の半導体装置。
5. 【請求項５】 前記前記データ線と前記共通リファレン
   スデータ線とを電位を等しくする手段は、スイッチであ
   ることを特徴とする請求項１乃至請求項３のいずれかに
   記載の半導体装置。
6. 【請求項６】 前記複数のセンスアンプの各データ線
   は、所定の部分で実質的に平行に配列されており、前記
   １対のシールド線は、前記複数のデータ線の配列の両側
   に実質的に平行に配置されていることを特徴とする請求
   項１乃至請求項５のいずれかに記載の半導体装置。
7. 【請求項７】 複数のセンスアンプと、 前記センスアンプの各々の第１のセンス端子に接続され
   たセンス線がつながっているデータ線と、 前記センスアンプの各々の第２のセンス端子に接続され
   たリファレンスセンス線がつながっているリファレンス
   データ線と、 前記データ線を駆動する第１の負荷素子と、 前記リファレンスデータ線を駆動する第２の負荷素子
   と、 前記データ線をシールドする１対のシールド線と、 前記１対のシールド線と前記データ線との間に配置され
   ているダミーデータ線と、 前記ダミーデータ線を駆動する第３の負荷素子とを備え
   たことを特徴とする半導体装置。
8. 【請求項８】 前記複数のセンスアンプの各データ線及
   びリファレンスデータ線は、所定の部分で実質的に平行
   に配列されており、前記１対のシールド線は、前記複数
   のデータ線及びリファレンスデータ線の配列の両側に実
   質的に平行に配置されていることを特徴とする請求項７
   に記載の半導体装置。
9. 【請求項９】 複数のセンスアンプと、 前記センスアンプの各々の第１のセンス端子に接続され
   たセンス線がつながっているデータ線と、 前記センスアンプの各々の第２のセンス端子に接続され
   たリファレンスセンス線がつながっているリファレンス
   データ線と、 前記データ線をシールドする１対のシールド線とを備
   え、 前記複数のセンスアンプの各データ線及びリファレンス
   データ線は、所定の部分で実質的に平行に配列されてお
   り、前記１対のシールド線は、前記複数のデータ線及び
   リファレンスデータ線の配列の両側に平行に配置され、
   且つ前記データ線及びリファレンスデータ線は、２層の
   積層配線層に形成され、この２層配線層を用いて所定の
   位置で前記配列の順番の並び替えを行って、全ての前記
   データ線及びリファレンスデータ線が実質的に同じ割合
   で前記１対のシールド線に隣接するように配置すること
   を特徴とする半導体装置。
10. 【請求項１０】 複数のセンスアンプと、 前記センスアンプの各々の第１のセンス端子に接続され
    たセンス線がつながっているデータ線と、 前記センスアンプの各々の第２のセンス端子に接続され
    たリファレンスセンス線がつながっている共通リファレ
    ンスデータ線と、 前記データ線をシールドする１対のシールド線とを備
    え、 前記複数のセンスアンプの各データ線及び共通リファレ
    ンスデータ線は、所定の部分で実質的に平行に配列され
    ており、前記１対のシールド線は、前記複数のデータ線
    及び共通リファレンスデータ線の配列の両側に平行に配
    置され、且つ前記データ線及び共通リファレンスデータ
    線は、２層の積層配線層に形成され、この２層配線層を
    用いて所定の位置で前記配列の順番の並び替えを行っ
    て、全ての前記データ線及びリファレンスデータ線が実
    質的に同じ割合で前記１対のシールド線に隣接するよう
    に配置することを特徴とする半導体装置。
11. 【請求項１１】 半導体装置に形成されたメモリセルに
    書き込まれたデータを読み出す方法において、 前記ダミーデータ線は、プリチャージ時に複数のデータ
    線の全てと電位を等しくされ、データ読み出し時にフロ
    ーティングになり、リセット時には基準電位にリセット
    されることを特徴とする半導体装置のデータ読み出し方
    法。