KR20090115669A - 반도체 장치 - Google Patents

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Abstract

메모리 셀의 저항값이 논리값 "1"과 "0"의 사이에서 변화하는 저항 변화형 메모리에서, 전원 전압을 높이지 않고 재기입 전류를 증대시키고, 동시에 재기입 후의 저항 상태의 메모리 어레이 내 장소 의존성을 저감하는 기술을 제공한다. 저항 변화형 메모리에서, 비트선을 계층화하고, 로컬 비트선 LBL의 양단에 글로벌 비트선 GBL에 접속하기 위한 비트선 선택 스위치 BLSW를 설치하고, 기입시와 판독시에서 비트선 선택 스위치 BLSW의 제어 방법을 절환하여, 각각에 최적인 어레이 구성을 실현한다. 구체적으로는, 기입 및 판독시에, 비트선 선택 스위치 BLSW를 동시에 ON시킴으로써 병렬로 2개의 전류 패스를 설치한다.
비트선, 반도체 장치, 비트선 선택 스위치, 메모리 셀, 선택 소자, 로컬 비트선, 로컬 소스선, 기입, 판독

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 발명은, 저항 변화형 메모리 셀을 갖는 반도체 장치에 관한 것으로, 기생 저항 성분의 크기와 어레이(이하, 메모리 어레이, 메모리 셀 어레이라고도 기술함) 내 변동을 억제하여, 신뢰성이 높은 판독 및 기입을 실현하는 기술에 관한 것이다.
다이나믹형 랜덤 액세스 메모리(DRAM)는 고집적화하기 위하여 제조 룰의 미세화가 진행되고 있지만, 충분한 신호량을 확보하는 캐패시터의 제조가 곤란해지고 있다. 캐패시터를 대신하여, 저항 변화 소자를 이용하여 메모리 셀을 구성하고, 저항값의 대소를 논리 정보 "1", "0"에 대응시키는 저항 변화형 메모리가 고안되어 있다.
저항 변화형 메모리의 예로서, 상 변화 메모리, 마그네틱 RAM(MRAM), Resistive RAM(ReRAM), 고체 전해질 메모리가 고안되어 있다. 예를 들면, 상 변화 메모리에 대해서는 비특허 문헌 1에, MRAM에 대해서는 특허 문헌 1이나 비특허 문헌 2에, ReRAM에 대해서는 비특허 문헌 3에, 고체 전해질 메모리에 대해서는 비특허 문헌 4에 각각 기재되어 있다.
[특허 문헌 1] 일본 특허 공개 2003-77267호 공보
[비특허 문헌 1] Proc. IRPS 2007, pp542-546, "Data Retention Characterization of Phase-Change Memory Arrays"
[비특허 문헌 2] Proc. IEDM 2003, pp34.6.1-34.6.3, "A 0.18/spl mu/m 4Mb toggling MRAM"
[비특허 문헌 3] Non-Volatile Semiconductor Memory Workshop, 2007 22nd IEEE 26-30 Aug.2007, pp68-70, "Nanoscale Resistive Memory Device Using SrTi03 Films"
[비특허 문헌 4] Journal of Solid-State Circuits, vol.42, No.6, pp1383-1391, June 2007. "An Embeddable Multilevel-Cell Solid Electrolyte Memory Array"
그런데, 상기 특허 문헌 1이나 비특허 문헌 1∼4에 기재된 저항 변화형 메모리에 관하여, 본 발명자가 검토한 결과, 이하와 같은 사실이 밝혀졌다.
도 2의 (a)에 도시한 바와 같이, 상 변화 메모리는 상부 전극 UL과 하부 전극 LL 사이에 칼코게나이드막을 끼워 넣은 구조를 갖는다. LL로부터 전해지는 열에 의해 칼코게나이드막을 비정질 상태나 결정 상태로 제어한다. LL의 면적을 작게 함으로써, 발열 효율을 향상시킬 수 있다. LL 바로 위의 칼코게나이드막이 비정질 상태인 경우에는 UL과 LL간의 저항이 크고, 결정 상태인 경우에는 UL과 LL간의 저항이 작다. 도 2의 (b)에는 횡축에 UL과 LL간의 전위차 V1, 종축에 LL로부터 UL에 흐르는 전류 I1을 취하고, 상 변화 메모리의 전류 전압 특성을 나타낸다. 저저항 상태(ON 상태)로부터 고저항 상태(OFF 상태)로 재기입하는 경우와, OFF 상태로부터 ON 상태로 재기입하는 경우에서 V1의 방향은 동일하며, 크기는 서로 다르다. ON 상태로부터 OFF 상태로 변화시키기 위해서는 큰 전류가 필요하게 된다.
도 3에는 MRAM과 ReRAM, 도 4에는 2종류의 고체 전해질 메모리에 대하여 도시한다. 도 3과 도 4에 나타낸 모든 메모리의 전류 전압 특성을 도 5에 나타낸다. 도 5에서, 그래프의 횡축은 UL과 LL간의 전압 V1, 종축은 UL로부터 LL에 흐르는 전류 I1이다. OFF 상태로부터 ON 상태로 재기입하는 경우와, ON 상태로부터 OFF 상태로 재기입하는 경우에서 전압 인가 방향이 서로 다르다. 예를 들면, UL로부터 LL에 전류를 흘린 경우에 ON 상태로 되고, LL로부터 UL에 전류를 흘린 경우에는 OFF한다.
도 3의 (a)에 도시한 바와 같이, MRAM은 자성막, 터널막, 자성막을 UL과 LL 사이에 끼워 넣은 구조를 갖고, UL과 LL간에 흐르는 터널 전류의 대소를 기록에 이용하는 메모리이다. 터널막을 사이에 두는 2개의 자성막의 자화 방향이 평행한 경우는 ON 상태, 반평행한 경우는 OFF 상태로 된다. 재기입시에는 MRAM 소자 부근에서 자계를 발생시켜, 자성막 내의 자화를 반전시킨다. 자계를 발생시키기 위하여 필요한 전류가 크기 때문에, 재기입에 필요한 전력이 커지게 된다고 하는 특징이 있다. 도 3의 (b)에 도시한 바와 같이, ReRAM은, 예를 들면 페로브스카이트형 망간 산화물 등을 UL과 LL 사이에 끼워 넣은 구조를 갖는다. 예를 들면 상기 재료 내의 결함 순위의 상태가 변화하는 것에 대응하여 저항값이 변화하는 것을 기록에 이용한다. 결함 순위에 전자가 포획되어 있지 않은 경우는 OFF 상태, 포획되어 있는 경우는 ON 상태로 된다. 재기입 전류가 크며, 재기입 전류의 크기에 의해, ON 및 OFF 상태가 변화한다.
도 4의 (a)에 도시한 바와 같이, 고체 전해질 메모리는 산소(O), 황(S), 셀레늄(Se), 텔루륨(Te)의 화합물인 고체 전해질막 EL을 UL과 LL에 의해 사이에 끼운 구조를 갖는다. 고체 전해질 내에 UL로부터 LL 방향의 전계에 의해 금속의 도전 패스를 형성하고, ON한다. LL로부터 UL 방향의 전계에 의해, 상기 도전 패스를 소실시키고, OFF한다. UL과 LL간의 저항값의 대소를 이용하여 정보를 기록한다. 도 4의 (b)에는 고체 전해질 메모리의 제2 형태를 나타낸다. 도 4의 (a)에 도시하는 고체 전해질 메모리와 달리, UL과 LL의 사이에 2층 이상의 고체 전해질막 EL1과 EL2를 사이에 끼워 넣은 구조를 갖는다. 도 4의 (b)에서는 일례로서 2층으로 이루어지는 형태를 나타내었다. UL로부터 LL 방향의 전계에 의해, 고체 전해질막 EL1로부터 고체 전해질막 EL2에 금속 이온이 공급되어 ON하고, LL로부터 UL 방향의 전계에 의해, EL2로부터 EL1에 금속 이온이 되돌아감으로써 OFF한다. 이 구조는 도 4의 (a)의 구조와 비교하여 금속 이온의 제어성이 좋다. 도 4의 (a), (b) 모두 동작이 원자 레벨에서 작은 영역에서 행해지고 있으며, 스케일링이 우수하다고 하는 특징을 갖는다. ON 상태의 저항값이 낮기 때문에, OFF 상태로 하는 경우, 대전류가 필요하게 된다. 또한, 재기입 전류의 크기에 의해 ON 및 OFF 상태가 변화한다.
이와 같이, 전류를 흘림으로써 재기입을 행하는 저항 변화형 메모리는 여러가지의 종류가 고안되어 있지만, 기입시에 큰 전류를 필요로 하는 것, 재기입 전류 의 크기에 의해 ON, 혹은 OFF의 상태가 변화하게 되는 것이 많다.
도 6에는 본 발명이 해결하고자 하는 제1 과제를 나타낸다. 도 6의 (a)는 저항 변화 메모리 셀 MC를 재기입하는 경우의 회로와 전류 방향을 나타내고 있다. 드라이버 V1, 기생 부하 RS1, MC, 기생 부하 RS2, 드라이버 V2는 직렬로 접속되고, 재기입은 V1로부터 V2로 전류 I를 흘려 행해진다. 드라이버 V1과 드라이버 V2 사이의 기생 부하 RP는 RS1+RS2로 된다. 도 6의 (b)는 RP(횡축)에 대하여 재기입 전류 I(종축)를 나타내고 있다. IC는 MC를 동작시키기 위하여 필요한 최저 전류이다. MC를 동작시키기 위해서는 IC 이상의 전류 I가 필요하게 되는데, 그를 위해서는 RP를 타겟으로 나타낸 영역 내까지 작게 하지 않으면 안된다. RP를 작게 하기 위해서는 RS1 및 RS2를 작게 할 필요가 있다. 특히 MC가 ON 상태인 경우, 메모리 셀의 저항 RM은 작기 때문에, V1로부터 V2에 이르는 전류 패스 내에서의 전체 저항 성분에서의 RS1+RS2의 비율이 증대한다. 따라서, 특히 ON 상태로부터 OFF 상태로 재기입하는 경우, RS1+RS2를 작게 하는 것은 중요하다. 대규모 메모리 어레이로 되면, 드라이버로부터 메모리 셀에의 전류 경로에는 장거리 배선이 필요하게 된다. 그러나, 집적도가 올라감에 수반하여 배선의 폭은 축소되고, 배선 저항은 증대되어 있다. 기입에 필요한 전류를 얻기 위하여 동작 전압을 크게 할 수도 있지만, 소비 전력이 증대하여, 발열에 의해 메모리 칩의 신뢰성이 저하될 가능성도 있다. 재료뿐만 아니라, 어레이 구성이나 회로 구성에 의해 전류 패스에서의 기생 부하를 줄이는 것이 중요하다.
도 7에는 본 발명이 해결하고자 하는 제2 과제를 나타낸다. 도 7의 (a)는 메모리 셀 MC1과 MC2를 저저항 상태(ON 상태)로 재기입하는 경우의 회로이다. 드라이버 V1과 직렬 부하(기생 부하) RS1과 MC1과 직렬 부하 RS4와 드라이버 V2가 직렬로 접속된다. 또한, MC1에 병렬로, 직렬 부하 RS2와 MC2와 직렬 부하 RS3이 직렬로 접속된다. 기생 부하 RP1은 RS1+RS4로 표현되고, 또한 기생 부하 RP2는 RS1+RS2+RS3+RS4로 표현된다. V1로부터 V2로 전류를 흘리고, MC1을 재기입할 때의 전류를 IW1, MC1의 저항을 RM1로 하고, 또한 MC2를 재기입할 때의 전류를 IW2, MC2의 저항을 RM2로 한다. 도 7의 (b)는 IW(횡축)와 RP(종축) 및 RM(종축)의 관계를 나타내고 있다. 재기입 전압 V가 일정한 경우, 기생 저항의 크기에 의해 IW는 변화한다. 기생 저항의 크기가 RP1일 때의 MC의 ON 전류는 ION1, 기생 저항의 크기가 RP2일 때의 MC의 ON 전류는 ION2이다. V=V1-V2로 하면, IW=V/(RP+RM)이기 때문에, ION=V/(RP+RON)으로 되고, ION은 RP의 함수로 된다. 저항 변화 메모리는 ION에 의해 ON 저항 RON이 변화한다고 하는 특징을 갖는 것이 많다. 예를 들면, 고체 전해질 메모리는 상기 특징을 갖는다고 보고되어 있다(비특허 문헌 4). 즉, 고저항 상태(OFF 상태)로부터 ON 상태로 재기입한 후의 ON 저항은, 기생 저항 성분(기생 부하) RP의 크기에 의존하여 변화하게 된다.
메모리 어레이를 제작한 경우, 대규모 어레이로 되면 될수록, 기생 저항의 어레이 내 장소 의존성은 커지는 것이 예측된다. 즉, 드라이버로부터 가까운 거리에 배치된 메모리 셀은 기생 저항이 작고, 드라이버로부터 떨어진 거리에 배치된 메모리 셀은 기생 저항이 커진다. 이 결과, 동일한 ON 상태이어도, 그 저항값은 어레이 내의 메모리 셀의 위치에 의존하여 변화하게 된다고 하는 문제가 발생한다. 이것은 오판독이나, 판독 마진의 저하로 이어진다. 상기 문제를 센스 앰프의 연구에 의해 해결하는 것을 생각한 경우, 예를 들면 복수의 레퍼런스를 배치하고, 어드레스에 의해 구분하여 사용한다고 하는 방법이 생각된다. 그러나, 센스 앰프가 복잡화되어, 메모리의 집적도가 떨어지게 된다.
이와 같이, 저항 변화형 메모리로 대규모 메모리 어레이를 제작하는 경우, 기입에 필요한 전류를 얻기 위한 기생 저항 성분의 저감과, 어레이 내에서의 기생 저항 성분의 장소 의존성의 저감이 과제이다.
따라서, 본 발명의 대표적인 목적은, 메모리 셀의 저항값이 논리값 "1"과 "0"의 사이에서 변화하는 저항 변화형 메모리에서, 전원 전압을 높이지 않고 재기입 전류를 증대하고, 동시에 재기입 후의 저항 상태의 메모리 어레이 내 장소 의존성을 저감하는 기술을 제공하는 데에 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확해질 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
즉, 대표적인 것의 개요는, 저항 변화형 메모리에서, 비트선을 계층화하고, 로컬 비트선의 양단에 글로벌 비트선에 접속하기 위한 스위치를 설치하는 것을 특징으로 한다. 또한, 기입시와 판독시에서 상기 스위치의 제어 방법을 절환하여, 각각에 최적의 어레이 구성을 실현하는 것을 특징으로 한다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
즉, 대표적인 것에 의해 얻어지는 효과는, 메모리 셀의 저항값이 논리값 "1"과 "0"의 사이에서 변화하는 저항 변화형 메모리에서, 전원 전압을 높이지 않고 재기입 전류를 증대시키고, 동시에 재기입 후의 저항 상태의 메모리 어레이 내 장소 의존성을 저감할 수 있다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일한 부재에는 원칙적으로 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
<제1 실시 형태>
본 발명의 제1 실시 형태의 반도체 장치를, 도 1, 도 8∼도 22를 이용하여 설명한다.
도 1은, 제1 실시 형태의 반도체 장치에서, 메모리 셀 어레이의 구성의 일례를 나타낸다.
메모리 셀 어레이는, 복수의 비트선 선택 스위치 BLSW로 이루어지는 상측 및 하측의 비트선 선택 스위치 어레이 BLSA와, 상측 및 하측의 비트선 선택 스위치 어레이 BLSA의 사이에 인접하여 배치되고, 복수의 로컬 비트선 LBL(0∼n)과, 복수의 워드선 WL(0∼m)과, 복수의 워드선 WL과 복수의 로컬 비트선 LBL의 교점에 배치되 는 복수의 메모리 셀 MC로 이루어지는 서브 메모리 셀 어레이 SMCA를 갖는 서브 메모리 블록을 어레이 형상으로 배치하여 구성된다.
로컬 비트선 LBL은, 상측 및 하측의 비트선 선택 스위치 어레이 BLSA에서 글로벌 비트선 GBL(0∼k)에 접속되고, 기입시에 동일한 방향으로 전류가 흐른다. 상측 및 하측의 비트선 선택 스위치 어레이 BLSA의 비트선 선택 스위치 BLSW는, 비트선 선택선 BLS(0∼n)에 의해 제어된다.
메모리 셀 MC는, 예를 들면 MOS 트랜지스터로 이루어지는 선택 소자와, 저항 변화 소자로 구성된다. 선택 소자는, 한쪽의 단자가 다른 메모리 셀과 공유하는 플레이트 PL에 접속되고, 다른 쪽의 단자가 저항 변화 소자에 접속된다. 저항 변화 소자는, 로컬 비트선 LBL과 선택 소자의 사이에 직렬로 접속된다. 이 메모리 셀 MC는, 저항 변화에 의해 정보가 기록되고, 전류를 흘려 정보가 기입된다.
또한, 이하에서는, 각 선을 각 신호로 기술하거나, 각 신호를 각 선으로 기술하는 경우도 있으며, 예를 들면 BLS는 비트선 선택선이나 비트선 선택 신호로 기술하는 경우가 있다.
도 8은, 제1 실시 형태의 반도체 장치에서, 메모리 셀 어레이의 동작의 일례를 나타낸다.
도 8의 굵은 선은 워드선 WL0과 로컬 비트선 LBL1의 교점에 배치된 메모리 셀 MC의 정보를, 예를 들면 논리값 "0"(고저항 상태)으로부터 "1"(저저항 상태)로 재기입하는 경우(기입)의, 어레이에 흐르는 전류 경로를 나타내고 있다. MC의 저항 변화 소자의 접속 방향은 반대로 할 수도 있으며, 그 경우에는 도 8 중에 도시 하는 재기입 전류와 동일한 방향에서 논리값 "1"로부터 "0"으로 재기입되게 된다. MC에 이용하는 재료(예로서 도 2 내지 도 4에 나타냄)에 의해, 기입과 논리값 "1"로부터 "0"으로 재기입하는(소거) 경우에서 흘리는 전류의 방향이 서로 다른 경우와 기입과 소거에서 동일한 방향의 경우가 있다. MC의 선택 소자는 예를 들면 1개의 MOS 트랜지스터로 구성되고, 소스측이 플레이트 PL, 드레인이 저항 변화 소자에 접속됨으로써, 저항 변화 소자는 로컬 비트선 LBL1과 플레이트 PL의 사이에 직렬로 접속되게 된다. 이 때문에, 후술하는 글로벌 비트선 GBL0으로부터 플레이트 PL에의 경로를 2개 취하는 것이 가능하게 된다. 글로벌 비트선 GBL0은, 드라이버 회로에 의해 플레이트 PL보다도 높은 재기입 전위로 충전된다. 매트 선택 신호와 재기입 인에이블 신호의 AND 논리를 취하고, 비트선 선택선 BLS1이 선택된다. 이 결과, 로컬 비트선 LBL1의 양단에 접속된 비트선 선택 스위치가 ON한다. 재기입 전류는 로컬 비트선 LBL1의 양단에 접속된 비트선 선택 스위치를 통하여, 글로벌 비트선 GBL0으로부터 병렬로 로컬 비트선 LBL1에 흐르고, 메모리 셀 MC를 통과하여 플레이트 PL에 흐른다. GBL0으로부터 LBL1에의 전류 경로가 병렬로 2개 있기 때문에, MC에 이를 때까지의 기생 저항 성분을 작게 억제할 수 있고, 이 결과, 재기입에 필요한 대전류를 MC에 흘릴 수 있다.
판독은 GBL0을 드라이버 회로에 의해 판독 전위로 충전하고, 재기입과 동일한 전류 경로로 전류를 흘린다. 그 경우에는 매트 선택 신호와 리드 인에이블 신호로부터 비트선 선택선 BLS1을 선택한다. 글로벌 비트선 GBL0으로부터 로컬 비트선 LBL1에 병렬로 2개의 패스로 판독 전류를 MC에 흘린다. 로컬 비트선 LBL1의 양 단으로부터 판독 전류를 흘림으로써, 한쪽에서만 흘리는 경우에 비하여, 어레이 내의 메모리 셀 MC의, 위치에 의한 기생 저항 성분의 크기의 차가 반감된다. 즉, 로컬 비트선의 편측으로부터 판독 전류를 흘리는 경우, 스위치가 있는 LBL1 끝 부근에 위치하는 메모리 셀과, 스위치가 없는 LBL1 끝 부근에 위치하는 메모리 셀의 기생 저항의 차가 가장 크며, 그 차는 로컬 비트선 1개분이다. 한편으로 로컬 비트선 LBL1의 양단으로부터 판독 전류를 흘리는 경우, LBL1의 중심에 위치하는 메모리 셀과 끝에 위치하는 메모리 셀의 기생 저항의 차가 가장 크며, LBL1의 절반에 상당한다. 따라서, 편측으로부터만 판독 전류를 흘리는 경우에 비하여 기생 저항의 크기의 차가 반감된다. 이 결과, 본 발명에서의 어레이에서는, 판독시의 마진을 크게 할 수 있다.
기입과 판독의 어느 경우도, 로컬 비트선 LBL1을 글로벌 비트선 GBL0에 접속하기 위한 2개의 스위치는, 어느 쪽도 동일한 선택선 BLS1에 의해 선택되어 있다. 이 때문에, 2개의 스위치를 각각 별개의 선택선에 의해 선택하는 경우와 비교하여, 회로 설계나 제어가 용이하게 된다.
또한, 본 레이아웃에서는, 모든 메모리 셀에서, 전류는 글로벌 비트선 GBL0으로부터 플레이트 PL에의 방향으로 흐른다. 그 때문에, 재기입 전류의 방향이 서로 다른 복수의 메모리 셀을 갖는 경우와 비교하여, 스위치 등의 회로 구성이 용이해져, 회로 면적도 저감할 수 있다.
도 9는, 제1 실시 형태의 반도체 장치에서, 메모리 칩의 구성의 일례(a), (a)에서의 메모리 백의 구성의 일례(b)를 나타낸다.
도 9에 나타내는 반도체 장치는 고체 전해질 메모리로 되어 있다. 그 메모리 칩 CHIP의 전체의 구성은, 예를 들면 도 9의 (a)에 도시한 바와 같이, 제어 회로 CNTL과, 입출력 회로 DQC와, 메모리 백 BANK로 크게 나뉘어진다. 제어 회로 CNTL에는, 클럭, 어드레스, 제어 신호가 메모리 칩 CHIP 외로부터 입력되고, 메모리 칩 CHIP의 동작 모드의 결정이나 어드레스의 프리디코드 등이 행해진다. 입출력 회로 DQC는, 입출력 버퍼 등을 구비하고, 메모리 칩 CHIP 외부로부터 라이트 데이터가 입력되고, 메모리 칩 CHIP 외부에 리드 데이터를 출력한다.
메모리 뱅크 BANK에는, 예를 들면 도 9의 (b)에 도시한 바와 같이, 복수의 어레이 형상으로 배치된 메모리 셀 어레이 MCA가 배치되고, 그 주위에는 서브 워드 드라이버열 SWDA, 센스 앰프열 SAA, 행 제어 회로 XP가 배치된다. 또한, 메모리 뱅크 BANK의 외주에는, 센스 앰프열 SAA와 평행하게 Y(열)디코더 YDEC 및 메인 앰프열 MAA가 배치되고, 서브 워드 드라이버열 SWDA와 평행하게 X(행)디코더 XDEC 및 어레이 제어 회로 ACC가 배치된다.
도 10은, 제어 회로 CNTL의 일부로서, 전압 발생 회로에서의 각 전압의 일례, 타이밍 컨트롤 신호 발생 회로에서의 각 신호의 일례를 나타낸다.
예를 들면, 전압 발생 회로 VG에서, 메모리 셀 기입 전압 VBH, 제어 회로 전압 VDD, 접지 전압 VSS, 워드선 승압 전압 VPP, 부전압 VKK를 생성한다. 예를 들면, 타이밍 컨트롤 신호 발생 회로 TCG에서는, 컬럼 인에이블 신호 YSE, 센스 앰프 인에이블 원신호 SAE0, 판독 인에이블 신호 RE, 기입 인에이블 신호 WE, 워드선 인에이블 원신호 WLE0이 생성된다.
도 11은, 메모리 셀 어레이 MCA와 그 주변 회로의 구성의 일례를 나타낸다.
메모리 셀 어레이 MCA의 상하에 인접하여 복수의 센스 앰프를 포함하는 센스 앰프열 SAA가 배치되고, 좌우에 인접하여 복수의 서브 워드 드라이버를 포함하는 서브 워드 드라이버열 SWDA가 배치된다. SAA와 SWDA는 상하 및 좌우의 메모리 셀 어레이 MCA에 의해 공유됨으로써 칩 면적을 저감할 수 있다. SAA 및 SWDA에 둘러싸여지는 부분에 행 제어 회로 XP가 배치되며, 이것도 상하의 MCA에 의해 공유함으로써 칩 면적의 저감이 가능하다. MCA는, 복수의 글로벌 비트선 GBL과 복수의 비트선 선택 신호 BLS와의 원하는 교점에 배치되는 서브 메모리 블록 SMB로 구성된다. 서브 메모리 블록 SMB는, 서브 메모리 셀 어레이 SMCA와 그 상하에 인접하는 비트선 선택 스위치 어레이 BLSA로 구성된다. 행 방향으로 배열되는 SMB는 공통의 워드선 WL과 비트선 선택 신호 BLS에 의해 선택되는 구성을 취한다. 이것은, 소비 전력이 큰 워드선 구동을 적게 하여 열 방향의 메모리 셀을 한번에 동시에 판독할 수 있다고 하는 이점이 있다. 글로벌 비트선 GBL 1개에 대하여, 센스 앰프 SA 1개라고 하는 구성을 예로서 나타내고 있지만, 칩 면적을 저감하기 위하여, 복수의 글로벌 비트선으로 1개의 센스 앰프를 공유하는 구성도 가능하다. 이 경우에는 글로벌 비트선 선택 회로 블록이 필요하게 된다.
도 12는, 서브 메모리 블록 SMB의 구성의 일례를 나타낸다.
서브 메모리 셀 어레이 SMCA는, m개의 워드선 WL과, n개의 로컬 비트선 LBL과, 플레이트 PL과, WL과 LBL의 원하는 교점에 배치되는 메모리 셀 MC로 구성된다. 저항 변화 소자에 기재한 화살표는 메모리 셀을 논리값 "1" 상태로 변화시키기 위 하여 흘리는 전류의 방향을 나타내고 있다. 상기 메모리 셀 MC는 도 2의 (b)나 도 5에 도시한 바와 같은 전류 전압 특성을 나타내는 저항 변화 소자와 선택 소자를 이용하여 구성된다. 도 2의 (b)에 도시하는 전류 전압 특성을 나타내는 저항 변화 소자를 이용한 메모리 셀에서는, 로컬 비트선 LBL로부터 플레이트 PL에 전류를 흘리어, LBL과 PL의 전위차가 저저항화(ON) 임계 전압을 초과한 경우에 ON하고, LBL로부터 PL에 전류를 흘리어, LBL과 PL의 전위차가 고저항화(OFF) 임계 전압을 초과한 경우에 OFF하는 것을 특징으로 한다. 도 5에 도시한 바와 같은 전류 전압 특성을 나타내는 저항 변화 소자를 이용한 메모리 셀에서는, LBL로부터 PL에 전류를 흘리어, ON 임계 전압을 초과한 경우에 ON하고, PL로부터 LBL에 전류를 흘리어, PL과 LBL의 전위차가 OFF 임계 전압을 초과한 경우에 OFF하는 것을 특징으로 한다. 또한, 상기 메모리 셀은 도 7의 (b)에 도시한 바와 같이 재기입 전류의 크기에 의존하여 재기입 후의 저항값이 변화하는 특징을 갖는 것도 포함된다.
비트선 선택 스위치 어레이 BLSA는 서브 메모리 셀 어레이 SMCA의 로컬 비트선 LBL 방향의 상하에 인접하여 배치되고, SMCA의 n개의 로컬 비트선 LBL을 글로벌 비트선 GBL0에 접속한다. BLSA는, 예를 들면 n개의 비트선 선택 스위치 BLSW로 구성된다. BLSW는 예를 들면 1개의 MOS 트랜지스터로 구성된다. 상기 MOS 트랜지스터는, 예를 들면 드레인이 글로벌 비트선 GBL에, 소스가 LBL에 접속되고, 게이트가 비트선 선택선 BLS에 의해 제어된다.
도 13은, 메모리 셀 MC의 구성의 일례((a), (b), (c), (d))를 나타낸다.
트랜지스터의 게이트를 G, 소스를 S, 드레인을 D로 한다. (a)의 MC는, 게이 트가 WL, 드레인이 BL, 소스가 저항 변화 소자에 각각 접속되고, 저항 변화 소자는 BL로부터 SL에 전류가 흐르면 저저항화하도록 배치된다. (b)의 MC는, 게이트가 WL, 소스가 SL, 드레인이 저항 변화 소자에 접속되고, 저항 변화 소자는 BL로부터 SL에 전류가 흐르면 저저항화하도록 배치된다. (c)의 MC는, 게이트가 WL, 소스가 저항 변화 소자, 드레인이 BL에 접속되고, 저항 변화 소자는 SL로부터 BL에 전류를 흘리면 저저항화하도록 배치된다. (d)의 MC는, 게이트가 WL, 소스가 SL, 드레인이 저항 변화 소자에 접속되고, 저항 변화 소자는 SL로부터 BL에 전류가 흐르면 저저항화하도록 배치되어 있다.
도 14는, 센스 앰프 SA의 구성의 일례를 나타낸다.
센스 앰프 SA는, 판독부 RAMP와, 기입부 WAMP와, 로컬 입출력선 스위치 IOG로 구성된다. RAMP와 IOG는 센스 앰프의 상측의 글로벌 비트선 GBL0을 구동하는 기입부 WAMP0과 센스 앰프 하부의 글로벌 비트선 GBL1을 구동하는 기입부 WAMP1에 의해 공유된다. 이것은 센스 앰프 회로의 면적 저감에 도움이 된다. WAMP와 RAMP는 액티브 하이의 센스 앰프 아웃 신호선 SAOt와 글로벌 비트선 GBL에 의해 접속된다. IOG와 RAMP는 SAOt와 반전 센스 앰프 아웃 신호선 SAOb에 의해 접속된다. IOG와 WAMP는 SAOt에 의해 접속된다.
판독부 RAMP는, 예를 들면, 리드 스위치 RSW, 2개의 리드 드라이버 RD, 크로스 커플 CC, 프리차지 회로 PCC, 판독 레퍼런스 회로 RRC로 구성된다. RRC는, 예를 들면 2개의 MOS 트랜지스터와 레퍼런스 부하 REF로 구성되고, 리드 인에이블 신호 RET, 워드선 인에이블 신호 WLE에 의해 제어된다. RSW0은 상부 메모리 셀 리드 인에이블 신호 RET0에 의해 제어된다. RSW1은 하부 메모리 셀 리드 인에이블 신호 RET1에 의해 제어된다. CC는 센스 앰프 인에이블 신호 SAE에 의해 제어된다. RD는 판독 전류 제어 신호 SAPG에 의해 제어된다. PCC는 센스 앰프 이퀄라이즈 신호 SAEQ에 의해 제어된다. PCC는 스탠바이시에 SAOt 및 SAOb를 VBH로 충전하기 위한 프리차지 회로로서, SAEQ에 의해 제어된다.
이하에, 판독시의 RAMP의 동작에 대하여 설명한다. 우선, 센스 앰프 이퀄라이즈 신호 SAEQ가 로우로부터 하이로 되어 프리차지가 종료된다. 다음으로, 판독 전류를 메모리 셀에 흘린다. 판독 전류는 VDD와 SAPG에 의해 게이트 전위를 제어받는 PMOS 부하에 의해 결정된다. SA 상부의 메모리 셀을 판독하는 경우, RET0이 선택되고, SA 하부의 메모리 셀을 판독하는 경우, RET1이 선택된다. 판독 전류는 VDD로부터 부하 PMOS를 경유하고, 센스 노드 SN을 통과하여, RET0 혹은 RET1에 의해 선택된 글로벌 비트선에 흐른다. 레퍼런스용의 전류는 VDD로부터 부하 PMOS를 경유하고, 레퍼런스 센스 노드 SNREF를 통과하여, 메모리 셀에의 전류 경로를 모의한 레퍼런스 부하 REF를 통과하여 접지 전위에 흐른다. 판독하는 메모리 셀의 저항값이 높은 경우, 즉 논리값 "0"의 경우, SN의 전위는 SNREF의 전위보다 높아진다. 이것은 메모리 셀에서의 전압 강하가 REF에서의 전압 강하보다도 크기 때문이다. SN과 SNREF의 전위차는, 센스 앰프 인에이블 신호 SAE에 의해 활성화되는 크로스 래치에 의해 SAOt가 전압 VBH로, SAOb가 접지 전위로 증폭된다. 판독하는 메모리 셀의 저항값이 낮은 경우, 즉 논리값 "1"의 경우, SN의 전위는 SNREF의 전위보다도 낮아진다. 이것은 메모리 셀에서의 전압 강하가 REF에서의 전압 강하보다 도 작기 때문이다. SN과 SNREF의 전위차는, 상기 크로스 커플에서 SAOt가 접지 전위, SAOb가 전압 VBH로 증폭된다. 컬럼 선택선 YS에 의해 SAOt 및 SAOb에 읽어내어진 메모리 정보는 로컬 입출력선 LIOt 및 반전 로컬 입출력선 LIOb에 읽어내어진다.
이하에, 기입부 WAMP의 동작에 대하여 설명한다. 메모리 셀을 고저항 상태로 하는 경우, 즉 논리값 "0"으로 기입하는 경우, 컬럼 선택선 YS가 선택되면, LIOt에 의해 SAOt가 접지 전위를 향하여 충전되고, LIOb에 의해 SAOb가 VBH를 향하여 충전된다. RET는 로우이므로, SN 및 SNREF는 VDD에 가까운 전위로 충전되어 있고, SAE가 ON하면 크로스 래치에 의해 SAOt가 접지 전위로, SAOb가 VBH로 충전된다. 액티브 하이의 라이트 인에이블 신호 WET와 액티브 로우의 라이트 인에이블 신호 WEB가 액티베이트되면, SAOt가 로우이므로 WAMP에 의해 GBL이 접지 전위로 충전된다. 플레이트 PL의 전위를 예를 들면 VBH/2로 설정하면, PL로부터 GBL에 전류가 흐른다. 이 결과, 메모리 셀에 논리값 "0"이 기입된다. 메모리 셀을 저저항 상태로 하는 경우, 즉 논리값 "1"로 기입하는 경우, 컬럼 선택선 YS가 선택되면, LIOt에 의해 SAOt가 VBH를 향하여 충전되고, LIOb에 의해 SAOb가 접지 전위를 향하여 충전된다. RET는 로우이므로, SN 및 SNREF는 VDD에 가까운 전위로 충전되고, SAE가 ON하면 크로스 래치에 의해 SAOt가 VBH로, SAOb가 접지 전위로 충전된다. 액티브 하이의 라이트 인에이블 신호 WET와 액티브 로우의 라이트 인에이블 신호 WEB가 액티베이트되면, SAOt가 하이이므로 WAMP에 의해 GBL이 VBH로 충전된다. 플레이트 PL의 전위를 예를 들면 VBH/2로 설정하면, GBL로부터 PL에 전류가 흐른다. 이에 의해 메모리 셀에 논리값 "1"이 기입된다.
도 15는, 서브 워드 드라이버열 SWDA의 구성의 일례를 나타낸다.
도 9의 (b)에 도시한 바와 같이, 서브 워드 드라이버열 SWDA는 메모리 셀 어레이 MCA의 주변에 배치되고, 메모리 셀 어레이 MCA의 워드선 WL을 좌우 중 어느 하나의 서브 워드 드라이버열 SWDA로부터 구동하기 때문에, 한쪽의 서브 워드 드라이버열 SWDA에 포함되는 서브 워드 드라이버 SWD의 수는, 메모리 셀 어레이 MCA에 포함되는 워드선 WL의 수의 반수이어도 된다. 서브 워드 드라이버 SWD는 1개의 PMOS 트랜지스터와 2개의 NMOS 트랜지스터로 구성된다. 상기 PMOS 트랜지스터는, 게이트가 반전 메인 워드선 MWLB에 접속되고, 소스가 서브 워드 드라이버 선택선 FX에 접속되고, 드레인이 워드선 WL에 접속된다. 상기 NMOS 트랜지스터 중 한쪽은, 게이트가 MWLB, 소스가 VSS와 동등하거나 그보다 낮은 부전압 VKK, 드레인이 워드선 WL에 접속된다. 상기 NMOS 트랜지스터의 다른 한쪽은, 게이트가 반전 서브 워드 드라이버 선택선 FXB, 소스가 VKK, 드레인이 워드선 WL에 접속된다.
도 16은, 행 제어 회로 XP의 구성의 일례를 나타낸다.
행 제어 회로 XP는, 로컬 입출력선 LIOt 및 반전 로컬 입출력선 LIOb를 프리차지하는 로컬 입출력선 이퀄라이즈 회로 REQ, 로컬 입출력선 LIO와 메인 입출력선 MIO를 접속하는 메인 입출력 게이트 RGC, 비트선 선택 신호 드라이버 BLSD, 열 선택선 드라이버 YSD, 서브 워드 드라이버 선택선 드라이버 FXD로 구성된다. REQ는, 예를 들면 3개의 PMOS 트랜지스터로 구성되고, 센스 앰프 이퀄라이즈 신호 SAEQ가 OFF하면 LIOt 및 LIOb를 VBH로 충전한다. RGC는, 예를 들면 2개의 NMOS 트랜지스 터로 구성되고, SAEQ가 ON하면 LIOt와 MIOt, LIOb와 MIOb를 접속한다. BLSD에서는, 리드 인에이블 신호 RET와 라이트 인에이블 신호 WET와 매트 선택 신호 MS에 의해 비트선 선택 신호 BLS를 생성한다. 예를 들면 RET와 WET의 OR 논리와 MS의 AND 논리를 취하여 BLS를 생성하는 회로 구성이 생각된다. YSD에서는, 열 선택 인에이블 신호 YSE와 컬럼 프리디코드 신호 CF로부터 YS를 선택한다. 예를 들면 YSE와 CF의 AND 논리를 취하여 YS를 출력하는 회로 구성이 생각된다. FXD에서는, 반전 서브 워드 드라이버 선택 신호 FXB로부터 서브 워드 드라이버 선택 신호 FX를 생성한다. 예를 들면, FXB와 동일한 수의 NOT 논리로 구성된다.
도 17은, 어레이 제어 회로 ACC의 구성의 일례를 나타낸다.
어레이 제어 회로 ACC에서는, 도 9의 (a)에 도시한 CNTL에서 생성된 타이밍 신호로부터 센스 앰프를 제어하는 신호군을 생성한다. 매트 선택 반전 신호 MSB로부터 센스 앰프 이퀄라이즈 신호 SAEQ, MSB와 센스 앰프 인에이블 원신호 SAE0으로부터 센스 앰프 인에이블 신호 SAE, 리드 인에이블 신호 RE로부터 센스 앰프 제어용의 리드 인에이블 신호 RET, 워드선 인에이블 원신호 WLE0으로부터 워드선 인에이블 신호 WLE, 라이트 인에이블 신호 WE로부터 센스 앰프 제어용의 라이트 인에이블 신호 WET를 생성한다. 예를 들면 SAEQ는 MSB를 반전한 신호가 출력된다. SAE는 MSB의 반전 신호와 SAE0의 AND 논리를 취하여 만들어진다. RET는 MSB의 반전 신호와 RE의 AND 논리를 취하여 만들어진다. WLE는 MSB의 반전 신호와 WLE0의 AND 논리를 취하여 만들어진다. WET는 MSB의 반전 신호와 WE의 AND 논리를 취하여 만들어진다.
도 18은, 도 12 및 도 14에 나타내는 회로에서, 메모리 셀에 기억되어 있는 정보를 판독하는 경우의 동작 파형의 일례를 나타낸다.
우선, 스탠바이 상태에 대하여 설명한다. 스탠바이 상태에서는 센스 노드 SN과 레퍼런스 센스 노드 SNREF는 VDD로 충전되어 있다. 센스 앰프 아웃 신호 SAO와 로컬 입출력 신호 LIO는 VBH로 충전되어 있다. 클럭과 동기하여 ACT 커맨드가 입력되면, 도 17에 나타내는 ACC에 의해 만들어지는 SAEQ와 RET가 0으로부터 VDD로 충전된다. RET와 워드선 인에이블 신호 WLE를 동기한 타이밍에서 워드선 WL과 비트선 선택선 BLS가 접지 전위보다도 낮은 전위 VKK로부터 승압 전위 VPP로 충전된다. 그 결과, 입력 어드레스에 의해 지정된 메모리 셀이 선택되고, 판독 전류가 흐른다. WLE가 VKK로부터 VPP로 충전되면, 레퍼런스 노드 SNREF가 VDD로부터 레퍼런스 부하에 의해 설정된 레퍼런스 전위를 향하여 내려간다. 레퍼런스 전위는 예를 들면 VDD/2로 되도록 설정하면 판독 마진을 크게 설정할 수 있다. 판독 전류가 흐르면, 센스 노드 SN이 메모리 셀의 저항 상태에 따라서 변화한다. 메모리 셀이 저저항 상태, 즉 ON 상태인 경우, 접지 전위에 가까운 전위로 되고, 메모리 셀이 고저항 상태, 즉 OFF 상태인 경우, VDD로부터 그다지 내려가지 않는 전위로 된다. 이 때, SN과 SNREF의 전위에 따라서 센스 앰프 아웃 신호 SAOt와 SAOb의 전위가, 메모리 셀이 ON 상태인 경우 VBH로부터 그다지 내려가지 않고, 메모리 셀이 OFF 상태인 경우, 접지 전위를 향하여 내려간다. SN의 상태가 정상 상태로 되는 타이밍에서 센스 앰프 인에이블 신호 SAE가 ON한다. 그러면, 센스 앰프 아웃 신호 SAOt의 상태가 메모리 셀의 상태에 따라서 ON이면 VBH로, OFF이면 접지 전위로 충전된 다. 메모리 셀의 상태가 센스 앰프의 판독부에서 래치된 상태에서, READ 커맨드가 입력되면, 열 선택 신호 YS가 VKK로부터 VPP로 충전되고, 로컬 입출력선 LIO에 메모리 정보가 출력된다. 그 후, PRE 커맨드가 입력되면, WL과 BLS가 VPP로부터 VKK로 되고, 그 후 SAE가 VDD로부터 접지 전위로 내려가고, SAEQ, RET가 VDD로부터 접지 전위로, WLE가 VPP로부터 VKK로 내려간다. 그 결과, SN과 SNREF가 VDD로 되고, SAOt와 SAOb가 VBH로 프리차지되어, 스탠바이 상태로 되돌아가고, 판독 동작이 종료된다.
도 19는, 도 12 및 도 14에 나타내는 회로에서, 메모리 셀에 정보를 기입하는 경우의 동작 파형의 일례를 나타낸다.
스탠바이 상태는 도 18에서 설명한 상태와 동일하다. 클럭 CLK와 동기하여 ACT 커맨드가 입력되면, 도 9의 (a)에 기재된 CNTL에 의해 발생된 타이밍에 동기하여 센스 앰프 이퀄라이즈 신호 SAEQ가 접지 전위로부터 VDD로 되고, 센스 앰프의 이퀄라이즈가 종료된다. 워드선 WL이 접지 전위보다 낮은 전위 VKK로부터 승압 전위 VPP로 올라가면 메모리 셀에 정보를 기입하는 준비가 갖추어진다. 컬럼 선택선 YS가 선택되면, 기입을 행하는 센스 앰프가 결정되고, 기입을 행하는 정보에 따라서 충전된 LIO에 의해 센스 앰프 아웃 신호 SAO가 원하는 레벨로 충전되기 시작한다. 센스 앰프 인에이블 신호가 접지 전위로부터 VDD로 되면, 센스 앰프의 래치 부분이 ON하고, 기입 정보가 래치되며, SAO가 ON을 기입하는 경우에는 VBH로, OFF를 기입하는 경우에는 접지 전위로 확정된다. 라이트 인에이블 신호 WET가 접지 전위로부터 VDD로 되면, 센스 앰프의 기입부가 ON하고, 글로벌 비트선 GBL에 ON을 기입하는 경우에는 VBH를, OFF를 기입하는 경우에는 접지 전위를 출력한다. 이에 의해 메모리 셀에는 원하는 디지털 정보가 기입된다. PRE 커맨드가 클럭과 동기하여 입력되면, 워드선 WL이 VPP로부터 VKK로 되고, 이것을 받아 SAE가 VDD로부터 접지 전위로 된다. 그 후, SAEQ가 VDD로부터 접지 전위로 되고, 이것과 동시에 SAO가 VBH로 프리차지된다. 이와 같이 하여 스탠바이 상태로 되돌아가고, 기입 동작이 종료된다.
도 20은, 서브 메모리 셀 어레이 SMCA의 하측에 인접하는 비트선 선택 스위치 어레이 BLSA와 SMCA의 상측에 인접하는 BLSA의 레이아웃의 일례를 나타낸다. 도 20은, 도 12에 나타내는 서브 메모리 블록 SMB에서, SMCA 하단과 하측의 BLSA, SMCA 상단과 상측의 BLSA를 행 방향으로 2개 배열한 경우의 회로도에 상당한다.
메모리 셀은 워드선 WL 2개마다 더미 워드선 DWL을 설치한다. 이에 의해 확산층 N+의 마스크를 간략하게 하는 것이 가능하다. 플레이트 컨택트 PLC는 워드선 WL과 더미 워드선 DWL을 공유하지 않는 인접 메모리 셀과 공유한다. 로컬 비트선 LBL과 플레이트 PL은, 배선층의 높이가 서로 다르다. 점선의 사각으로 둘러싸여진 부분은 1비트의 메모리 셀 MC를 나타내고, 그 면적은 프로세스 노드를 F로 하면 6F2로 된다. 최신의 DRAM에서도, 셀 면적은 6F2로 동등하다. 그러나, 저항 변화 소자는 DRAM의 캐패시터에 비하여 제조가 용이하며, 1T1C형 DRAM이 제조 곤란한 미세 프로세스에서도 1T1R형 메모리는 제조가 가능하다.
비트선 선택 스위치는, 이 경우 1개의 글로벌 비트선 GBL에 대하여 4개의 로 컬 비트선 LBL로 이루어지기 때문에, 예를 들면 4개의 MOS 트랜지스터로 구성된다. 트랜지스터의 게이트는 비트선 선택선 BLS에 상당하고, 이것은 메모리 셀 MC의 워드선 WL과 동일 피치로 배치된다. 비트선 선택 스위치는 2개의 MOS 트랜지스터에서 글로벌 비트선에 연결하기 위한 컨택트를 공유한다. 이 때문에 확산층 N+의 면적은 2개의 MOS 트랜지스터에서 35F2이다. 게이트 폭을 크게 취할 수 있어, 비트선 선택 스위치의 ON 저항을 낮추는 효과가 있다. 인접하는 확산층의 사이는 더미 워드선 DWL에 의해 분리된다. 이 결과, 메모리 셀 어레이의 WL과 DWL의 반복 패턴과 완전히 동일하게 하여 비트선 선택 스위치 부분의 게이트와 더미 워드선을 작성 가능하다. 이에 의해 비트선 선택 스위치의 작성이 용이하게 된다. 상측의 SMCA로부터 오는 로컬 비트선과 하측의 SMCA로부터 오는 로컬 비트선의 합계 8개는, 비트선 선택 스위치에 의해 동일한 노드에 묶여진다. 이 노드로부터 글로벌 비트선에 접속하기 위한 글로벌 비트선 컨택트 GBLC를 통하여, 글로벌 비트선 GBL에 접속된다.
도 21은, 서브 메모리 셀 어레이 SMCA의 단면의 일례를 나타낸다. 도 20에서의 A부터 A'를 따라 절단하였을 때의 SMCA의 부분의 단면도를 나타낸 것이다.
(a) 내지 (c)의 전부에서, 플레이트 PL이 로컬 비트선 LBL의 위에 위치한다. 이에 의해, PL의 면적을 크게 할 수 있음과 함께, PL에 구멍을 뚫는 횟수를 적게 할 수 있다고 하는 이점이 있다. (a)는 메모리 디바이스 MD가 로컬 비트선과 확산층 컨택트 CONT의 사이에 위치하고 있고, (b)는 MD가 플레이트 PL과 CONT의 사이에 있고, 또한 로컬 비트선이 있는 층보다도 상측에 MD가 만들어진다. (c)는 MD가 플레이트 PL과 CONT의 사이에 있고, 또한 로컬 비트선이 있는 층보다도 하측에 MD가 만들어진다. (b)에 도시하는 구조는 메모리 디바이스 MD보다도 위의 레이어에서의 제조 프로세스가 적기 때문에, 수율이 향상된다고 생각된다.
도 22는, 비트선 선택 스위치 어레이 BLSA의 단면의 일례를 나타낸다. 도 20에서의 A부터 A'를 따른 단면도이다.
비트선 선택 스위치의 MOS 트랜지스터의 게이트는 메모리 셀 어레이에서의 워드선 WL과 동일한 패턴으로 작성되기 때문에, WL로 기재하였다. 배선층 1층째에서 로컬 비트선 LBL이 묶여져 있다. 묶여진 노드로부터 글로벌 비트선 컨택트 GBLC에서 배선층 3층째의 글로벌 비트선 GBL에 접속된다. GBLC가 통과하는 부분에는 플레이트 PL에 구멍이 뚫려진다. 구멍 부분은 될 수 있는 한 작게 함으로써 플레이트 PL의 용량이 증대되어, 구동력을 크게 할 수 있다.
이상 설명한 바와 같이, 제1 실시 형태의 반도체 장치에 따르면, 복수의 비트선 선택 스위치 BLSW로 이루어지는 상측 및 하측의 비트선 선택 스위치 어레이 BLSA와, 상측 및 하측의 비트선 선택 스위치 어레이 BLSA의 사이에 인접하여 배치되고, 복수의 로컬 비트선 LBL, 복수의 워드선 WL, 복수의 워드선 WL과 복수의 로컬 비트선 LBL의 교점에 배치되는 복수의 메모리 셀 MC로 이루어지는 서브 메모리 셀 어레이 SMCA를 갖고, 로컬 비트선 LBL은 상측 및 하측의 비트선 선택 스위치 어레이 BLSA에서 글로벌 비트선 GBL에 접속됨으로써, 기입시 및 판독시에, 비트선 선택 스위치 BLSW를 동시에 ON시킴으로써 병렬로 2개의 전류 패스를 설정할 수 있으 므로, 배선에 의한 기생 저항 성분을 저감하여, 메모리 셀을 재기입하는 데에 충분한 재기입 전류를 얻을 수 있음과 함께, 메모리 셀 어레이 내에서의 기생 저항의 장소 의존성을 작게 할 수 있다. 즉, 비트선 선택 스위치 BLSW의 제어 방법을 기입시와 판독시에서 절환할 수 있으므로, 전원 전압을 높이지 않고 재기입 전류를 증대할 수 있고, 동시에, 재기입 후의 저항 상태의 메모리 셀 어레이 내 장소 의존성을 저감할 수 있다.
<제2 실시 형태>
본 발명의 제2 실시 형태의 반도체 장치를, 도 23∼도 29를 이용하여 설명한다.
도 23은, 제2 실시 형태의 반도체 장치에서, 메모리 셀 어레이의 동작의 일례를 나타낸다.
도 23의 굵은 선은 워드선 WL0과 로컬 비트선 LBL1의 교점에 배치된 메모리 셀 MC의 정보를, 예를 들면 논리값 "0"으로부터 "1"로 재기입하는 경우(기입)의, 어레이에 흐르는 전류 경로를 나타내고 있다. 저항 변화 소자의 접속 방향이 반대인 경우, 도 23 중에 도시하는 재기입 전류와 동일한 방향에서 논리값 "1"로부터 "0"으로 재기입하는 것도 가능하다. MC의 선택 소자는 예를 들면 1개의 MOS 트랜지스터로 구성되고, 소스측이 로컬 소스선 LSL1, 드레인이 저항 변화 소자에 접속된다. 본 실시 형태는, 실시 형태 1과 비교하여, 로컬 소스선 LSL1이 설치되고, 로컬 소스선이 2개의 스위치 SLSW에 의해 글로벌 소스선에 접속되어 있는 점에 특징이 있다. 글로벌 비트선 GBL0은, 드라이버 회로에 의해 글로벌 소스선 GSL보다 도 높은 재기입 전위로 충전되어 있다. GSL은 예를 들면 접지 전위로 충전된다. 매트 선택 신호와 재기입 인에이블 신호의 AND 논리를 취하여, 비트선 선택선 BLS1이 선택된다. 이 결과, 로컬 비트선 LBL1의 양단에 접속된 비트선 선택 스위치 BLSW와 로컬 소스선 LSL1의 양단에 접속된 소스선 선택 스위치 SLSW가 ON한다. 재기입 전류는 로컬 비트선 LBL1의 양단에 접속된 비트선 선택 스위치 BLSW를 통하여, 글로벌 비트선 GBL0으로부터 병렬로 로컬 비트선 LBL1에 흐르고, 메모리 셀 MC를 통과하여 로컬 소스선 LSL1에 흐르고, LSL1의 양단에 접속된 소스선 선택 스위치 SLSW로부터 글로벌 소스선 GSL0에 흐른다. GBL0으로부터 LBL1에의 전류 경로가 병렬로 2개 있고, LSL1로부터 GSL0에의 전류 경로도 병렬로 2개 있으므로, 전류 경로에서의 기생 저항 성분을 작게 억제할 수 있고, 이 결과, 재기입에 필요한 대전류를 MC에 흘릴 수 있다. 또한, 기입시에는, 선택된 워드선에 의존하여, LBL1의 상단에 위치하는 비트선 선택 스위치와, LSL1의 하단에 위치하는 소스선 선택 스위치만을 ON하거나, 혹은 LBL1의 하단에 위치하는 비트선 선택 스위치와, LSL1의 상단에 위치하는 소스선 선택 스위치만을 ON하고, 나머지를 OFF하는 방식도 있다. 이 방식의 경우, 비트선 선택 스위치 및 소스선 선택 스위치의 제어선을 분리할 필요가 있다. 즉 BLSW와 SLSW를 동시에 BLS에 의해 제어하는 것이 아니라, 각각 독립된 제어선을 준비하여, 독립적으로 제어하게 된다. 이것은 제어선의 개수가 증가하지만 판독시의 메모리 셀 MC의 기생 저항 성분의 어레이 내 장소 의존성을 작게 할 수 있다고 하는 이점이 있다. 즉, 상기한 바와 같이 비트선 선택 스위치 및 소스선 선택 스위치를 ON시킨 경우, 메모리 셀의 행 어드레스에 의존하지 않고, 판 독 전류 경로에서의 LBL과 LSL의 길이를 동일하게 할 수 있기 때문이다.
판독은 GBL0을 드라이버 회로에 의해 판독 전위로 충전하고, 재기입과 동일한 전류 경로로 전류를 흘린다. 그 경우에는 매트 선택 신호와 리드 인에이블 신호로부터 비트선 선택선 BLS1을 선택한다. 판독 전류는 글로벌 비트선 GBL0으로부터 로컬 비트선 LBL1에 병렬로 2개의 패스로 MC에 도달하고, 로컬 소스선 LSL1로부터 병렬로 2개의 패스로 글로벌 소스선 GSL0에 흐른다. 또한, 판독시는, 선택된 워드선에 의존하여, LBL1의 상단에 위치하는 비트선 선택 스위치와, LSL1의 하단에 위치하는 소스선 선택 스위치만을 ON하거나, 혹은 LBL1의 하단에 위치하는 비트선 선택 스위치와, LSL1의 상단에 위치하는 소스선 선택 스위치만을 ON하고, 나머지를 OFF하는 방식도 있다. 이 방식의 경우, 비트선 선택 스위치 및 소스선 선택 스위치의 제어선을 분리할 필요가 있다. 즉 BLSW와 SLSW를 동시에 BLS에 의해 제어하는 것이 아니라, 각각 독립된 제어선을 준비하여 제어하게 된다. 이것은 제어선의 개수가 증가하지만 판독시의 메모리 셀 MC의 기생 저항 성분의 어레이 내 장소 의존성을 작게 할 수 있다고 하는 이점이 있다. 즉, 상기한 바와 같이 비트선 선택 스위치 및 소스선 선택 스위치를 ON시킨 경우, 메모리 셀의 행 어드레스에 의존하지 않고, 판독 전류 경로에서의 LBL과 LSL의 길이를 동일하게 할 수 있기 때문이다.
도 24는, 메모리 셀 어레이 MCA와 그 주변 회로의 구성의 일례를 나타낸다.
메모리 셀 어레이 MCA의 상하에 인접하여 복수의 센스 앰프를 포함하는 센스 앰프열 SAA가 배치되고, 좌우에 인접하여 복수의 서브 워드 드라이버를 포함하는 서브 워드 드라이버열 SWDA가 배치된다. SAA와 SWDA는 상하 및 좌우의 메모리 셀 어레이 MCA에 의해 공유됨으로써 칩 면적을 저감할 수 있다. SAA 및 SWDA에 둘러싸여지는 부분에 행 제어 회로 XP가 배치되며, 이것도 상하의 MCA에서 공유함으로써 칩 면적의 저감이 가능하다. MCA는, 복수의 글로벌 비트선 GBL과 복수의 글로벌 소스선 GSL과, 복수의 비트선 선택 신호 BLS와의 원하는 교점에 배치되는 서브 메모리 블록 SMB로 구성된다. 서브 메모리 블록 SMB는, 서브 메모리 셀 어레이 SMCA와 그 상하에 인접하는 비트선 소스선 선택 스위치 어레이 BLSLSA로 구성된다. 행 방향으로 배열되는 SMB는 공통의 워드선 WL과 비트선 선택 신호 BLS에 의해 선택되는 구성을 취한다. 이것은, 소비 전력이 큰 워드선 구동을 적게 하여 열 방향의 메모리 셀을 한번에 동시에 판독할 수 있다고 하는 이점이 있다. 글로벌 비트선 GBL 1개 및 글로벌 소스선 GSL 1개에 대하여, 센스 앰프 SA 1개라는 구성을 예로서 나타내고 있지만, 칩 면적을 저감하기 위하여, 복수의 글로벌 비트선에서 1개의 센스 앰프를 공유하는 구성도 가능하다. 이 경우에는 글로벌 비트선 선택 회로 블록이 필요하게 된다.
도 25는, 서브 메모리 블록 SMB의 구성의 일례를 나타낸다.
서브 메모리 셀 어레이 SMCA는, m개의 워드선 WL과, n개의 로컬 비트선 LBL과, n개의 로컬 소스선 LSL과, WL과 LBL과 LSL의 원하는 교점에 배치되는 메모리 셀 MC로 구성된다. 저항 변화 소자에 기재한 화살표는 메모리 셀을 논리값 "1" 상태로 변화시키기 위하여 흘리는 전류의 방향을 나타내고 있다. 상기 메모리 셀 MC는 도 2의 (b)나 도 5에 도시한 바와 같은 전류 전압 특성을 나타내는 저항 변화 소자와 선택 소자를 이용하여 구성된다. 도 2의 (b)에 도시하는 전류 전압 특성을 나타내는 저항 변화 소자를 이용한 메모리 셀에서는, 로컬 비트선 LBL로부터 로컬 소스선 LSL에 전류를 흘리고, LBL과 LSL의 전위차가 저저항화(ON) 임계 전압을 초과한 경우에 ON하고, LBL로부터 LSL에 전류를 흘리고, LBL과 LSL의 전위차가 고저항화(OFF) 임계 전압을 초과한 경우에 OFF하는 것을 특징으로 한다. 도 5에 도시한 바와 같은 전류 전압 특성을 나타내는 저항 변화 소자를 이용한 메모리 셀에서는, LBL로부터 LSL에 전류를 흘리고, ON 임계 전압을 초과한 경우에 ON하고, LSL로부터 LBL에 전류를 흘리고, LSL과 LBL의 전위차가 OFF 임계 전압을 초과한 경우에 OFF하는 것을 특징으로 한다. 또한, 상기 메모리 셀은 도 7의 (b)에 도시한 바와 같이 재기입 전류의 크기에 의존하여 재기입 후의 저항값이 변화하는 특징을 갖는 것도 포함된다.
비트선 소스선 선택 스위치 어레이 BLSLSA는 서브 메모리 셀 어레이 SMCA의 로컬 비트선 LBL 방향의 상하에 인접하여 배치되고, SMCA의 n개의 로컬 비트선 LBL을 글로벌 비트선 GBL0에 접속하고, n개의 로컬 소스선을 글로벌 소스선 GSL0에 접속한다. BLSLSA는, 예를 들면 n개의 비트선 선택 스위치 BLSW와 n개의 소스선 선택 스위치 SLSW로 구성된다. BLSW는, 예를 들면 1개의 MOS 트랜지스터로 구성된다. 상기 MOS 트랜지스터는, 예를 들면 드레인이 글로벌 비트선 GBL에, 소스가 LBL에 접속되고, 게이트가 비트선 선택 신호 BLS에 의해 제어된다. SLSW는, 예를 들면 1개의 MOS 트랜지스터로 구성된다. 상기 MOS 트랜지스터는, 예를 들면 드레인이 글로벌 소스선 GSL에, 소스가 LSL에 접속되고, 게이트가 비트선 선택 신호 BLS에 의해 제어된다.
도 26은, 센스 앰프 SA의 구성의 일례를 나타낸다.
센스 앰프 SA는, 판독부 RAMP와, 기입부 WAMP와, 로컬 입출력선 스위치 IOG로 구성된다. RAMP와 IOG는 센스 앰프의 상측의 글로벌 비트선 GBL0을 구동하는 기입부 WAMP0과 센스 앰프 하부의 글로벌 비트선 GBL1을 구동하는 기입부 WAMP1에 의해 공유된다. 이것은 센스 앰프 회로의 면적 저감에 도움이 된다. WAMP와 RAMP는 액티브 하이의 센스 앰프 아웃 신호선 SAOt와 글로벌 비트선 GBL에 의해 접속된다. IOG와 RAMP는 SAOt와 SAOb에 의해 접속된다. IOG와 WAMP는 SAOt에 의해 접속된다.
판독부 RAMP는, 예를 들면, 리드 스위치 RSW, 2개의 리드 드라이버 RD, 크로스 커플 CC, 프리차지 회로 PCC, 판독 레퍼런스 회로 RRC로 구성된다. RRC는, 예를 들면 2개의 MOS 트랜지스터와 레퍼런스 부하 REF로 구성되고, 리드 인에이블 신호 RET, 워드선 인에이블 신호 WLE에 의해 제어된다. RSW0은 상부 메모리 셀 리드 인에이블 신호 RET0에 의해 제어된다. RSW1은 하부 메모리 셀 리드 인에이블 신호 RET1에 의해 제어된다. CC는 센스 앰프 인에이블 신호 SAE에 의해 제어된다. RD는 판독 전류 제어 신호 SAPG에 의해 제어된다. PCC는 센스 앰프 이퀄라이즈 신호 SAEQ에 의해 제어된다. PCC는 스탠바이시에 SAOt 및 SAOb를 VBH로 충전하기 위한 프리차지 회로이며, SAEQ에 의해 제어된다.
이하에, 판독시의 RAMP의 동작에 대하여 설명한다. 우선, 센스 앰프 이퀄라이즈 신호 SAEQ가 로우로부터 하이로 되어 프리차지가 종료된다. 다음으로, 판독 전류를 메모리 셀에 흘린다. 판독 전류는 VDD와 SAPG에 의해 게이트 전위를 제어받는 PMOS 부하에 의해 결정된다. SA 상부의 메모리 셀을 판독하는 경우, RET0이 선택되고, SA 하부의 메모리 셀을 판독하는 경우, RET1이 선택된다. 판독 전류는 VDD로부터 부하 PMOS를 경유하고, 센스 노드 SN을 통과하여, RET0 혹은 RET1에 의해 선택된 글로벌 비트선에 흐른다. 레퍼런스용의 전류는 VDD로부터 부하 PMOS를 경유하고, 레퍼런스 센스 노드 SNREF를 통과하여, 메모리 셀에의 전류 경로를 모의한 레퍼런스 부하 REF를 통과하여 접지 전위에 흐른다. 판독하는 메모리 셀의 저항값이 높은 경우, 즉 논리값 "0"의 경우, SN의 전위는 SNREF의 전위보다 높아진다. 이것은 메모리 셀에서의 전압 강하가 REF에서의 전압 강하보다도 크기 때문이다. SN과 SNREF의 전위차는, 센스 앰프 인에이블 신호 SAE에 의해 활성화되는 크로스 래치에 의해 SAOt가 전압 VBH로, SAOb가 접지 전위로 증폭된다. 판독하는 메모리 셀의 저항값이 낮은 경우, 즉 논리값 "1"의 경우, SN의 전위는 SNREF의 전위보다도 낮아진다. 이것은 메모리 셀에서의 전압 강하가 REF에서의 전압 강하보다도 작기 때문이다. SN과 SNREF의 전위차는, 상기 크로스 커플에서 SAOt가 접지 전위, SAOb가 전압 VBH로 증폭된다. 컬럼 선택선 YS에 의해 SAOt 및 SAOb에 읽어내어진 메모리 정보는 로컬 입출력선 LIOt 및 LIOb에 읽어내어진다.
이하에, 기입부 WAMP의 동작에 대하여 설명한다. 메모리 셀을 고저항 상태로 하는 경우, 즉 논리값 "0"으로 기입하는 경우, 컬럼 선택선 YS가 선택되면, LIOt에 의해 SAOt가 접지 전위를 향하여 충전되고, LIOb에 의해 SAOb가 VBH를 향하여 충전된다. RET는 로우이므로, SN 및 SNREF는 VDD에 가까운 전위로 충전되어 있 고, SAE가 ON하면 크로스 래치에 의해 SAOt가 접지 전위로, SAOb가 VBH로 충전된다. 액티브 하이의 라이트 인에이블 신호 WET와 액티브 로우의 라이트 인에이블 신호 (반전) WEB가 액티베이트되면, SAOt가 로우이므로 WAMP에 의해 GBL이 접지 전위로, 글로벌 소스선 GSL이 VBH로 충전된다. GSL로부터 GBL에 전류가 흐르고, 메모리 셀에 논리값 "0"이 기입된다. 메모리 셀을 저저항 상태로 하는 경우, 즉 논리값 "1"로 기입하는 경우, 컬럼 선택선 YS가 선택되면, LIOt에 의해 SAOt가 VBH를 향하여 충전되고, LIOb에 의해 SAOb가 접지 전위를 향하여 충전된다. RET는 로우이므로, SN 및 SNREF는 VDD에 가까운 전위로 충전되어 있고, SAE가 ON하면 크로스 래치에 의해 SAOt가 VBH로, SAOb가 접지 전위로 충전된다. 액티브 하이의 라이트 인에이블 신호 WET와 액티브 로우의 라이트 인에이블 신호 WEB가 액티베이트되면, SAOt가 하이이므로 WAMP에 의해 GBL이 VBH로, GSL이 접지 전위로 충전된다. GBL로부터 GSL에 전류가 흐르고, 이것에 의해 메모리 셀에 논리값 "1"이 기입된다.
도 27은, 서브 메모리 셀 어레이 SMCA의 하측에 인접하는 비트선 소스선 선택 스위치 어레이 BLSLSA와 SMCA의 상측에 인접하는 BLSLSA의 레이아웃의 일례를 나타낸다. 도 27은, 도 24에 나타내는 서브 메모리 블록 SMB에서, SMCA 하단과 하측의 BLSLSA, SMCA 상단과 상측의 BLSLSA를 행 방향으로 2개 배열한 경우의 회로도에 상당한다.
메모리 셀은 도 20에 나타낸 것과 동일하며, 설명을 생략한다.
비트선 선택 스위치는, 이 경우 1개의 GBL에 대하여 4개의 LBL로 이루어지므로, 예를 들면 4개의 MOS 트랜지스터로 구성된다. 트랜지스터의 게이트는 비트선 선택선 BLS에 상당하고, 이것은 메모리 셀 MC의 워드선 WL과 동일 피치로 배치된다. 비트선 선택 스위치는 2개의 MOS 트랜지스터에서 글로벌 비트선에 연결하기 위한 컨택트를 공유한다. 이 때문에 확산층 N+의 면적은 2개의 MOS 트랜지스터에서 35F2이다. 게이트 폭을 크게 취할 수 있고, 비트선 선택 스위치의 ON 저항을 낮추는 효과가 있다. 인접하는 확산층의 사이는 더미 워드선 DWL에 의해 분리된다. 이 결과, 메모리 셀 어레이의 WL과 DWL의 반복 패턴과 완전히 동일하게 하여 비트선 선택 스위치 부분의 게이트와 더미 워드선을 작성 가능하다. 이에 의해 비트선 선택 스위치의 작성이 용이하게 된다. 상측의 SMCA로부터 오는 로컬 비트선과 하측의 SMCA로부터 오는 로컬 비트선의 합계 8개는, 비트선 선택 스위치에 의해 동일한 노드에 묶여진다. 이 노드로부터 글로벌 비트선에 접속하기 위한 글로벌 비트선 컨택트 GBLC를 통하여, 글로벌 비트선 GBL에 접속된다.
소스선 선택 스위치는, 이 경우 1개의 GSL에 대하여 4개의 LSL로 이루어지므로, 예를 들면 4개의 MOS 트랜지스터로 구성된다. 트랜지스터의 게이트는 비트선 선택선 BLS에 상당하고, 이것은 메모리 셀 MC의 워드선 WL과 동일 피치로 배치된다. 소스선 선택 스위치는 2개의 MOS 트랜지스터에서 글로벌 소스선에 연결하기 위한 컨택트를 공유한다. 이 때문에 확산층 N+의 면적은 2개의 MOS 트랜지스터에서 35F2이다. 게이트 폭을 크게 취할 수 있고, 소스선 선택 스위치의 ON 저항을 낮추는 효과가 있다. 인접하는 확산층의 사이는 더미 워드선 DWL에 의해 분리된다. 이 결과, 메모리 셀 어레이의 WL과 DWL의 반복 패턴과 완전히 동일하게 하여 소스선 선택 스위치 부분의 게이트와 더미 워드선을 작성 가능하다. 이에 의해 소스선 선택 스위치의 작성이 용이하게 된다. 상측의 SMCA로부터 오는 로컬 비트선과 하측의 SMCA로부터 오는 로컬 비트선의 합계 8개는, 소스선 선택 스위치에 의해 동일한 노드에 묶여진다. 이 노드로부터 글로벌 소스선에 접속하기 위한 글로벌 소스선 컨택트 GSLC를 통하여, 글로벌 소스선 GSL에 접속된다.
도 28은, 서브 메모리 셀 어레이 SMCA의 단면의 일례를 나타낸다. 도 27에서의 A부터 A'를 따라 절단하였을 때의 SMCA의 부분의 단면도를 나타낸 것이다.
(a)는 로컬 비트선 LBL이 로컬 소스선 LSL보다도 위의 레이어로 되어 있고, (b)는 로컬 비트선 LBL이 로컬 소스선 LSL보다도 아래의 레이어이고, 또한 저항 변화 소자가 로컬 비트선 LBL보다도 위의 레이어에 배치되는 예이다. (c)는 로컬 비트선 LBL이 로컬 소스선 LSL보다도 아래의 레이어이고, 또한 저항 변화 소자가 로컬 비트선 LBL보다도 아래의 레이어에 배치되는 예이다. (b)에 도시하는 구조는 저항 변화 소자보다도 위의 레이어에서의 제조 프로세스가 적기 때문에, 수율이 향상된다고 생각된다.
도 29는, 비트선 소스선 선택 스위치 어레이 BLSLSA의 단면의 일례를 나타낸다. 도 27에서의 A부터 A' 및 B부터 B'를 따른 단면도이다.
비트선 선택 스위치 및 소스선 선택 스위치의 MOS 트랜지스터의 게이트는 메모리 셀 어레이에서의 워드선 WL과 동일한 패턴으로 작성되기 때문에, WL로 기재하였다. 배선층 1층째에서 로컬 소스선 LSL이 묶여져 있다. 묶여진 노드로부터 글 로벌 소스선 컨택트 GSLC에 의해 배선층 3층째의 글로벌 소스선 GSL에 접속된다. 배선층 2층째에서 로컬 비트선 LBL이 묶여져 있다. 묶여진 노드로부터 글로벌 비트선 컨택트 GBLC에 의해 배선층 3층째의 글로벌 비트선 GBL에 접속된다. 배선층 1층째부터 배선층 3층째에 GSLC를 통과시키기 위하여, 예를 들면, 2층째에서의 LBL을 묶는 부분의 배선은 도 27의 레이아웃에서 비스듬해지도록 하면 된다. GBLC는 저항값을 낮추기 위하여, 예를 들면 2개 이상 배치하면 된다.
이상 설명한 바와 같이, 제2 실시 형태의 반도체 장치에 따르면, 복수의 비트선 선택 스위치 BLSW와 복수의 소스선 선택 스위치 SLSW로 이루어지는 제1 및 제2 비트선 소스선 선택 스위치 어레이 BLSLSA와, 제1 및 제2 비트선 소스선 선택 스위치 어레이 BLSLSA의 사이에 인접하여 배치되고, 복수의 로컬 비트선 LBL, 복수의 로컬 소스선 LSL, 복수의 워드선 WL, 복수의 워드선 WL과 복수의 로컬 비트선 LBL 및 복수의 로컬 소스선 LSL의 교점에 배치되는 복수의 메모리 셀 MC로 구성되는 서브 메모리 셀 어레이 SMCA를 갖고, 로컬 비트선 LBL은 제1 및 제2 비트선 소스선 선택 스위치 어레이 BLSLSA에서 글로벌 비트선 GBL에 접속되고, 로컬 소스선 LSL은 제1 및 제2 비트선 소스선 선택 스위치 어레이 BLSLSA에서 글로벌 소스선 GSL에 접속됨으로써, 비트선 선택 스위치 BLSW 및 소스선 선택 스위치 SLSW의 제어 방법을 기입시와 판독시에서 절환할 수 있으므로, 전원 전압을 높이지 않고 재기입 전류를 증대시킬 수 있고, 동시에, 재기입 후의 저항 상태의 메모리 셀 어레이 내 장소 의존성을 저감할 수 있다.
<제3 실시 형태>
본 발명의 제3 실시 형태의 반도체 장치를, 도 30∼도 35를 이용하여 설명한다.
도 30은, 제3 실시 형태의 반도체 장치에서, 메모리 셀 어레이의 동작의 일례를 나타낸다.
도 30의 굵은 선은 워드선 WL511과 로컬 비트선 LBL1의 교점에 배치된 메모리 셀 MC의 정보를, 예를 들면 논리값 "0"으로부터 "1"로 재기입하는 경우(기입)의, 어레이에 흐르는 전류 경로를 나타내고 있다. 저항 변화 소자의 접속 방향이 반대이었던 경우, 도 30 중에 도시하는 재기입 전류와 동일한 방향에서 논리값 "1"로부터 "0"으로 재기입하는 것도 가능하다. MC의 선택 소자는 예를 들면 1개의 MOS 트랜지스터로 구성되고, 소스측이 로컬 소스선 LSL, 드레인이 저항 변화 소자에 접속된다. 글로벌 비트선 GBL0은, 드라이버 회로에 의해 글로벌 소스선 GSL보다도 높은 재기입 전위로 충전되어 있다. GSL은 예를 들면 접지 전위로 충전된다. 매트 선택 신호와 재기입 인에이블 신호의 AND 논리를 취하여, 비트선 선택선 BLS1과 소스선 선택선 SLS1이 선택된다. 이 결과, 로컬 비트선 LBL1의 양단에 접속된 비트선 선택 스위치 BLSW와 로컬 소스선 LSL1의 양단에 접속된 소스선 선택 스위치 SLSW가 ON한다.
도 30의 레이아웃에서는, 로컬 소스선 LSL1이, 2개의 스위치 SLSW를 통하여 글로벌 소스선 GSL0에 접속되어 있다. 본 실시 형태의 레이아웃은, 이와 같이, 로컬 소스선이, 양단에 설치된 2개의 소스선 스위치를 통하여 글로벌 소스선에 접속되어 있는 점에 특징이 있다. 이 특징에 의해, 로컬 소스선으로부터 글로벌 소스 선에의 전류 경로가 병렬로 2개 있으므로, 메모리 셀로부터 글로벌 소스선에 이를 때까지의 기생 저항 성분을 작게 억제할 수 있다. 이 결과, 전술한 로컬 비트선이 2개의 비트선 선택 스위치를 통하여 글로벌 비트선에 접속되는 경우와 마찬가지로, 기입시에는 대전류를 흘리는 것이 가능해지고, 판독시에는 마진을 크게 확보하는 것이 가능하게 된다.
또한, 실시 형태 2와 비교하여, 메모리 셀 MC에 대하여, 비트선 선택 스위치 어레이의 배치와 소스선 선택 스위치 어레이의 배치를 어긋나게 하고 있는 점에 특징이 있다. 예를 들면 도 30에서는, 512개의 워드선마다 비트선 선택 스위치 어레이와 소스선 선택 스위치 어레이를 배치하는 구성의 경우로서, 비트선 선택 스위치 어레이와 소스선 선택 스위치 어레이의 배열을 워드선 256개분, 즉 512개의 절반만큼 어긋나게 한 배치로 하고 있다. 이러한 구성으로 함으로써, 각각의 스위치간에는 512개의 워드선이 있어도, 실제로 전류 경로에서의 LSL 및 LBL의 길이를 WL 256개분으로 512개로부터 반감할 수 있고, 기생 저항을 저감할 수 있다. 재기입 전류는 로컬 비트선 LBL1의 양단에 접속된 비트선 선택 스위치를 통하여, 글로벌 비트선 GBL0으로부터 병렬로 로컬 비트선 LBL1에 흐르고, 메모리 셀 MC를 통과하여 로컬 소스선 LSL1에 흐르고, LSL1의 양단에 접속된 소스선 선택 스위치로부터 글로벌 소스선 GSL0에 흐른다. GBL0으로부터 LBL1에의 전류 경로가 병렬로 2개 있고, LSL1로부터 GSL0에의 전류 경로도 병렬로 2개 있으므로, 전류 경로에서의 기생 저항 성분을 작게 억제할 수 있고, 이 결과, 재기입에 필요한 대전류를 MC에 흘릴 수 있다. 또한, 기입시에는, 선택된 워드선에 의존하여, LBL1의 상단에 위치하는 비 트선 선택 스위치와, LSL1의 하단에 위치하는 소스선 선택 스위치만을 ON하거나, 혹은 LBL1의 하단에 위치하는 비트선 선택 스위치와, LSL1의 상단에 위치하는 소스선 선택 스위치만을 ON하고, 나머지를 OFF하는 방식도 있다. 이것은 판독시의 메모리 셀 MC의 기생 저항 성분의 어레이 내 장소 의존성을 작게 할 수 있고, 또한 기생 저항 성분도 작게 할 수 있다고 하는 이점이 있다. 즉, 상기한 바와 같이 비트선 선택 스위치 및 소스선 선택 스위치를 ON시킨 경우, 메모리 셀의 행 어드레스에 의존하지 않고, 판독 전류 경로에서의 LBL과 LSL의 길이를 동일하게 할 수 있기 때문이다.
판독은 GBL0을 드라이버 회로에 의해 판독 전위로 충전하고, 재기입과 동일한 전류 경로로 전류를 흘린다. 그 경우에는 매트 선택 신호와 리드 인에이블 신호로부터 비트선 선택선 BLS1을 선택한다. 판독 전류는 글로벌 비트선 GBL0으로부터 로컬 비트선 LBL1에 병렬로 2개의 패스로 MC에 도달하고, 로컬 소스선 LSL1로부터 병렬로 2개의 패스로 글로벌 소스선 GSL0에 흐른다. 또한, 판독시에는, 선택된 워드선에 의존하여, LBL1의 상단에 위치하는 비트선 선택 스위치와, LSL1의 하단에 위치하는 소스선 선택 스위치만을 ON하거나, 혹은 LBL1의 하단에 위치하는 비트선 선택 스위치와, LSL1의 상단에 위치하는 소스선 선택 스위치만을 ON하고, 나머지를 OFF하는 방식도 있다. 이것은 판독시의 메모리 셀 MC의 기생 저항 성분의 어레이 내 장소 의존성을 작게 할 수 있고, 또한 기생 저항 성분도 작게 할 수 있다고 하는 이점이 있다. 즉, 상기한 바와 같이 비트선 선택 스위치 및 소스선 선택 스위치를 ON시킨 경우, 메모리 셀의 행 어드레스에 의존하지 않고, 판독 전류 경로에서 의 LBL과 LSL의 길이를 동일하게 할 수 있기 때문이다.
도 31은, 메모리 셀 어레이 MCA와 그 주변 회로의 구성의 일례를 나타낸다.
메모리 셀 어레이 MCA의 상하에 인접하여 복수의 센스 앰프를 포함하는 센스 앰프열 SAA가 배치되고, 좌우에 인접하여 복수의 서브 워드 드라이버를 포함하는 서브 워드 드라이버열 SWDA가 배치된다. SAA와 SWDA는 상하 및 좌우의 메모리 셀 어레이 MCA에 의해 공유됨으로써 칩 면적을 저감할 수 있다. SAA 및 SWDA에 둘러싸여지는 부분에 행 제어 회로 XP가 배치되며, 이것도 상하의 MCA에 의해 공유됨으로써 칩 면적의 저감이 가능하다. MCA는, 복수의 글로벌 비트선 GBL과 복수의 글로벌 소스선 GSL과, 복수의 비트선 선택 신호 BLS와의 원하는 교점에 배치되는 서브 메모리 블록 SMB로 구성된다. 서브 메모리 블록 SMB는 예를 들면 2개의 서브 메모리 셀 어레이 SMCA와, SMCA 사이에 끼워져 인접하여 배치되는 2개의 비트선 선택 스위치 어레이 BLSA와, 상측의 SMCA의 상측과 하측의 SMCA의 하측에 인접하는 소스선 선택 스위치 어레이 SLSA로 구성된다. 상기 SMB의 구성은 BLSA와 SLSA의 배치를 교체한 구성이어도 상관없다. 상기 SMB를 열 방향으로 반복하면 2개의 SMCA 사이에 끼워져 인접하는 2개의 BLSA와 2개의 SMCA 사이에 끼워져 인접하는 2개의 SLSA가 반복되는 구성으로 된다. 상기 행 방향으로 배열되는 SMB는 공통의 워드선 WL과 비트선 선택 신호 BLS에 의해 선택되는 구성을 취한다. 이것은, 소비 전력이 큰 워드선 구동을 적게 하여 열 방향의 메모리 셀을 한번에 동시에 판독할 수 있다고 하는 이점이 있다. 글로벌 비트선 GBL 1개 및 글로벌 소스선 GSL 1개에 대하여, 센스 앰프 SA 1개라고 하는 구성을 예로서 나타내고 있지만, 칩 면적을 저 감하기 위하여, 복수의 글로벌 비트선에서 1개의 센스 앰프를 공유하는 구성도 가능하다. 이 경우에는 글로벌 비트선 선택 회로 블록이 필요하게 된다.
도 32는, 서브 메모리 블록 SMB의 구성의 일례를 나타낸다.
2개의 서브 메모리 셀 어레이 SMCA는, 각각 m/2개의 워드선 WL과, n개의 로컬 비트선 LBL과, n개의 로컬 소스선 LSL과, WL과 LBL과 LSL의 원하는 교점에 배치되는 메모리 셀 MC로 구성된다. 저항 변화 소자에 기재한 화살표는 메모리 셀을 논리값 "1" 상태로 변화시키기 위하여 흘리는 전류의 방향을 나타내고 있다. 상기 메모리 셀 MC는 도 2의 (b)나 도 5에 도시한 바와 같은 전류 전압 특성을 나타내는 저항 변화 소자와 선택 소자를 이용하여 구성된다. 도 2의 (b)에 도시하는 전류 전압 특성을 나타내는 저항 변화 소자를 이용한 메모리 셀에서는, 로컬 비트선 LBL로부터 로컬 소스선 LSL에 전류를 흘리고, LBL과 LSL의 전위차가 저저항화(ON) 임계 전압을 초과한 경우에 ON하고, LBL로부터 LSL에 전류를 흘리고, LBL과 LSL의 전위차가 고저항화(OFF) 임계 전압을 초과한 경우에 OFF하는 것을 특징으로 한다. 도 5에 도시한 바와 같은 전류 전압 특성을 나타내는 저항 변화 소자를 이용한 메모리 셀에서는, LBL로부터 LSL에 전류를 흘리고, ON 임계 전압을 초과한 경우에 ON하고, LSL로부터 LBL에 전류를 흘리고, LSL과 LBL의 전위차가 OFF 임계 전압을 초과한 경우에 OFF하는 것을 특징으로 한다. 또한, 상기 메모리 셀은 도 7의 (b)에 도시한 바와 같이 재기입 전류의 크기에 의존하여 재기입 후의 저항값이 변화하는 특징을 갖는 것도 포함된다.
소스선 선택 스위치 어레이 SLSA는 상측의 서브 메모리 셀 어레이 SMCA의 로 컬 소스선 LSL 방향의 상측, 하측의 SMCA의 로컬 소스선 LSL 방향의 하측에 인접하여 배치되고, SMCA의 n개의 로컬 소스선 LSL을 글로벌 소스선 GSL0에 접속한다. 2개의 비트선 선택 스위치 어레이는 2개의 SMCA 사이에 끼워져 배치되고, n개의 로컬 비트선을 글로벌 비트선 GBL0에 접속한다. BLSA 및 SLSA는, 예를 들면, 각각 n개의 비트선 선택 스위치 BLSW, n개의 소스선 선택 스위치 SLSW로 구성된다. BLSW는, 예를 들면 1개의 MOS 트랜지스터로 구성된다. 상기 MOS 트랜지스터는, 예를 들면 드레인이 글로벌 비트선 GBL에, 소스가 LBL에 접속되고, 게이트가 비트선 선택 신호 BLS에 의해 제어된다. SLSW는, 예를 들면 1개의 MOS 트랜지스터로 구성된다. 상기 MOS 트랜지스터는, 예를 들면 드레인이 글로벌 소스선 GSL에, 소스가 LSL에 접속되고, 게이트가 소스선 선택 신호 SLS에 의해 제어된다. 소스선 선택 신호 SLS는, SLS0n과, 대응하는 SLS1n이, 동일한 선택선에 의해 선택된다.
도 33은, 도 32에 나타낸 소스선 선택 스위치 어레이 SLSA를 2개 배열하였을 때의 레이아웃의 일례를 나타낸다.
메모리 셀은 도 20에 나타낸 것과 동일하여, 설명을 생략한다.
소스선 선택 스위치는, 이 경우 1개의 GSL에 대하여 4개의 LSL로 이루어지므로, 예를 들면 4개의 MOS 트랜지스터로 구성된다. 트랜지스터의 게이트는 소스선 선택선 SLS에 상당하고, 이것은 메모리 셀 MC의 워드선 WL과 동일 피치로 배치된다. 소스선 선택 스위치는 2개의 MOS 트랜지스터에서 글로벌 소스선에 연결하기 위한 컨택트를 공유한다. 이 때문에 확산층 N+의 면적은 2개의 MOS 트랜지스터에서 35F2이다. 게이트 폭을 크게 취할 수 있어, 소스선 선택 스위치의 ON 저항을 낮추는 효과가 있다. 인접하는 확산층의 사이는 더미 워드선 DWL에 의해 분리된다. 이 결과, 메모리 셀 어레이의 WL과 DWL의 반복 패턴과 완전히 동일하게 하여 소스선 선택 스위치 부분의 게이트와 더미 워드선을 작성 가능하다. 이에 의해 소스선 선택 스위치의 작성이 용이하게 된다. 상측의 SMCA로부터 오는 로컬 소스선과 하측의 SMCA로부터 오는 로컬 소스선의 합계 8개는, 소스선 선택 스위치에 의해 동일한 노드에 묶여진다. 이 노드로부터 글로벌 소스선에 접속하기 위한 글로벌 소스선 컨택트 GSLC를 통하여, 글로벌 소스선 GSL에 접속된다. 복수의 GSLC를 설치함으로써, 기생 저항 성분을 저감할 수 있다.
도 34는, 도 32에 나타낸 비트선 선택 스위치 어레이 BLSA를 2개 배열하였을 때의 레이아웃의 일례를 나타낸다.
메모리 셀은 도 20에 나타낸 것과 동일하여, 설명을 생략한다.
비트선 선택 스위치는, 이 경우 1개의 GBL에 대하여 4개의 LBL로 이루어지므로, 예를 들면 4개의 MOS 트랜지스터로 구성된다. 트랜지스터의 게이트는 비트선 선택선 BLS에 상당하고, 이것은 메모리 셀 MC의 워드선 WL과 동일한 피치로 배치된다. 비트선 선택 스위치는 2개의 MOS 트랜지스터에서 글로벌 비트선에 연결하기 위한 컨택트를 공유한다. 이 때문에 확산층 N+의 면적은 2개의 MOS 트랜지스터에서 35F2이다. 게이트 폭을 크게 취할 수 있고, 비트선 선택 스위치의 ON 저항을 낮추는 효과가 있다. 인접하는 확산층의 사이는 더미 워드선 DWL에 의해 분리된다. 이 결과, 메모리 셀 어레이의 WL과 DWL의 반복 패턴과 완전히 동일하게 하여 비트선 선택 스위치 부분의 게이트와 더미 워드선을 작성 가능하다. 이에 의해 비트선 선택 스위치의 작성이 용이하게 된다. 상측의 SMCA로부터 오는 로컬 비트선과 하측의 SMCA로부터 오는 로컬 비트선의 합계 8개는, 비트선 선택 스위치에 의해 동일한 노드에 묶여진다. 이 노드로부터 글로벌 비트선에 접속하기 위한 글로벌 비트선 컨택트 GBLC를 통하여, 글로벌 비트선 GSL에 접속된다. 복수의 GBLC를 설치함으로써, 기생 저항 성분을 저감할 수 있다.
도 35는, 도 33에 나타낸 소스선 선택 스위치 어레이의 A부터 A'를 따른 단면도와, 도 34에 나타낸 비트선 선택 스위치 어레이의 B부터 B'를 따른 단면도를 나타낸다.
비트선 선택 스위치 및 소스선 선택 스위치의 MOS 트랜지스터의 게이트는 메모리 셀 어레이에서의 워드선 WL과 동일한 패턴으로 작성되기 때문에, WL로 기재하였다. 소스선 선택 스위치 어레이에서는, 배선층 1층째에서 로컬 소스선 LSL이 묶여져 있다. 묶여진 노드로부터 글로벌 소스선 컨택트 GSLC에서 배선층 3층째의 글로벌 소스선 GSL에 접속된다. 비트선 선택 스위치 어레이에서는, 배선층 2층째에서 로컬 비트선 LBL이 묶여져 있다. 묶여진 노드로부터 글로벌 비트선 컨택트 GBLC에서 배선층 3층째의 글로벌 비트선 GBL에 접속된다. GBLC 및 GSLC는 저항값을 낮추기 위하여, 예를 들면 2개 이상 배치하면 된다.
이상 설명한 바와 같이, 제3 실시 형태의 반도체 장치에 따르면, 복수의 비트선 선택 스위치 BLSW로 이루어지는 비트선 선택 스위치 어레이 BLSA와, 복수의 소스선 선택 스위치 SLSW로 이루어지는 소스선 선택 스위치 어레이 SLSA와, 비트선 선택 스위치 어레이 BLSA와 소스선 선택 스위치 어레이 SLSA의 사이에 인접하여 배치되고, 복수의 로컬 비트선 LBL, 복수의 로컬 소스선 LSL, 복수의 워드선 WL, 복수의 워드선 WL과 복수의 로컬 비트선 LBL 및 복수의 로컬 소스선 LSL의 교점에 배치되는 복수의 메모리 셀 MC로 구성되는 서브 메모리 셀 어레이를 갖고, 상기 구성을 1반복 단위로 하였을 때, 로컬 비트선 LBL은 한쪽의 끝이 비트선 선택 스위치 BLSW에서, 다른 쪽의 끝이 로컬 비트선 방향에 인접하는 반복 단위로 포함되는 비트선 선택 스위치 BLSW에서 글로벌 비트선 GBL에 접속되고, 로컬 소스선 LSL은 한쪽의 끝이 소스선 선택 스위치 SLSW에서, 다른 쪽의 끝이 로컬 소스선 방향에 인접하는 반복 단위로 포함되는 소스선 선택 스위치 SLSW에서 글로벌 소스선 GSL에 접속됨으로써, 비트선 선택 스위치 BLSW 및 소스선 선택 스위치 SLSW의 제어 방법을 기입시와 판독시에서 절환할 수 있으므로, 전원 전압을 높이지 않고 재기입 전류를 증대시킬 수 있고, 동시에, 재기입 후의 저항 상태의 메모리 셀 어레이 내 장소 의존성을 저감할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니며, 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 물론이다.
본 발명의 반도체 장치는, 저항 변화형 메모리에 적용하기에 특히 유익한 기술이며, 이것에 한하지 않고, 마이크로프로세서나 DSP(Digital Signal Processor) 등의 로직 칩에 내장되는 온 칩 메모리 등에 대해서도 적용 가능하다.
도 1은 본 발명의 제1 실시 형태의 반도체 장치에서, 메모리 셀 어레이의 구성의 일례를 나타내는 도면.
도 2는 일반적인 상 변화 메모리에서, (a)는 고저항 상태와 저저항 상태의 단면의 일례, (b)는 전류 전압 특성의 일례를 나타내는 도면.
도 3은 (a)는 일반적인 MRAM에서, 고저항 상태와 저저항 상태의 단면의 일례, (b)는 일반적인 ReRAM에서, 고저항 상태와 저저항 상태의 단면의 일례를 나타내는 도면.
도 4는 일반적인 고체 전해질 메모리에서, (a)는 고저항 상태와 저저항 상태의 단면의 일례, (b)는 기억층이 2층 구조인 경우의 고저항 상태와 저저항 상태의 단면의 일례를 나타내는 도면.
도 5는 도 3의 MRAM 및 ReRAM, 도 4의 고체 전해질 메모리에서, 전류 방향을 변화시킨 경우의 전류 전압 특성의 일례를 나타내는 도면.
도 6은 본 발명이 해결하고자 하는 제1 과제의 설명에서, (a)는 메모리 셀을 재기입하는 경우의 회로의 일례, (b)는 기생 부하와 재기입 전류의 관계의 일례를 나타내는 도면.
도 7은 본 발명이 해결하고자 하는 제2 과제의 설명에서, (a)는 메모리 셀을 재기입하는 경우의 회로의 일례, (b)는 재기입 전류와 기생 부하 및 메모리 셀 저항의 관계의 일례를 나타내는 도면.
도 8은 본 발명의 제1 실시 형태의 반도체 장치에서, 메모리 셀 어레이의 동 작의 일례를 나타내는 도면.
도 9는 본 발명의 제1 실시 형태의 반도체 장치에서, (a)는 메모리 칩의 구성의 일례, (b)는 (a)에서의 메모리 뱅크의 구성의 일례를 나타내는 도면.
도 10은 본 발명의 제1 실시 형태의 반도체 장치에서, 제어 회로의 일부로서, 전압 발생 회로에서의 각 전압의 일례, 타이밍 컨트롤 신호 발생 회로에서의 각 신호의 일례를 나타내는 도면.
도 11은 본 발명의 제1 실시 형태의 반도체 장치에서, 메모리 셀 어레이와 그 주변 회로의 구성의 일례를 나타내는 도면.
도 12는 본 발명의 제1 실시 형태의 반도체 장치에서, 서브 메모리 블록의 구성의 일례를 나타내는 도면.
도 13은 본 발명의 제1 실시 형태의 반도체 장치에서, (a), (b), (c), (d)는 메모리 셀의 구성의 일례를 나타내는 도면.
도 14는 본 발명의 제1 실시 형태의 반도체 장치에서, 센스 앰프의 구성의 일례를 나타내는 도면.
도 15는 본 발명의 제1 실시 형태의 반도체 장치에서, 서브 워드 드라이버열의 구성의 일례를 나타내는 도면.
도 16은 본 발명의 제1 실시 형태의 반도체 장치에서, 행 제어 회로의 구성의 일례를 나타내는 도면.
도 17은 본 발명의 제1 실시 형태의 반도체 장치에서, 어레이 제어 회로의 구성의 일례를 나타내는 도면.
도 18은 본 발명의 제1 실시 형태의 반도체 장치에서, 메모리 셀에 기억되어 있는 정보를 판독하는 경우의 동작 파형의 일례를 나타내는 도면.
도 19는 본 발명의 제1 실시 형태의 반도체 장치에서, 메모리 셀에 정보를 기입하는 경우의 동작 파형의 일례를 나타내는 도면.
도 20은 본 발명의 제1 실시 형태의 반도체 장치에서, 서브 메모리 셀 어레이와 그 하측과 상측에 인접하는 비트선 선택 스위치 어레이의 레이아웃의 일례를 나타내는 도면.
도 21은 본 발명의 제1 실시 형태의 반도체 장치에서, (a), (b), (c)는 서브 메모리 셀 어레이의 단면의 일례를 나타내는 도면.
도 22는 본 발명의 제1 실시 형태의 반도체 장치에서, 비트선 선택 스위치 어레이의 단면의 일례를 나타내는 도면.
도 23은 본 발명의 제2 실시 형태의 반도체 장치에서, 메모리 셀 어레이의 동작의 일례를 나타내는 도면.
도 24는 본 발명의 제2 실시 형태의 반도체 장치에서, 메모리 셀 어레이와 그 주변 회로의 구성의 일례를 나타내는 도면.
도 25는 본 발명의 제2 실시 형태의 반도체 장치에서, 서브 메모리 블록의 구성의 일례를 나타내는 도면.
도 26은 본 발명의 제2 실시 형태의 반도체 장치에서, 센스 앰프의 구성의 일례를 나타내는 도면.
도 27은 본 발명의 제2 실시 형태의 반도체 장치에서, 서브 메모리 셀 어레 이와 그 하측과 상측에 인접하는 비트선 소스선 선택 스위치 어레이의 레이아웃의 일례를 나타내는 도면.
도 28은 본 발명의 제2 실시 형태의 반도체 장치에서, (a), (b), (c)는 서브 메모리 셀 어레이의 단면의 일례를 나타내는 도면.
도 29는 본 발명의 제2 실시 형태의 반도체 장치에서, 비트선 소스선 선택 스위치 어레이의 단면의 일례를 나타내는 도면.
도 30은 본 발명의 제3 실시 형태의 반도체 장치에서, 메모리 셀 어레이의 동작의 일례를 나타내는 도면.
도 31은 본 발명의 제3 실시 형태의 반도체 장치에서, 메모리 셀 어레이와 그 주변 회로의 구성의 일례를 나타내는 도면.
도 32는 본 발명의 제3 실시 형태의 반도체 장치에서, 서브 메모리 블록의 구성의 일례를 나타내는 도면.
도 33은 본 발명의 제3 실시 형태의 반도체 장치에서, 소스선 선택 스위치 어레이를 2개 배열하였을 때의 레이아웃의 일례를 나타내는 도면.
도 34는 본 발명의 제3 실시 형태의 반도체 장치에서, 비트선 선택 스위치 어레이를 2개 배열하였을 때의 레이아웃의 일례를 나타내는 도면.
도 35는 본 발명의 제3 실시 형태의 반도체 장치에서, 소스선 선택 스위치 어레이와 비트선 선택 스위치 어레이의 단면의 일례를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
UL: 상부 전극
LL: 하부 전극
EL: 고체 전해질막
Metal: 금속 이온
CHIP: 메모리 칩
BANK: 메모리 뱅크
CNTL: 제어 회로
DQC: 입출력 회로
MCA: 메모리 셀 어레이
ACC: 어레이 제어 회로
XP: 행 제어 회로
MAA: 메인 앰프열
XDEC: X디코더
YDEC: Y디코더
SWDA: 서브 워드 드라이버열
SAA: 센스 앰프열
VG: 전압 발생 회로
VBH: 메모리 셀 기입 전압
VDD: 제어 회로 전압
VSS: 접지 전압
VPP: 승압 전압
VKK: 부전압
TCG: 타이밍 컨트롤 신호 발생 회로
SMB: 서브 메모리 블록
BLSA: 비트선 선택 스위치 어레이
SMCA: 서브 메모리 셀 어레이
BLSW: 비트선 선택 스위치
MC: 메모리 셀
PL: 플레이트
WL: 워드선
LBL: 로컬 비트선
GBL: 글로벌 비트선
BLS: 비트선 선택선
SA: 센스 앰프
RAMP: 판독부
WAMP: 기입부
IOG: 로컬 입출력선 스위치
RSW: 리드 스위치
RD: 리드 드라이버
CC: 크로스 커플
PCC: 프리차지 회로
RRC: 판독 레퍼런스 회로
REF: 레퍼런스 부하
SN: 센스 노드
SNREF: 레퍼런스 센스 노드
SAOt: 센스 앰프 아웃 신호선
SAOb: 반전 센스 앰프 아웃 신호선
LIOt: 로컬 입출력선
LIOb: 반전 로컬 입출력선
YS: 컬럼 선택선
RET: 리드 인에이블 신호
WLE: 워드선 인에이블 신호
SAE: 센스 앰프 인에이블 신호
SAPG: 판독 전류 제어 신호
SAEQ: 센스 앰프 이퀄라이즈 신호
WET: 기입 인에이블 신호
WEB: 반전 기입 인에이블 신호
SWD: 서브 워드 드라이버
MWLB: 반전 메인 워드선
FX: 서브 워드 드라이버 선택선
FXB: 반전 서브 워드 드라이버 선택선
REQ: 로컬 입출력선 이퀄라이즈 회로
RGC: 메인 입출력 게이트
BLSD: 비트선 선택 신호 드라이버
YSD: 열 선택선 드라이버
FXD: 서브 워드 드라이버 선택선 드라이버
MS: 매트 선택 신호
YSE: 열 선택 인에이블 신호
CF: 컬럼 프리디코드 신호
MD: 메모리 디바이스
DWL: 더미 워드선
N+: 확산층
PLC: 플레이트 컨택트
GBLC: 글로벌 비트선 컨택트
BSC: 비트 스위치 컨택트
BLC: 비트선 컨택트
CONT: 확산층 컨택트
STI: 소자 분리
SUB: Si 기판
BLSLSA: 비트선 소스선 선택 스위치 어레이
SLSW: 소스선 선택 스위치
LSL: 로컬 소스선
GSL: 글로벌 소스선
GSLC: 글로벌 소스선 컨택트
SSC: 소스 스위치 컨택트
SLSA: 소스선 선택 스위치 어레이
SLS: 소스선 선택선

Claims (19)

  1. 복수의 비트선 선택 스위치로 이루어지는 제1 및 제2 비트선 선택 스위치 어레이와,
    상기 제1 및 제2 비트선 선택 스위치 어레이의 사이에 인접하여 배치되고, 복수의 로컬 비트선과, 복수의 워드선과, 상기 복수의 워드선과 상기 복수의 로컬 비트선의 교점에 배치되는 복수의 메모리 셀로 구성되는 서브 메모리 셀 어레이를 갖고,
    상기 로컬 비트선은, 상기 제1 및 제2 비트선 선택 스위치 어레이에서 글로벌 비트선에 접속되고, 기입시에 동일한 방향으로 전류가 흐르는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 로컬 비트선에 접속되는 2개의 상기 비트선 선택 스위치는 공통의 선택선에 의해 제어되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 메모리 셀은 저항 변화에 의해 정보가 기록되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 메모리 셀은 전류를 흘려 정보가 기입되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 메모리 셀은 선택 소자와 저항 변화 소자로 구성되고,
    상기 선택 소자는, 한쪽의 단자가 다른 메모리 셀과 공유하는 플레이트 전극에 접속되고, 다른 쪽의 단자가 상기 저항 변화 소자에 접속되고,
    상기 저항 변화 소자는, 상기 로컬 비트선과 상기 선택 소자의 사이에 직렬로 접속되는 것을 특징으로 하는 반도체 장치.
  6. 복수의 비트선 선택 스위치와 복수의 소스선 선택 스위치로 이루어지는 제1 및 제2 비트선 소스선 선택 스위치 어레이와,
    상기 제1 및 제2 비트선 소스선 선택 스위치 어레이의 사이에 인접하여 배치되고, 복수의 로컬 비트선과, 복수의 로컬 소스선과, 복수의 워드선과, 상기 복수의 워드선과 상기 복수의 로컬 비트선 및 상기 복수의 로컬 소스선의 교점에 배치되는 복수의 메모리 셀로 구성되는 서브 메모리 셀 어레이를 갖고,
    상기 로컬 비트선은, 상기 제1 및 제2 비트선 소스선 선택 스위치 어레이에서 글로벌 비트선에 접속되고,
    상기 로컬 소스선은, 상기 제1 및 제2 비트선 소스선 선택 스위치 어레이에 서 글로벌 소스선에 접속되는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 메모리 셀에 접속되는 상기 로컬 비트선과 상기 로컬 소스선을, 각각 상기 글로벌 비트선과 상기 글로벌 소스선에 접속하는 상기 비트선 선택 스위치와 상기 소스선 선택 스위치는, 동일한 선택선에 의해 제어되는 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서,
    상기 메모리 셀은 선택 소자와 저항 변화 소자로 구성되고,
    상기 선택 소자는, 한쪽의 단자가 상기 로컬 소스선에 접속되고, 다른 쪽의 단자가 상기 저항 변화 소자에 접속되고,
    상기 저항 변화 소자는, 상기 로컬 비트선과 상기 선택 소자의 사이에 직렬로 접속되는 것을 특징으로 하는 반도체 장치.
  9. 제6항에 있어서,
    상기 비트선 선택 스위치와 상기 소스선 선택 스위치는, 각각 1개의 MOS 트랜지스터로 형성되는 것을 특징으로 하는 반도체 장치.
  10. 제6항에 있어서,
    상기 로컬 비트선에 접속되는 비트선 선택 스위치를 제1 및 제2 비트선 선택 스위치로 하고,
    상기 로컬 소스선에 접속되는 소스선 선택 스위치를 제1 및 제2 소스선 선택 스위치로 하였을 때,
    기입시에, 상기 제1 및 제2 비트선 선택 스위치와 상기 제1 및 제2 소스선 선택 스위치를 ON시키고,
    판독시에, 선택된 워드선에 의존하여, 상기 제1 비트선 선택 스위치와 상기 제2 소스선 선택 스위치, 혹은 상기 제2 비트선 선택 스위치와 상기 제1 소스선 선택 스위치 중 어느 한쪽의 조합을 ON시키는 것을 특징으로 하는 반도체 장치.
  11. 제6항에 있어서,
    상기 로컬 비트선에 접속되는 비트선 선택 스위치를 제1 및 제2 비트선 선택 스위치로 하고,
    상기 로컬 소스선에 접속되는 소스선 선택 스위치를 제1 및 제2 소스선 선택 스위치로 하였을 때,
    판독시에, 상기 제1 및 제2 비트선 선택 스위치와 상기 제1 및 제2 소스선 선택 스위치를 ON시키고,
    기입시에, 선택된 워드선에 의존하여, 상기 제1 비트선 선택 스위치와 상기 제2 소스선 선택 스위치, 혹은 상기 제2 비트선 선택 스위치와 상기 제1 소스선 선택 스위치 중 어느 한쪽의 조합을 ON시키는 것을 특징으로 하는 반도체 장치.
  12. 복수의 제1 소스선 선택 스위치로 이루어지는 제1 소스선 선택 스위치 어레이와,
    복수의 제1 비트선 선택 스위치로 이루어지는 제1 비트선 선택 스위치 어레이와,
    상기 제1 비트선 선택 스위치 어레이와 상기 제1 소스선 선택 스위치 어레이의 사이에 인접하여 배치되고, 복수의 제1 로컬 비트선과, 복수의 제1 로컬 소스선과, 복수의 제1 워드선과, 상기 복수의 제1 워드선과 상기 복수의 제1 로컬 비트선 및 상기 복수의 제1 로컬 소스선과의 교점에 설치되는 복수의 제1 메모리 셀을 갖는 제1 서브 메모리 셀 어레이와,
    상기 제1 비트선 선택 스위치 어레이에 대하여 상기 제1 서브 메모리 셀 어레이의 반대측에 배치되고, 복수의 제2 비트선 선택 스위치로 이루어지는 제2 비트선 선택 스위치 어레이와,
    상기 제2 비트선 선택 스위치 어레이에 대하여 상기 제1 서브 메모리 셀 어레이의 반대측에 배치되고, 복수의 제2 소스선 선택 스위치로 이루어지는 제2 소스선 선택 스위치 어레이와,
    상기 제2 비트선 선택 스위치 어레이와 상기 제2 소스선 선택 스위치 어레이의 사이에 인접하여 배치되고, 복수의 제2 로컬 비트선과, 상기 복수의 제1 로컬 소스선과, 복수의 제2 워드선과, 상기 복수의 제2 워드선과 상기 복수의 제2 로컬 비트선 및 상기 복수의 제1 로컬 소스선과의 교점에 설치되는 복수의 제2 메모리 셀을 갖는 제2 서브 메모리 셀 어레이와,
    상기 복수의 제1 로컬 비트선의 일단이 각각 상기 복수의 제1 비트선 선택 스위치를 통하여 접속되고, 상기 제2 로컬 비트선의 일단이 각각 상기 복수의 제2 비트선 선택 스위치를 통하여 접속되는 글로벌 비트선과,
    상기 복수의 제1 로컬 소스선의 일단이 각각 상기 복수의 제1 소스선 선택 스위치를 통하여 접속되고, 타단이 각각 상기 복수의 제2 소스선 선택 스위치를 통하여 접속되는 글로벌 소스선
    을 갖는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 제1 소스선 선택 스위치 어레이에 대하여 상기 제1 서브 메모리 셀 어레이의 반대측에 배치되고, 복수의 제3 소스선 선택 스위치로 이루어지는 제3 소스선 선택 스위치 어레이와,
    상기 제3 소스선 선택 스위치 어레이에 대하여 상기 제1 서브 메모리 셀 어레이의 반대측에 배치되고, 복수의 제3 비트선 선택 스위치로 이루어지는 제3 비트선 선택 스위치 어레이와,
    상기 제3 비트선 선택 스위치 어레이와 상기 제3 소스선 선택 스위치 어레이의 사이에 인접하여 배치되고, 상기 복수의 제1 로컬 비트선과, 복수의 제2 로컬 소스선과, 복수의 제3 워드선과, 상기 복수의 제3 워드선과 상기 복수의 제1 로컬 비트선 및 상기 복수의 제2 로컬 소스선과의 교점에 설치되는 복수의 제3 메모리 셀을 갖는 제3 서브 메모리 셀 어레이를 더 갖고,
    상기 복수의 제1 로컬 비트선의 타단은, 각각 상기 복수의 제3 비트선 선택 스위치에서 상기 글로벌 비트선과 접속되는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 복수의 제1 비트선 선택 스위치와 상기 복수의 제3 비트선 선택 스위치 중, 동일한 상기 복수의 제1 로컬 비트선 중 하나에 접속되어 있는 것은, 동일한 선택선에 의해 제어되고,
    상기 복수의 제1 소스선 선택 스위치와 상기 복수의 제2 소스선 선택 스위치 중, 동일한 상기 복수의 제1 로컬 소스선 중 하나에 접속되어 있는 것은, 동일한 선택선에 의해 제어되는 것을 특징으로 하는 반도체 장치.
  15. 제13항에 있어서,
    상기 복수의 제1 메모리 셀 중 어느 하나에 기입을 행할 때에는, 대응하는 상기 제1 및 제3 비트선 선택 스위치가 ON으로 됨과 함께, 대응하는 상기 제1 및 제2 소스선 선택 스위치가 ON으로 되고,
    상기 복수의 제1 메모리 셀 중 어느 하나로부터 판독을 행할 때에는, 상기 복수의 제1 워드선 중 어느 것이 선택되는지에 의존하여, 대응하는 상기 제1 비트선 선택 스위치 및 상기 제1 소스선 선택 스위치가 ON으로 되는 제1 제어와, 대응하는 상기 제3 비트선 선택 스위치 및 상기 제2 소스선 선택 스위치가 ON으로 되는 제2 제어 중, 어느 한쪽을 행하는 것을 특징으로 하는 반도체 장치.
  16. 제13항에 있어서,
    상기 복수의 제1 메모리 셀 중 어느 하나로부터 판독을 행할 때에는, 대응하는 상기 제1 및 제3 비트선 선택 스위치가 ON으로 됨과 함께, 대응하는 상기 제1 및 제2 소스선 선택 스위치가 ON으로 되고,
    상기 복수의 제1 메모리 셀 중 어느 하나에 기입을 행할 때에는, 상기 복수의 제1 워드선 중 어느 것이 선택되는지에 의존하여, 대응하는 상기 제1 비트선 선택 스위치 및 상기 제1 소스선 선택 스위치가 ON으로 되는 제1 제어와, 대응하는 상기 제3 비트선 선택 스위치 및 상기 제2 소스선 선택 스위치가 ON으로 되는 제2 제어 중, 어느 한쪽을 행하는 것을 특징으로 하는 반도체 장치.
  17. 제12항에 있어서,
    상기 복수의 제1 워드선의 개수와 상기 복수의 제2 워드선의 개수는 동등한 것을 특징으로 하는 반도체 장치.
  18. 제12항에 있어서,
    상기 복수의 제1 메모리 셀은, 각각 제1 선택 소자와 제1 저항 변화 소자를 갖고,
    상기 제1 선택 소자는, 한쪽의 단자가 상기 제1 로컬 소스선에 접속되고, 다 른 쪽의 단자가 상기 제1 저항 변화 소자에 접속되고,
    상기 제1 저항 변화 소자는, 상기 제1 로컬 비트선과 상기 제1 선택 소자 사이에 직렬로 접속되는 것을 특징으로 하는 반도체 장치.
  19. 제12항에 있어서,
    상기 복수의 제1 및 제2 비트선 선택 스위치 및 상기 복수의 제1 및 제2 소스선 선택 스위치는, 각각 1개의 MOS 트랜지스터로 형성되는 것을 특징으로 하는 반도체 장치.
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