JP2001015586A

JP2001015586A - 半導体装置およびその製造方法

Info

Publication number: JP2001015586A
Application number: JP11186171A
Authority: JP
Inventors: Yoshiki Kamata; 田善己鎌; Tamaki Ono; 野瑞城小; Akira Nishiyama; 山彰西
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-06-30
Filing date: 1999-06-30
Publication date: 2001-01-19

Abstract

(57)【要約】【課題】トレンチ構造領域の周囲に転位や欠陥が生じ
ないようにした半導体装置を提供する。【解決手段】本発明の半導体装置は、ウエハ上に形成
された複数の素子領域１と、各素子領域１を電気的に分
離するＳＴＩ領域２とを備える。素子領域１には電界効
果トランジスタが形成され、そのチャネル領域に平行な
方向と垂直の方向のそれぞれについて、ＳＴＩ領域２を
挟んで複数の素子領域１が形成されている。素子領域１
とＳＴＩ領域２との境界を<010>方向またはその近傍の
方向に形成するため、素子の性能を決定する一番の要因
であるゲート下の領域における応力を低減することがで
き、その結果として、ゲート下の転位、欠陥、結晶の不
完全性を抑制でき、素子の特性がよくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、素子分離領域やキ
ャパシタの電極間領域として用いられるトレンチ構造領
域を有する半導体装置に関する。

【０００２】

【従来の技術】近年、半導体集積回路の微細化および高
集積化に伴い、キャパシタの電荷保持特性の劣化、トラ
ンジスタのリーク電流、および消費電力などが大きな問
題になってきている。

【０００３】また、高集積化が進むと、半導体集積回路
を構成する半導体素子の数が増えるため、個々の半導体
素子の特性のばらつきにより、半導体集積回路の特性が
劣化する等の問題も生じる。

【０００４】半導体集積回路を構成する個々の半導体素
子を電気的に分離するために、半導体基板上には、多数
の素子分離領域が形成される。素子分離を行う一手法と
して、半導体基板にほぼ垂直に溝（トレンチ）を掘り、
トレンチに絶縁材料を充填するトレンチ素子分離があ
る。トレンチ素子分離は、集積度を向上できるだけでな
く、素子分離性能を向上できるという特徴がある。

【０００５】ところで、半導体装置では、従来から、半
導体基板の{100}面、例えば(100)面を素子形成面として
利用することが多い。ウエハ上にトレンチ構造領域や素
子領域を形成する場合には、劈開が容易であるという理
由で、ウエハを[100]方向から見た場合に、トレンチ構
造領域と素子領域との境界が[011]、[0-11]、[0-11]、
[0-1-1]方向のいずれかを向くようにするのが一般的で
ある。

【０００６】トレンチ構造領域を有する半導体装置で
は、トレンチ内に充填された材料とトレンチ周囲の材料
との熱膨張係数に差があるため、素子形成工程において
熱応力が生じ、特に、トレンチの角部における応力が大
きくなり、転位や欠陥が生成・移動するという問題が生
じる。

【０００７】例えば、ｐｎ接合の空乏層を横切るように
転位や欠陥が生じると、転位や欠陥の生じた領域がリー
クパスになり、素子特性の劣化をもたらす。また、転位
が金属をゲッタリングすることにより、半導体基板のバ
ンドギャップ内に準位が形成された場合には、その準位
が生成結合中心(Generation-Recombination center)と
して作用して、素子特性の劣化を招く。

【０００８】

【発明が解決しようとする課題】このように、ウエハ上
にトレンチ構造領域を形成すると、基板に応力が加わっ
て転位や欠陥が起こり、転位や欠陥を原因とするリーク
電流が流れて、メモリ保持特性やトランジスタの電流電
圧特性が劣化するという問題があった。

【０００９】本発明は、このような点に鑑みてなされた
ものであり、その目的は、トレンチ構造領域の周囲に転
位や欠陥が生じないようにした半導体装置およびその製
造方法を提供することにある。

【００１０】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、{100}面を半導体基板表面
とする半導体基板上に隣接して形成されるトレンチ構造
領域および素子領域を有する半導体装置において、基板
に垂直な<100>方向から見た前記トレンチ構造領域と前
記素子領域との境界の少なくとも一部を、<010>方向軸
またはその近傍の方向に形成する。

【００１１】請求項１の発明では、トレンチ構造領域と
素子領域との境界方向をできるだけ<010>方向に近づけ
るため、素子領域周辺に加わる応力を低減することがで
きる。ここで、{100}面とは、(100)面に等価なすべての
面、すなわち、(100)、(010)、(001)、(-100)、(0-1
0)、(00-1)面の総称である。また、<010>方向軸とは、
各{100}面に対応する方向軸である。

【００１２】特に、請求項１の発明は、トレンチ構造領
域を多数含む半導体装置に効果的であり、個々の半導体
素子における転位、欠陥の発生を抑制することで、これ
ら素子が複数集まって一つの作用を行う半導体集積回路
において、転位や欠陥の含まれる割合を少なくすること
ができ、半導体集積回路の電気特性を向上させることが
できる。

【００１３】請求項２では、素子領域内のチャネル領域
に略平行な方向におけるトレンチ構造領域と素子領域と
の境界のうち少なくとも一部を、<010>方向軸またはそ
の近傍の方向に形成するため、この境界近傍における応
力を低減することができる。

【００１４】請求項３では、素子領域内のチャネル領域
に略垂直な方向におけるトレンチ構造領域と素子領域と
の境界のうち少なくとも一部を、<010>方向軸またはそ
の近傍の方向に形成するため、この境界近傍における応
力を低減することができる。

【００１５】請求項４では、トレンチ構造領域を有する
トレンチキャパシタにおいて、トレンチ構造領域と第２
の電極領域との境界、およびトレンチ構造領域と第１の
電極領域との境界の少なくとも一部を、<010>方向軸ま
たはその近傍の方向に形成するため、半導体基板に加わ
る応力を低減でき、転位、欠陥および歪みが少なくな
り、トレンチキャパシタの電気的特性が向上する。

【００１６】請求項５の発明では、キャパシタを楕円形
状にして、楕円の長軸および短軸を<010>方向に形成す
るため、キャパシタの電極間距離が不均一になるのを防
止できるとともに、応力低減が図れる。

【００１７】請求項６の発明では、複数の元素を構成要
素とする半導体材料（例えば、SiGe）で半導体基板を形
成する。

【００１８】請求項７の発明は、{100}面を半導体基板
表面とする半導体基板上に隣接して形成されるトレンチ
構造領域および拡散層領域を有する半導体装置の製造方
法において、基板に垂直な<100>方向から見た前記トレ
ンチ構造領域と前記拡散層領域との境界の少なくとも一
部を、<010>方向軸またはその近傍の方向に形成する。

【００１９】

【発明の実施の形態】以下、本発明に係る半導体装置に
ついて、図面を参照しながら具体的に説明する。

【００２０】（第１の実施形態）図１は本発明に係る半
導体装置の第１の実施形態のレイアウト図である。図１
の半導体装置は、ウエハ上に形成された複数の素子領域
１と、各素子領域１を電気的に分離するＳＴＩ(Shallow
Trench Isolation)領域２とを備える。

【００２１】素子領域１には例えば電界効果トランジス
タが形成され、そのチャネル領域に平行な方向と垂直な
方向のそれぞれについて、ＳＴＩ領域２を挟んで複数の
素子領域１が形成されている。素子領域１は、例えば図
１に示すように、ソース領域３、ゲート領域４およびド
レイン領域５を有する。

【００２２】第１の実施形態は、素子領域１とＳＴＩ領
域２との境界を、<010>結晶軸方向にできるだけ近い方
向に形成する点に特徴がある。

【００２３】本出願人が種々の計算を行ったところ、熱
工程に起因して発生される応力は、半導体基板の<010>
結晶軸の方向と、ＳＴＩ領域２（トレンチ構造領域）お
よび素子領域１の境界の方向とのなす角度に大きく依存
することがわかった。

【００２４】図２は、(100)面を半導体基板表面とする
半導体基板上に、それぞれ異なる向きに素子領域１を形
成した例を示す図であり、（ａ）は[100]方向から見た
場合の傾き角度が０°、（ｂ）は7.5°、（ｃ）は15
°、（ｄ）は22.5°、（ｅ）は30°、（ｆ）は37.5°、
（ｇ）は45°の例を示している。なお、図２では省略し
ているが、各素子領域１の周囲にはＳＴＩ領域２が形成
されているものとする。

【００２５】図２（ａ）〜図２（ｇ）に示す各素子領域
１について、ＳＴＩ領域２の側面および底面と、素子領
域１表面とのそれぞれにおける最大分解せん断応力を計
算すると、図３のようになる。図３の横軸は[100]方向
から見た場合の[010]に対する角度、縦軸は{111}面上の
<01-1>方向の最大分解せん断応力である。なお、ＳＴＩ
領域２の側面は図４の符号４１で示す部分、ＳＴＩ領域
２の底面は図４の符号４２で示す部分、素子領域１表面
とは図４の符号４３で示す部分である。

【００２６】図３からわかるように、素子領域１とＳＴ
Ｉ領域２を有する半導体基板に加わる応力は、ＳＴＩ領
域２と素子領域１との境界が<010>方向にある場合が最
も小さくなり、その場合の応力は、従来のようにＳＴＩ
領域２と素子領域１との境界を<110>方向に形成する場
合に比べて、約２割も低減する。

【００２７】また、図３によれば、ＳＴＩ領域２と素子
領域１との境界方向が<010>方向に近いほど、応力が小
さくなることがわかる。そこで、第１の実施形態では、
図３に示す素子領域１とＳＴＩ領域２との境界の方向
を、できるだけ<010>結晶軸方向に近づけるものであ
り、例えば、 <010>結晶軸方向から15°以内の方向に素
子領域１とＳＴＩ領域２との境界を形成する。

【００２８】より詳細には、素子領域１内のチャネル領
域に平行な方向に隣接するＳＴＩ領域２との境界（図１
の符号１１）と、素子領域１内のチャネル領域に垂直な
方向に隣接するＳＴＩ領域２との境界（図１の符号１
２）との少なくとも一方の方向を、<010>結晶軸方向に
できるだけ近づける。

【００２９】なお、半導体基板上のすべての素子領域１
とＳＴＩ領域２との境界を<010>結晶軸方向に形成する
必要はなく、一部の境界だけ<010>結晶軸方向に形成し
ても応力低減の効果が得られる。

【００３０】図１に示す半導体装置では、素子領域１内
のチャネル方向に平行な方向における素子領域１とＳＴ
Ｉ領域２との境界を[010]方向にし、チャネル方向に垂
直な方向における素子領域１とＳＴＩ領域２との境界を
[001]方向にしている。これにより、四角形の素子領域
１のすべての境界について応力を低減できる。

【００３１】図１の半導体装置を製造する具体的な方法
としては、マスクを新たに作り直す方法の他に、従来の
マスクやレチクルをそのまま流用し、ＰＥＰ工程におい
て素子領域１とＳＴＩ領域２との境界が上記の角度にな
るようにレチクルとウエハの相対角度を調整するような
方法を用いても、上述した半導体装置を製造することが
できる。

【００３２】このように、第１の実施形態は、素子領域
１とＳＴＩ領域２との境界を<010>方向またはその近傍
の方向に形成するため、素子の性能を決定する一番の要
因であるゲート下の領域における応力を低減することが
でき、その結果として、ゲート下の転位、欠陥、結晶の
不完全性を抑制でき、素子の特性がよくなる。

【００３３】素子領域１は一般に、チャネル方向よりも
チャネル方向に垂直な方向の方が長いので、チャネル領
域に垂直な方向の境界（図１の符号１２）を<010>結晶
軸方向またはその近傍に形成することにより、ＳＴＩ領
域２と素子領域１との境界のかなりの部分について応力
を低減できる。また、転位がゲート付近の領域にまで運
動するという状況なども考慮に入れると、本実施形態に
より、素子に加わる応力が素子全域にわたって低減する
ことができ、チャネル領域と垂直な方向の境界付近だけ
でなく、ゲート下の領域においても、転位、欠陥、およ
び結晶の不完全性を抑制でき、素子の動作が良好にな
る。

【００３４】なお、実際には、{111}面の完全転位のバ
ーガースベクトル方向である<01-1>方向の分解せん断応
力だけでなく、積層欠陥、不完全転位の<11-2>方向など
についても比較検討した結果を総合的に判断して、素子
領域１とＳＴＩ領域２との境界方向を定めるのが望まし
い。

【００３５】（第２の実施形態）図５は本発明に係る半
導体装置の第２実施形態のレイアウト図であり、(100)
面を半導体基板表面とする半導体基板上に形成された電
界効果トランジスタを[100]方向から見た様子を示して
いる。図５の半導体装置は、八角形の素子領域１を、Ｓ
ＴＩ領域２を挟んで複数形成したものである。

【００３６】第１の実施形態のように、四角形の素子領
域１に隣接してＳＴＩ領域（トレンチ構造領域）２を形
成する場合、劈開などにより素子領域１の角部が削れて
素子領域１が多角形になる場合がある。また、一般に、
応力は素子領域１の角部に集中するが、角部の曲率が小
さいほど応力は小さくなる。そこで、図５に示す第２の
実施形態では、素子領域１の形状を八角形にして、素子
領域１の角部２１の応力低減を図っている。

【００３７】また、図５では、第１の実施形態と同様
に、素子領域１とＳＴＩ領域２との境界を、<010>結晶
軸方向またはその近傍の方向に形成している。具体的に
は、素子領域１内のチャネル方向に平行な方向における
素子領域１とＳＴＩ領域２との境界１１を[010]方向
に、チャネル方向に垂直な方向における素子領域１とＳ
ＴＩ領域２との境界１２を[001]方向に形成している。
なお、半導体基板上の一部の境界のみ、<010>方向に形
成しても、応力低減の効果は得られる。

【００３８】このように、第２の実施形態は、素子領域
１とＳＴＩ領域２との境界を、<010>結晶軸方向または
その近傍の方向に形成し、かつ、素子領域１の角部２１
を削って多角形にするため、半導体基板に加わる応力を
十分に低減することができる。

【００３９】なお、図５は素子領域１の形状を八角形に
する例を示しているが、八角形以外の形状（例えば、１
２角形）にしてもよい。

【００４０】（第３の実施形態）図６は本発明にかかる
半導体装置の第３の実施形態のレイアウト図であり、(1
00)面を半導体基板表面とする半導体基板上に形成され
た電界効果トランジスタを、[100]方向から見た様子を
示している。

【００４１】図６の半導体装置は、素子領域１が八角形
の形状である点では図５と共通するが、素子領域１を形
成する方向が図５とは異なっている。すなわち、図６の
半導体装置では、素子領域１の角部２５に位置する素子
領域１とＳＴＩ領域２との境界を、[010]方向に形成し
ている。

【００４２】上述したように、素子領域１が四角形にな
るようにトレンチ構造領域を形成する際、劈開などによ
り、素子領域１の角部２５が削れて多角形になる場合が
ある。また、一般に、応力は素子領域１の角部２５に集
中するが、角部２５の曲率が大きいほど応力の低減割合
が大きくなる。このため、図５では、素子領域１を予め
多角形にして応力を低減している。

【００４３】素子領域１における応力は、ＳＴＩ領域
（トレンチ構造領域）２と素子領域１との境界部分から
離れるにつれて小さくなるが、図５のような八角形の素
子領域１の場合、[011]または[01-1]結晶軸に平行な方
向の境界と、[001]または[010]結晶軸に平行な方向の境
界とが存在し、前者の境界からの応力の寄与と、後者の
境界からの応力の寄与とのどちらが支配的になるかは、
前者の境界の長さと後者の境界の長さに依存する。

【００４４】図６では、等応力線を一点鎖線および点線
で表している。点線は境界２２〜２５からの応力の寄与
分を示しており、一点鎖線は境界２６〜２９からの応力
の寄与分を示している。図６に示すように、素子領域１
の角部２５の長さが長い場合には、境界２２〜２５から
の応力の寄与分が大きくなるため、角部２５が<010>方
向に平行になるように、素子領域１とＳＴＩ領域２を形
成すれば、素子領域１とＳＴＩ領域２との境界から離れ
た領域における応力を低減できる。

【００４５】（第４の実施形態）上述した第１〜第３の
実施形態では、素子領域１に隣接して素子分離用のＳＴ
Ｉ領域２を形成する例を説明したが、トレンチ構造領域
を有するキャパシタ（以下、トレンチキャパシタと呼
ぶ）についても、本発明は適用可能である。

【００４６】図７は本発明にかかる半導体装置の第４の
実施形態のレイアウト図であり、(100)面を半導体基板
表面とする半導体基板上に形成されたトレンチキャパシ
タを、(100)面に平行に切断した断面図である。

【００４７】図７のトレンチキャパシタは、第１の電極
領域３１と、その周囲を取り囲むように形成されるトレ
ンチ構造領域３２と、トレンチ構造領域３２の外側に形
成される第２の電極領域３３とを有する。第１の電極領
域３１はポリシリコンで形成され、トレンチの内部には
絶縁材料（例えば、SiＯ₂）が充填され、第２の電極領
域３３は単結晶シリコン基板に不純物イオンを拡散した
拡散層である。

【００４８】図７は電極領域の形状を八角形にした例を
示しているが、他の多角形でもよい。また、半導体基板
上に、図７と同様の構造のトレンチキャパシタを複数形
成してもよい。

【００４９】第４の実施形態は、トレンチ構造領域３２
と第２の電極領域３３との境界の方向を[001]結晶軸に
略平行にした点に特徴がある。このようにすることで、
第１〜第３の実施形態と同様に、境界部分の応力を低減
することができ、その結果、転位や欠陥が生じにくくな
り、電気特性に優れたキャパシタが得られる。

【００５０】なお、トレンチ構造領域３２の角部２５の
長さが長い場合には、第３の実施形態（図６）と同様
に、角部２５の方向が<010>結晶軸に略平行になるよう
にトレンチキャパシタを形成してもよい。

【００５１】（第５の実施形態）トレンチキャパシタが
図７のように多角形形状の場合には、トレンチ内部に充
填される絶縁材料の厚さが角部２５で薄くなるおそれが
ある。そこで、第５の実施形態は、トレンチキャパシタ
を楕円形状にしたものである。

【００５２】図８は本発明に係る半導体装置の第５の実
施形態のレイアウト図であり、(100)面を半導体基板表
面とする半導体基板上に形成されたトレンチキャパシタ
を、(100)面に平行に切断した断面図である。

【００５３】楕円形状の第１の電極領域３１の周囲に
は、絶縁材料が充填されるトレンチ構造領域３２が形成
され、トレンチ構造領域３２の外側には第２の電極領域
３３が形成されている。また、図８のトレンチキャパシ
タは、楕円の長軸と短軸が[010]または[001]方向を向く
ように半導体基板上に形成されている。第１および第２
の電極領域３１，３３は、第４の実施形態と同様の材料
で形成される。

【００５４】図８のトレンチキャパシタの場合も、トレ
ンチ構造領域３２と第２の電極領域３３との境界部分の
応力を低減することができる。また、トレンチキャパシ
タの構造を楕円形状にすることにより、トレンチ内の絶
縁層の厚さを均一にできるため、電気的特性を向上でき
るとともに、不良の発生率を抑えることができる。

【００５５】（その他の実施形態）上述した実施形態で
は、半導体基板（ウエハ）の基板表面が(100)面の場合
について説明したが、(100)面と等価なすべての{100}
面、すなわち、(100)、(010)、(001)、(-100)、(0-1
0)、(00-1)面のいずれについても本発明は適用可能であ
る。{100}面のそれぞれに対応する<010>方向に素子領域
１（電極領域）とトレンチ構造領域３２との境界を形成
すれば、同様の効果が得られる。

【００５６】また、本発明が対象とする半導体基板は、
必ずしもシリコンを主体とするものでなくてもよく、ゲ
ルマニウム(Ge)、炭素(C)、GaAs、GaＰ、GaSb、InAs、I
nＰ、InSb等の弾性的異方性を有する一般のダイヤモン
ド構造や、Zinc blend構造の半導体でも同様に適用可能
である。

【００５７】特に、半導体基板としてSiGeを用いた場
合、GeはSiよりも原子数が大きいため、半導体基板に歪
みが生じやすく、より応力が大きくなる。したがって、
本発明を適用することで、応力の低減効果が得られやす
く、SiGeを基板材料として用いた場合に、基板の歪みと
応力を抑制することができる。

【００５８】また、上述した実施形態では、半導体基板
表面におけるトレンチ構造領域３２と素子領域１（電極
領域）との境界の方向を問題にしており、トレンチ構造
領域３２の側面に関しては何ら制限していない。しかし
ながら、トレンチ構造領域３２の側面が表面と垂直でな
い場合や、側面や底面が平面でなくても、本発明の効果
は得られる。

【００５９】また、上述した実施形態では、ウエハのよ
うに予めスライスした半導体基板上にトレンチ構造領域
３２を形成する例を説明したが、半導体基板をエッチン
グして得られる{100}面上にトレンチ構造領域３２を形
成する場合にも、本発明は同様に適用可能である。

【００６０】また、第１および第２の実施形態では、半
導体基板上に電界効果トランジスタを形成する例を説明
したが、本発明は、トレンチ構造領域３２を有する素子
全般に適用可能である。例えば、バイポーラトランジス
タなどの能動素子や、キャパシタ、コイル、ダイオード
および抵抗などの受動素子などにも適用可能である。

【００６１】また、第３および第４の実施形態で説明し
たトレンチキャパシタは、必ずしも電荷を蓄積するため
のものでなくてもよく、例えば、ＣＣＤなどで用いられ
る電荷転送用のキャパシタにも同様に適用可能である。

【００６２】

【発明の効果】以上詳細に説明したように、本発明によ
れば、トレンチ構造領域と素子領域との境界の少なくと
も一部を<010>方向軸またはその近傍の方向に形成する
ため、半導体基板に加わる応力を低減でき、転位、欠
陥、および結晶の不完全性が少なくなり、素子の電気特
性が向上する。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の第１の実施形態のレ
イアウト図。

【図２】（ａ）〜（ｇ）は(100)面を半導体基板表面と
する半導体基板上に、それぞれ異なる向きに素子領域を
形成した例を示す図。

【図３】素子領域の形成方向と最大分解せん断応力との
関係を示す図。

【図４】基板の側面、底面、および表面を示す図。

【図５】本発明に係る半導体装置の第２実施形態のレイ
アウト図。

【図６】本発明に係る半導体装置の第３実施形態のレイ
アウト図。

【図７】本発明に係る半導体装置の第４実施形態のレイ
アウト図。

【図８】本発明に係る半導体装置の第５実施形態のレイ
アウト図。

【符号の説明】

１素子領域２ＳＴＩ領域３ソース領域４ドレイン領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者西山彰神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内Ｆターム(参考） 5F032 AA34 AA35 BA05 BA08 CA05 CA06 CA09 CA10 CA14 CA15 CA16 CA18 5F038 AC10 CA02 DF05 5F083 AD15 GA06 GA30 HA06 HA08 HA10 LA01 NA01

Claims

【特許請求の範囲】

【請求項１】{100}面を半導体基板表面とする半導体基
板上に隣接して形成されるトレンチ構造領域および素子
領域を有する半導体装置において、基板に垂直な<100>方向から見た前記トレンチ構造領域
と前記素子領域との境界の少なくとも一部を、<010>方
向軸またはその近傍の方向に形成することを特徴とする
半導体装置。
【請求項２】前記素子領域内のチャネル領域に略平行な
方向における前記トレンチ構造領域と前記素子領域との
境界のうち少なくとも一部を、<010>方向軸またはその
近傍の方向に形成することを特徴とする請求項１に記載
の半導体装置。
【請求項３】前記素子領域内のチャネル領域に略垂直な
方向における前記トレンチ構造領域と前記素子領域との
境界のうち少なくとも一部を、<010>方向軸またはその
近傍の方向に形成することを特徴とする請求項１に記載
の半導体装置。
【請求項４】{100}面を半導体基板表面とする半導体基
板上に形成される第１の電極領域と、該第１の電極領域
に隣接して形成されるトレンチ構造領域と、該トレンチ
構造領域を挟んで前記第１の電極領域と対向配置される
第２の電極領域とからなるキャパシタを有する半導体装
置において、基板に垂直な<100>方向から見た前記トレンチ構造領域
と前記第２の電極領域との境界の少なくとも一部を、<0
10>方向軸またはその近傍の方向に形成することを特徴
とする半導体装置。
【請求項５】前記キャパシタは、楕円形状であり、楕円
の長軸および短軸を<010>方向軸またはその近傍の方向
に形成することを特徴とする請求項４に記載の半導体装
置。
【請求項６】前記半導体基板は、複数の元素を構成要素
とする半導体材料で構成されることを特徴とする請求項
１〜５のいずれかに記載の半導体装置。
【請求項７】{100}面を半導体基板表面とする半導体基
板上に隣接して形成されるトレンチ構造領域および拡散
層領域を有する半導体装置の製造方法において、基板に垂直な<100>方向から見た前記トレンチ構造領域
と前記拡散層領域との境界の少なくとも一部を、<010>
方向軸またはその近傍の方向に形成することを特徴とす
る半導体装置の製造方法。