KR20060065503A - 반도체장치 및 그 제조방법 - Google Patents

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KR20060065503A
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테츠오 아다치
아키히코 사토
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

결정 결함의 발생을 억제한 고신뢰도의 전계효과 트랜지스터와, 고집적의 전계효과 트랜지스터를 1개의 반도체 칩 내에 형성하는 것이 가능한 기술을 제공한다.
분리 폭이 0.3㎛ 미만의 소자분리 영역을 갖는 마스크 ROM부에서는, 활성영역(ACT)의 평면형상을 사각형(矩形)의 각(角)을 깎은 다각형으로 하는 것에 의해, 활성영역(ACT)에서의 결정 결함의 발생을 억제해서 전계효과 트랜지스터의 소스와 드레인의 사이에 흐르는 리크 전류를 저감하고, 전계효과 트랜지스터의 게이트(G)와 활성영역(ACT)의 맞춤에 여유가 작은 레이아웃이 필요해지는 센스앰프 데이터 래치부에서는, 활성영역(ACT)을 사각형으로 함으로써, 전계효과 트랜지스터를 좁은 피치로 배치한다.
결정 결함, 전계효과 트랜지스터, 게이트, 리크 전류, 활성여역, 센스앰프, 소스, 드레인

Description

반도체장치 및 그 제조방법{A semiconductor device and a method of manufacturing the same}
도 1은 본 발명의 실시형태1에 의한 플래시 메모리를 탑재한 반도체장치의 반도체 칩 내부의 주된 회로 블록을 나타낸 칩 구성도이다.
도 2는 본 발명의 실시형태1에 의한 반도체 칩 내에 형성된 대표적인 MIS의 평면 레이아웃도이다. (a)는 마스크 ROM부, (b)는 센스앰프 데이터 래치부, (c)는 디코더부를 나타낸다.
도 3은 본 발명의 실시형태1에 의한 NOR형 플래시 메모리의 제조 공정 중의 요부 평면도이다. (a)는 마스크 ROM부, (b)는 센스앰프 데이터 래치부, (c)는 디코더부를 나타낸다.
도 4는 도 3과 같은 제조 공정시의 플래시 메모리의 요부 단면도이다.
도 5는 도 3, 도 4에 계속되는 플래시 메모리의 제조 공정 중의 도 4와 동일한 개소의 요부 단면도이다.
도 6은 도 5에 계속되는 플래시 메모리의 제조 공정 중의 도 4와 동일한 개소의 요부 단면도이다.
도 7은 도 6에 계속되는 플래시 메모리의 제조 공정 중의 도 4와 동일한 개소의 요부 단면도이다.
도 8은 도 7에 계속되는 플래시 메모리의 제조 공정 중의 도 3과 동일한 개소의 요부 평면도이다.
도 9는 도 7에 계속되는 플래시 메모리의 제조 공정 중의 도 4와 동일한 개소의 요부 단면도이다.
도 10은 도 8, 도 9에 계속되는 플래시 메모리의 제조 공정 중의 도 4와 동일한 개소의 요부 단면도이다.
도 11은 도 10에 계속되는 플래시 메모리의 제조 공정 중의 도 3과 동일한 개소의 요부 평면도이다.
도 12는 도 10에 계속되는 플래시 메모리의 제조 공정 중의 도 4와 같은 개소의 요부 단면도이다.
도 13은 도 11, 도 12에 계속되는 플래시 메모리의 제조 공정 중의 도 3과 동일한 개소의 요부 단면도이다.
도 14는 도 11, 도 12에 계속되는 플래시 메모리의 제조 공정 중의 도 4와 동일한 개소의 요부 단면도이다.
도 15는 본 발명의 실시형태2에 의한 반도체 칩 내에 형성된 대표적인 MIS의 평면 레이아웃도이다. (a)는 마스크 ROM부, (b)는 센스앰프 데이터 래치부, (c)는 디코더부를 나타낸다.
[도면의 주요 부분에 대한 간단한 부호의 설명]
1 반도체 기판, 2 패드 산화막,
3 질화실리콘막, 4 레지스트 패턴,
5 게이트 절연막(터널 절연막), 6 부유 게이트 전극,
7 층간막, 8 게이트 절연막,
9 도체막, 9a 게이트 전극(로컬 워드선),
9b 게이트 전극, 9c 게이트 전극,
9d 제어게이트 전극(워드선), 10 캡 절연막,
11 n형 반도체영역, 12 n형 반도체영역,
12p p형 반도체영역, 13 사이드월,
14 n형 반도체영역, 15 p형 반도체영역,
16 절연막, 17 플러그,
18 절연막, 19 플러그,
20 절연막, 21 플러그,
ACT 활성영역, C1 콘택트 홀,
DC 전원, FM 반도체장치,
G 게이트, M1 제1층 배선,
M2 제2층 배선, M3 제3층 배선,
MA 메모리 어레이, MR 마스크 ROM부,
NW1 n웰, NWm 매립 n웰,
PW1 p웰, PW2 p웰,
SD 디코더부, SI 분리부,
SL 센스앰프 데이터 래치부, T1 스루홀,
T2 스루홀.
본 발명은, 반도체장치 및 그 제조 기술에 관한 것으로서, 특히, 예컨대 O.3 ㎛ 미만의 폭을 갖는 소자분리에 의해 서로 전기적으로 분리되는 복수의 반도체소자의 제조에 적용하는 유효한 기술에 관한 것이다.
인접하는 반도체소자를 전기적으로 분리하는 소자간 분리의 하나로 얕은 홈 아이솔레이션(Shallow Trench Isolation: 이하, STI라 한다)이 있다. 이 STI는, 기판의 소자분리 영역에, 예컨대 0.4㎛ 정도 깊이의 홈을 파고, 그곳에 절연막을 매립한 구조, 또는 그러한 구조를 갖고 있다.
예컨대 일본특허공개 2001-15586호 공보(특허문헌1)에는, {100}면을 반도체 기판 표면으로 하는 반도체 기판 상에 인접해서 형성되는 트렌치 구조영역 및 소자영역을 갖고, 기판에 수직한 <100>방향에서 본 트렌치 구조영역과 소자영역의 경계의 적어도 일부를, <010>방향축 또는 그 근방의 방향에 형성한 반도체장치가 개시되어 있다.
[특허문헌1] 일본특허공개 2001-15586호 공보
데이터의 기록 및 소거를 전기적으로 행하는 것이 가능한 불휘발성 메모리의 1종인 플래시 메모리에 대해서는, 이하에 설명하는 여러 가지 기술적 과제가 존재한다.
본 발명자들은, 동일 반도체 칩 상에 마스크 ROM(Read Only Memory)을 혼재한 4Gbit 플래시 메모리의 제품개발을 진행시키고 있다. 그 제품개발에 있어서는, 더욱 반도체소자의 미세화가 요구되고 있고, 이것에 관한 여러 가지 검토가 행해지고 있지만, 아직 몇개의 과제가 남겨져 있다. 예컨대 1Gbit플래시 메모리에서는 0.3㎛ 정도로 하고 있었던 마스크 ROM에서의 소자분리의 최소폭을 4Gbit플래시 메모리에서는 0.3㎛ 미만으로 하고 있다. 그렇지만, 소자분리의 폭을 0.3㎛ 미만으로 하면, 마스크 ROM을 구성하는 전계효과 트랜지스터의 소스와 드레인의 사이에 리크 전류가 흘러서, 소비 전력의 증가 또는 ROM 데이터의 파괴 등의 문제가 생기는 것이 명백해졌다.
마스크 ROM을 구성하는 복수의 전계효과 트랜지스터는, 0.3㎛ 미만의 폭을 갖는 소자분리를 사이에 두고 배치되어 있고, 이 소자분리는 STI에 의해 구성되어 있다. STI의 형성 후에는 산화 처리 또는 열처리가 기판에 실시되지만, 이때, STI의 홈의 내부에 매립된 절연막의 체적이 팽창 또는 축소함으로써, STI로 둘러싸여진 활성영역에 응력이 발생한다. 그 결과, 이 응력이 원인이 되어 활성영역에 전위(轉位) 또는 결정 결함이 발생하고, 상기 리크 전류가 흐르는 것으로 생각된다.
그래서, 본 발명자들은, 활성영역에 전위 또는 결정 결함이 생기지 않도록 하기 위해서, 활성영역의 평면형상을 사각형의 4개의 각을 깎아서 다각형(예컨대 8각형 또는 12각형)으로 하여, 활성영역의 각부(角部)에 가해지는 응력을 저감하는 기술을 검토했다.
그렇지만, 활성영역의 평면형상을 다각형으로 한 경우, 전계효과 트랜지스터 의 게이트 전극과 활성영역 또는 전계효과 트랜지스터의 소스ㆍ드레인에 도달하는 콘택트 홀과 활성영역의 맞춤 어긋남을 방지하기 위해서, 활성영역의 평면형상을 다각형으로 하지 않는 경우에 비해서, 이들의 맞춤 여유를 크게 취할 필요가 있고, 디바이스 사이즈가 커지는 것이 명백해졌다.
예컨대 게이트 전극과 활성영역에 맞춤 어긋남이 생기면, 전계효과 트랜지스터의 채널(channel) 폭이 변동해서 디바이스 특성이 열화(예컨대 채널 전류의 감소등)해 버린다. 이 때문에, 활성영역의 평면형상을 다각형으로 한 경우는, 활성영역의 사각형으로부터 깎은 부분을 고려한 게이트 전극의 레이아웃이 요구된다. 또한, 예컨대 콘택트 홀과 활성영역에 맞춤 어긋남이 생기면, 소정의 불순물농도를 갖는 소스ㆍ드레인에서 콘택트 홀의 일부가 벗어나 형성되기 때문에, 콘택트 홀을 통해서 기판에 불필요한 접합 리크가 발생하고, 회로의 오동작을 초래해 버린다.
본 발명의 목적은, 결정 결함의 발생을 억제한 고신뢰도의 전계효과 트랜지스터와, 고집적의 전계효과 트랜지스터를 1개의 반도체 칩 내에 형성하는 것이 가능한 기술을 제공하는데 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
본원에 있어서 개시되는 발명 중, 대표적이지만 개요를 간단히 설명하면, 다음과 같다.
본 발명에 의한 반도체장치는, 복수의 제1 전계효과 트랜지스터가 구비되고, 제1 전계효과 트랜지스터가 각각 STI에 의해 둘러싸여진 복수의 제1 활성영역에 형성되며, 복수의 제2 전계효과 트랜지스터가 구비되고, 제2 전계효과 트랜지스터가 각각 STI에 의해 둘러싸여진 복수의 제2 활성영역에 형성되며, 제1 활성영역의 평면형상은 사각형의 각을 깎은 다각형, 제2 활성영역의 평면형상은 사각형이며, 제1 및 제2 활성영역은 1개의 반도체 칩 내에 형성되는 것이다.
본 발명에 의한 반도체장치의 제조방법은, 반도체 기판의 주면상의 제1 영역에 STI로 둘러싸여진 제1 활성영역을 형성하고, 제2 영역에 STI로 둘러싸여진 제2 활성영역을 형성하는 공정과, 반도체 기판의 제1 및 제2 활성영역의 표면에 절연막을 형성하는 공정과, 제1 영역에 제1 전계효과 트랜지스터의 게이트 전극을 형성하고, 제2 영역에 제2 전계효과 트랜지스터의 게이트 전극을 형성하는 공정을 갖고, 제1 활성영역의 평면형상을 사각형의 각을 깎은 다각형, 제2 활성영역의 평면형상을 사각형으로 하고, 제1 및 제2 활성영역을 1개의 반도체 칩 내에 형성하는 것이다.
본 실시형태에 의한 절연 게이트형 전계효과 트랜지스터의 제조방법을 도 1~도 10을 이용해서 공정 순서로 설명한다.
본 실시형태에 있어서, 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시형태로 분할해서 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관계한 것이 아니라, 한쪽은 다른쪽의 일부 또는 전부의 변형 예, 상세, 보충 설명 등의 관계에 있다.
또한, 본 실시형태에 있어서, 요소의 수(數) 등(개수, 수치, 양, 범위 등을 포함한다)을 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백히 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니고, 특정한 수 이상이라도 이하라도 좋다. 게다가, 본 실시형태에 있어서, 그 구성 요소(요소 스텝 등도 포함한다)는, 특별히 명시한 경우 및 원리적으로 명백히 필수라고 생각되는 경우 등을 제외하고, 반드시 필수인 것은 아니라고는 말할 필요도 없다. 마찬가지로, 본 실시형태에 있어서, 구성 요소 등의 형상, 위치 관계 등을 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백히 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사(近似) 또는 유사하는 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 같다.
또한, 본 실시형태에서 이용하는 도면에 있어서는, 평면도라도 도면을 보기 쉽게 하기 위해서 해칭을 붙인 경우도 있다. 또한, 본 실시형태에 있어서는, 전계효과 트랜지스터를 대표하는 MISㆍFET(Metal Insulator Semiconductor Field Effect Transistor)를 MIS라 약칭하고, p채널형의 MISㆍFET를 pMIS라 약칭하며, n채널형의 MISㆍFET를 nMIS라 약칭한다.
또한, 본 실시형태를 설명하기 위한 전체 도면에 있어서, 동일 기능을 갖는 것은 동일한 부호를 붙이고, 그 반복의 설명은 생략한다. 이하, 본 발명의 실시형태를 도면에 의거해서 상세히 설명한다.
(실시형태1)
본 실시형태1에 있어서는, 예컨대 4Gbit의 기억 용량을 갖는 플래시 메모리 에 본 발명을 적용한 경우에 대해서 설명한다. 단, 본 발명은 4Gbit플래시 메모리에 한정되는 것은 아니고 여러 가지 적용 가능하며, 예컨대 4Gbit보다도 작은 1Gbit의 것 혹은 4Gbit 이상의 것에도 적용 가능하다.
도 1은, 본 실시형태1에 의한 플래시 메모리를 탑재한 반도체장치의 반도체 칩 내부의 주된 회로 블록을 나타낸 칩 구성도이다.
반도체장치(FM)는, 반도체 기판의 주면(主面)의 대부분을 차지해서 배치되는 메모리 어레이(MA)와, 메모리셀(memory cell)을 선택하는 디코더부(SD)와, 미약한 신호를 증폭하고, 데이터를 기억하는 센스앰프 데이터 래치부(SL)와, 이들 회로부를 제어하는 논리부로 구성되고, 게다가 마스크 ROM부(MR) 및 전원(DC) 등을 포함한다. 메모리 어레이(MA)는 소정의 피치로 배치되는 소정 수(數)의 워드선과, 이것에 대해서 수직한 방향에 소정의 피치로 배치되는 소정 수의 비트선과, 이들 워드선 및 비트선의 실질적인 교점에 격자 배열되는 다수의 메모리셀을 갖고 있다.
도 2는, 본 실시형태1에 의한 반도체 칩 내에 형성된 대표적인 MIS의 평면 레이아웃도이다. 도 2의 (a)는 마스크 ROM부, 도 2의 (b)는 센스앰프 데이터 래치부, 도 2의 (c)는 디코더부를 구성하는 MIS의 평면 레이아웃도를 나타낸다.
마스크 ROM부는, 반도체 기판의 주면에 형성된 복수의 활성영역(ACT)과, 각각의 활성영역(ACT)을 둘러싸고, 인접하는 활성영역(ACT)을 전기적으로 분리하는 소자분리 영역을 구비한다.
활성영역(ACT)에는, 예컨대 게이트(G) 및 소스ㆍ드레인을 갖는 MIS가 형성되고, 그 활성영역(ACT)은, 예컨대 MIS의 게이트 길이와 평행한 방향의 치수가 4㎛ 정도, 게이트 길이와 수직한 방향의 치수가 2㎛ 정도의 범위로 형성된다.
소자분리 영역은, 예컨대 STI에 의해 구성되고, MIS의 게이트 길이와 평행한 방향의 분리 폭(Ls1)은, 예컨대 0.2㎛ 정도, 게이트 길이와 수직한 방향의 분리 폭(Ls2)은, 예컨대 0.25㎛ 정도이다. 활성영역(ACT) 및 소자분리 영역의 이들 치수는, 소망하는 동작 특성을 얻기 위한 MIS의 채널 길이 및 채널 폭, 게이트(G)와 활성영역(ACT)의 맞춤, 게이트(G)와 콘택트 홀(C1)의 맞춤 등을 고려해서 결정되고 있다.
MIS의 게이트 길이를 0.5㎛로 하고, 또 상기 각 치수를 이용하면, 활성영역(ACT)과 소자분리 영역과의 경계와, 게이트(G)의 측면과의 거리(La)는, 예컨대 1㎛ 정도로 되고, 게이트(G)와 활성영역(ACT)의 맞춤에 여유가 생긴다. 따라서, 마스크 ROM부에서는, 활성영역(ACT)의 평면형상을 사각형의 각을 깎은 다각형으로 하여도, 게이트 폭을 짧게 하는 일 없이 게이트(G)를 소정의 간격으로 배치할 수 있다. 사각형의 각을 깎은 다각형의 깎는 량(도 2 중에 나타내는 L1)은, 예컨대 0.05㎛에서 O.6㎛가 적절한 범위라고 생각된다(다른 조건에 따라서는 이 범위에 한정되지 않는 것은 물론이다). 또한, 양산에 적합한 범위로서는 0.1㎛에서 0.5㎛가 생각되지만, 더욱 0.3㎛를 중심으로 하는 주변범위가 가장 바람직하다고 생각된다.
활성영역(ACT)의 평면형상을 사각형의 각을 깎은 다각형으로 하는 것에 의해, 분리 폭(Ls1, Ls2)을 0.3㎛ 미만으로 하여도 인접하는 활성영역(ACT)의 각부(角部)간의 거리가 넓어지고, 또한 각부에 가해지는 응력이 저감하므로, STI의 형성에 기인한 소스와 드레인의 사이를 관통하는 것과 같은 결정 결함의 발생이 억제되 어, MIS의 리크 전류를 저감할 수 있다.
또, 본 실시형태1에서는, 마스크 ROM부의 활성영역(ACT)의 평면형상으로서 직사각형의 4개의 각(角)을 깎은 8각형을 예시했지만, 이것에 한정되는 것을 말할 것도 없다. 예컨대 직사각형의 2개의 각을 깎은 6각형, 직사각형의 4개의 각을 2개의 다른 방향으로 깎은 12각형을 이용할 수도 있다.
센스앰프 데이터 래치부는, 마스크 ROM부와 같이, 반도체 기판의 주면에 형성된 복수의 활성영역(ACT)과, 각각의 활성영역(ACT)을 둘러싸고, 인접하는 활성영역(ACT)을 전기적으로 분리하는 소자분리 영역을 구비한다. 활성영역(ACT)에는, 예컨대 게이트(G) 및 소스ㆍ드레인을 갖는 MIS가 형성되고, 그 활성영역(ACT)은, 예컨대 MIS의 게이트 길이와 평행한 방향의 치수가 1.5㎛ 정도, 게이트 길이와 수직한 방향의 치수가 5㎛ 정도의 범위로 형성된다. MIS의 게이트(G)의 피치는 메모리셀의 피치에 맞추어 결정되고 있고, 또 활성영역(ACT)의 이들 치수는, 소망하는 동작 특성을 얻기 위한 MIS의 채널 길이 및 채널 폭, 게이트(G)와 활성영역(ACT)의 맞춤, 게이트(G)와 콘택트 홀(C1)의 맞춤 등을 고려해서 결정되고 있다. 소자분리 영역은, 예컨대 STI에 의해 구성되고, MIS의 게이트 길이와 평행한 방향의 분리 폭(Ls1)은, 예컨대 0.3㎛ 정도, 게이트 길이와 수직한 방향의 분리 폭(Ls2)은, 예컨대 0.5㎛ 정도이다
그런데, MIS의 게이트 길이를 0.5㎛로 하고, 또 상기 각 치수를 이용하면, 활성영역(ACT)과 소자분리 영역의 경계와, 게이트(G)의 측면과의 거리(La)는, 예컨대 0.5㎛ 정도가 된다. 이 때문에, 센스앰프 데이터 래치부에서는, 활성영역(ACT) 을 상기 마스크 ROM부에 형성한 활성영역(ACT)과 같은 사각형의 각을 깎은 다각형으로 하면, 게이트(G)와 활성영역(ACT)의 맞춤 여유를 확보하기 위해서는, 활성영역(ACT)의 MIS의 게이트 길이와 평행한 방향의 치수를 1.5㎛보다도 크게 할 필요가 있고, 메모리셀의 피치에 맞추어 MIS를 배치하는 것이 어렵게 된다. 그래서, 센스앰프 데이터 래치부에서는, 활성영역(ACT)의 평면형상을 각(角)을 깎지 않은 사각형으로 한다. 이것에 의해, 메모리셀의 피치에 맞춘 MIS의 배치가 가능해진다.
또, 센스앰프 데이터 래치부에서는, MIS의 게이트 길이와 평행한 방향의 분리 폭(Ls1)이, 예컨대 0.3㎛ 정도로 좁고, 이 소자분리 영역을 구성하는 STI에 기인하는 결정 결함이 게이트 길이와 수직한 방향에 나타나는 것으로 생각되지만, 이 결정 결함은 소스와 드레인의 사이를 횡단하지 않으므로, MIS의 불량 원인으로는 되기 어렵다. 또한, MIS의 게이트 길이와 평행한 방향에 발생하는 결정 결함은, MIS의 게이트 길이와 수직한 방향의 분리 폭(Ls2)을 O.5㎛ 정도로 하는 것에 의해 억제되어 있다.
디코더부는, 마스크 ROM부 및 센스앰프 데이터 래치부와 같이, 반도체 기판의 주면에 형성된 복수의 활성영역(ACT)과, 각각의 활성영역(ACT)을 둘러싸고, 인접하는 활성영역(ACT)을 전기적으로 분리하는 소자분리 영역을 구비한다. 활성영역(ACT)에는, 예컨대 게이트(G) 및 소스ㆍ드레인을 갖는 MIS가 형성되고, 그 활성영역(ACT)은, 예컨대 MIS의 게이트 길이와 평행한 방향의 치수가 6㎛ 정도, 게이트 길이와 수직한 방향의 치수가 2.5㎛ 정도의 범위로 형성된다. 소자분리 영역은, 예컨대 STI에 의해 구성되고, MIS의 게이트 길이와 평행한 방향 및 수직한 방향의 분 리 폭(Ls1, Ls2)은, 예컨대 각각 1㎛ 정도이며, 마스크 ROM부 또는 센스앰프 데이터 래치부의 소자분리 영역의 분리 폭보다도 넓게 형성할 수 있다.
MIS의 게이트 길이를 0.8㎛로 하고, 또 상기 각 치수를 이용해도, 게이트(G)와 활성영역(ACT)과의 맞춤에 여유가 생기므로, 상기 마스크 ROM부에 형성한 활성영역(ACT)과 같이, 활성영역(ACT)의 평면형상을 사각형의 각을 깎은 다각형으로 할 수 있다. 이것에 의해, STI의 형성에 기인한 결정 결함의 발생을 억제할 수 있다. 또한, 디코더부에서는, 소자분리 영역의 분리 폭이 1㎛ 정도로 넓고, 활성영역(ACT)에 가해지는 응력이 작으며, 활성영역(ACT)에 결정 결함이 나타나기 어려운 것이므로, 활성영역(ACT)의 평면형상을 각을 깎지 않은 사각형으로 해도 좋다. 도 2의 (c)에는, 그 평면형상을 직사각형으로 한 활성영역(ACT)을 예시하고 있다.
이렇게, 본 실시형태1에 의하면, 그 평면형상을 사각형의 각을 깎은 다각형으로 하는 활성영역(ACT)과, 그 평면형상을 사각형으로 하는 활성영역(ACT)을 1개의 반도체 칩 내에 설치하고 있다. 즉, 본 실시형태1의 반도체 칩 내에 형성되는 복수의 활성영역(ACT)의 평면형상은 다각형이지만, 각수(角數)가 다른 활성영역(ACT)이 혼재하고 있다. 본 실시형태1에서는, 이렇게 형성하는 것에 의해, 고신뢰도의 MIS와 고집적도의 MIS를 1개의 반도체 칩 내에 배치할 수 있다. 예컨대 분리 폭이 O.3 ㎛ 미만의 소자분리 영역을 필요로 하는 마스크 ROM부에서는, 활성영역(ACT)의 평면형상을 사각형의 각을 깎은 다각형으로 함으로써, 활성영역(ACT)에 생기는 결정 결함을 억제한다. 이것에 의해, 예컨대 MIS의 소스와 드레인의 사이에 흐르는 리크 전류를 저감할 수 있고, 고신뢰도의 MIS가 얻어진다. 또한, 예컨대 센 스앰프 데이터 래치부에서는, 활성영역(ACT)의 평면형상을 사각형으로 함으로써, MIS의 게이트(G)와 활성영역(ACT)과의 사이에 각을 깎는 것에 의한 맞춤 여유의 증가를 고려할 필요가 없어지므로, 메모리셀에 맞춤 피치에 의해 MIS의 배치가 가능해져, 고집적의 MIS가 얻어진다. 또한, 예컨대 분리 폭이 1㎛ 정도의 소자분리 영역을 갖는 디코더부에서는 활성영역(ACT)에 결정 결함이 발생하기 어려우므로, 사각형의 각을 깎은 다각형 또는 사각형의 어느 것인가를 활성영역(ACT)의 평면형상으로서 선택할 수 있다.
다음에, 본 실시형태1에 의한 플래시 메모리의 제조방법의 일례를 도 3~도 14를 이용해서 공정 순서로 설명한다. 여기에서는 NOR형 플래시 메모리의 제조방법에 본 발명을 적용한 경우의 일례를 설명한다.
예컨대 단결정 실리콘으로 이루어지는 반도체 기판(이 단계에서는 반도체 웨이퍼라 칭하는 평면 거의 원형모양의 반도체의 얇은 박판)의 주면에, 예컨대 홈형의 분리부 및 이것에 둘러싸이도록 배치된 활성영역(ACT)을 형성한다. 여기에서는, 상기 도 1에 나타낸 바와 같이, 마스크 ROM부의 활성영역(ACT)의 평면형상을 각을 깎은 사각형, 센스앰프 데이터 래치부 및 디코더부의 활성영역(ACT)의 평면형상을 사각형으로 하였다. 분리부는, 예컨대 이하와 같이 형성된다.
도 3 및 도 4는, 본 실시형태1의 플래시 메모리의 제조 공정 중의 도면을 나타내고 있다. 도 3의 (a)는 마스크 ROM부의 요부 평면도, 도 3의 (b)는 센스앰프 데이터 래치부의 요부 평면도, 도 3의 (c)는 디코더부의 평면도이며, 도 4는, 마스크 ROM부, 디코더부 및 메모리 어레이를 포함하는 요부 단면도이다.
우선, 반도체 기판(1)을 850℃ 정도에서 열처리하고, 그 주면에 두께 10nm 정도의 패드 산화막(2)을 형성한다. 계속해서 이 패드 산화막(2) 상에 두께 120nm정도의 질화실리콘막(3)을 CVD(Chemical Vapor Deposition)법에 의해 퇴적한 후, 포토리소그래피법에 의해 형성된 레지스트 패턴(4)을 마스크로 해서, 그곳에서 노출하는 소자분리 영역의 질화실리콘막(3)과 패드 산화막(2)을 드라이 에칭법에 의해 제거한다. 패드 산화막(2)은, 후(後) 공정에서 분리 홈의 내부에 매립되는 산화실리콘막을 덴시파이(densify) 할 때 등에 반도체 기판(1)에 가해지는 스트레스를 완화할 목적으로 형성된다. 또한, 질화실리콘막(3)은 산화되어기 어려운 성질을 가지므로, 그 하부(활성영역)의 반도체 기판(1)의 표면의 산화를 방지하는 마스크로서 이용된다.
또, 본 실시형태1에서는, 포토리소그래피법에 의해 형성된 레지스트 패턴에, 미리 사각형의 각을 깎은 다각형을 형성해 놓고, 그 레지스트 패턴 형상을 반영한 분리 홈을 드라이 에칭법에 의해 반도체 기판(1)에 형성했지만, 분리 홈의 형성은 이것에 한정되는 것은 아니다. 예컨대 레지스트 패턴은 사각형으로 해 놓고, 포토레지스트의 가공 처짐(sag)을 이용한 드라이 에칭 또는 패턴 소밀(疎密)차이를 이용한 드라이 에칭에 의해, 사각형의 각을 깎은 다각형의 활성영역(ACT)을 형성할 수 있도록 분리 홈을 반도체 기판(1)에 형성할 수도 있다.
여기에서, 상기 레지스트 패턴을 다각형으로 형성할 때, 포토레지스트의 가공 처짐 등에 의해 다각형의 각부가 둥글게 되는 경우가 있다. 즉, 엄밀하게는 각부를 갖는 다각형은 아니고 복수의 변곡점을 갖는 원모양이 되는 경우가 있다. 그 렇지만, 본 실시형태1에서는, 이러한 복수의 변곡점을 갖는 원모양의 경우도 다각형에 포함되는 것으로서 설명하고 있다.
또한, 상기 레지스트 패턴의 각부(角部)를 적극적으로 둥글게 형성할 수도 있다.즉, 상기 사각형상으로 생각한 경우, 각부의 레지스트 패턴을 소정의 곡률반경을 갖는 것과 같은 곡선이 되도록 형성한다. 이렇게 하여 활성영역(ACT)의 형상을 원모양으로 하는 경우라도, STI의 형성에 기인한 소스와 드레인의 사이를 관통하는 것과 같은 결정 결함의 발생이 억제되어, MIS의 리크 전류를 저감할 수 있다.
계속해서, 레지스트 패턴(4)을 제거한 후, 질화실리콘막(3)을 마스크로 해서, 그곳에서 노출하는 반도체 기판(1)을 드라이 에칭법에 의해 제거하는 것에 의해, 소자분리 영역의 반도체 기판(1)에 깊이 300nm 정도의 분리 홈을 형성한 후, 에칭에 의해 분리 홈의 내벽에 생긴 데미지층을 제거하기 위해서, 반도체 기판(1)을 온도 1100℃ 정도의 산소를 포함하는 분위기 중에서 열처리한다. 이 열처리에 의해, 분리 홈의 내벽에 얇은 산화실리콘막이 형성된다(도시는 하지 않는다). 이 때, 또 산소와 질소를 포함하는 분위기 중에서 열처리하는 것에 의해, 산질화실리콘막을 분리 홈의 내벽에 형성할 수도 있다. 이 경우, 후(後) 공정에서 분리 홈의 내부에 매립되는 산화실리콘막을 덴시파이 할 때 등에 반도체 기판(1)에 가해지는 스트레스를 더 완화할 수 있다. 또한, 상기 산소와 질소를 포함하는 분위기 중에서 열처리하는 방법 대신에, CVD법에 의해 질화실리콘막을 형성해도 좋고, 이 경우도 같은 효과를 얻을 수 있다.
다음에, 도 5는, 계속되는 제조 공정에서의 도 4와 동일한 개소의 요부 단면 도이다.
CVD 법에 의해 반도체 기판(1)의 주면 상에, 예컨대 산화실리콘으로 이루어지는 절연막을 퇴적하고, 또 그 절연막의 막질을 개선하기 위해서, 반도체 기판(1)을 온도 1150℃ 정도에서 열처리해서 절연막을 덴시파이 한다. 그 후, 질화실리콘막(3)을 스톱퍼로 이용한 CMP(chemical mechanical polishing)법에 의해 그 절연막을 연마하여, 분리 홈의 내부에 남기는 것에 의해, 표면이 평탄화된 분리부(SI)를 형성한다. 그 후, 질화실리콘막(3)은 제거된다. 여기에서, 분리 홈의 내부에 남는 절연막은 CVD법에 의해 형성되는 산화실리콘막에 한정되지 않고, 예컨대 도포법에 의해 형성되는 산화실리콘막이라도 좋다. 도포법에 의해 형성하는 경우는, CVD법과 비교해서 분리 홈내로의 산화실리콘막의 매립성을 향상시킬 수 있다. 또한, 분리 홈내의 하부를 도포법을 이용한 산화실리콘막으로 형성하고, 분리 홈내의 상부를 CVD법을 이용한 산화실리콘막으로 형성한 경우, 즉, 도포법을 이용해서 형성한 산화실리콘막과 CVD법을 이용해서 형성한 산화실리콘막과의 적층막으로 한 경우라도, 같은 효과를 얻을 수 있다.
다음에, 도 6은, 계속되는 제조 공정에서의 도 4과 동일한 개소의 요부 단면도이다.
반도체 기판(1)의 소정 부분에 소정의 불순물을 소정의 에너지로 선택적으로 이온주입법에 의해 도입하는 것에 의해, 매립 n웰(NWm), p웰(PW1, PW2) 및 n웰(NW1)을 형성한다.
계속해서, 반도체 기판(1)의 주면을 세정하고, 반도체 기판(1)의 주면에 메 모리셀의 게이트 절연막(터널 절연막)을 구성한다. 예컨대 두께 10nm 정도의 절연막(5)을 열산화법에 의해 형성한 후, 반도체 기판(1)의 주면 상에, 예컨대 두께100nm 정도의 저저항의 다결정 실리콘으로 이루어지는 도체막을 퇴적한다. 이 절연막(5)의 형성에서는, 분리부(SI)의 분리 홈의 단부도 산화되기 때문에, 특히 각부의 실리콘(반도체 기판(1)을 구성하는 실리콘)과 산화실리콘막(분리 홈의 내부에 매립된 산화실리콘막)과의 계면에 스트레스가 가해진다. 그러나, 분리 폭이 0.3㎛ 미만의 소자분리 영역으로 둘러싸여진 활성영역(ACT)을 갖는 마스크 ROM부에서는, 그 평면형상을 사각형의 각을 깎은 다각형으로 하고 있으므로, 분리부(SI)에 의해 활성영역(ACT)에 발생하는 응력을 억제할 수 있다. 또 분리 폭이 0.3㎛ 이상의 소자분리 영역으로 둘러싸여진 활성영역(ACT)을 갖는 센스앰프 데이터 래치부 및 디코더부에서는, 분리 폭이 상대적으로 큰 것이므로, 분리부(SI)에 의해 활성영역(ACT)에 발생하는 응력은 상대적으로 작다.
계속해서, 포토리소그래피법에 의해 형성된 레지스트 패턴을 마스크로 해서, 그곳에서 노출하는 도체막을 드라이 에칭법에 의해 제거하는 것에 의해, 메모리셀의 부유 게이트 전극(6)이 게이트 폭 방향으로 패터닝 된다.
계속해서, 반도체 기판(1)의 주면 상에, 예컨대 산화실리콘막, 질화실리콘 막 및 산화실리콘막을 하층으로부터 순차로 CVD법으로 퇴적하는 것에 의해, 예컨대 두께 18nm 정도의 층간막(7)을 형성한다. 계속해서, 포토리소그래피법에 의해 형성된 레지스트 패턴을 마스크로 해서, 마스크 ROM부, 센스앰프 데이터 래치부 및 디코더부의 층간막(7) 및 도체막을 드라이 에칭법에 의해 제거한다.
여기서 유의해야 할 문제로서, 플래시 메모리를 포함하는 반도체 장치에서는, 이러한 층간막(7)의 형성과 같이 산화실리콘막이나 질화실리콘막을 퇴적시키는 공정이 증가한다는 것을 들 수 있다. 따라서, 층간막(7)을 형성할 때 생기는 열처리나 산소 가스(gas)의 혼입이 증가하고, STI의 분리 홈의 내부에 매립된 절연막의 체적이 변화되기 쉬워지기 때문에, 활성영역(ACT)으로 응력이 증가하기 쉬워져버린다는 문제로 발전한다. 즉, 플래시 메모리를 포함하는 반도체장치를 제조하는 경우, 응력이 발생하기 쉽고, 결정 결함이 일어나기 쉽다는 문제가 있다.
다음에, 도 7은, 계속되는 제조 공정에서의 도 4와 동일한 개소의 요부 단면도이다.
예컨대 열산화법에 의해, 마스크 ROM부, 센스앰프 데이터 래치부 및 디코더부의 반도체 기판(1)의 주면에, 예컨대 두께 10nm 정도의 게이트 절연막(8)을 형성한다. 이 게이트 절연막(8)의 형성에서는, 상기 절연막(5)의 형성과 같이, 분리부(SI)의 분리 홈의 단부(端部)도 산화되기 때문에, 특히 각부의 실리콘과 산화실리콘막과의 계면에 스트레스가 가해지지만, 마스크 ROM부에서는, 그 평면형상 사각형의 각을 깎은 다각형으로 하고 있으므로, 분리부(SI)에 의해 활성영역(ACT)에 발생하는 응력을 억제할 수 있다. 계속해서, 반도체 기판(1)의 주면 상에, 예컨대 두께70nm 정도의 저저항의 다결정 실리콘으로 이루어지는 도체막(9) 및 산화실리콘 등으로 이루어지는 캡 절연막(10)을 하층으로부터 순차로 CVD법에 의해 퇴적한다.
다음에, 도 8의 (a)는, 계속되는 제조 공정에서의 도 3의 (a)와 동일한 개소의 요부 평면도, 도 8의 (b)는, 계속되는 제조 공정에서의 도 3의 (b)와 동일한 개 소의 요부 평면도, 도 8의 (c)는, 계속되는 제조 공정에서의 도 3의 (c)와 동일한 개소의 요부 평면도이며, 도 9는, 계속되는 제조 공정에서의 도 2와 동일한 개소의 요부 단면도이다.
포토리소그래피법에 의해 형성된 레지스트 패턴을 마스크로 해서, 그곳에서 노출하는 캡 절연막(10) 및 도체막(9)을 드라이 에칭법에 의해 제거하는 것에 의해, 마스크 ROM부에 nMIS의 게이트 전극(로컬 워드선)(9a), 센스앰프 데이터 래치부에 nMIS 및 pMIS의 게이트 전극(9b), 디코더부에 nMIS 및 pMIS의 게이트 전극(9c) 및 메모리 어레이에 메모리셀의 제어 게이트 전극(워드선)(9d)이 형성된다. 또한, 각 게이트 전극(9a, 9b, 9c, 9d)의 형성 방법으로서, 레지스트 패턴을 마스크로 해서 캡 절연막(10) 및 도체막(9)을 연속해서 패터닝 인쇄해도 좋고, 레지스트 패턴을 마스크로 해서 캡 절연막(10)을 패터닝 한 후, 이 캡 절연막(10)을 마스크로 해서 도체막(9)을 패터닝 해도 좋다.
다음에, 도 10은, 계속되는 제조 공정에서의 도 3과 동일한 개소의 요부 단면도이다.
포토리소그래피법에 의해 레지스트 패턴을 형성하고, 레지스트 패턴 및 캡 절연막(10)을 마스크로 해서, 그곳에서 노출하는 층간막(7) 및 도체막을 드라이 에칭법으로 제거하는 것에 의해, 메모리셀의 부유 게이트 전극(6)이 게이트 길이 방향으로 패터닝 된다. 이것에 의해, 메모리셀의 제어 게이트 전극(9d) 및 부유 게이트 전극(6)을 완성한다. 계속해서 레지스트 패턴을 마스크로 해서 반도체 기판(1)에 메모리셀의 소스ㆍ드레인용의 불순물, 예컨대 비소(As) 또는 인(P)을 이온 주입 법에 의해 도입하는 것에 의해, 소스ㆍ드레인의 일부를 구성하는 한쌍의 n형 반도체영역(11)을 형성한다.
계속해서, 마스크 ROM부의 nMIS, 센스앰프 데이터 래치부의 nMIS 및 디코더부의 nMIS의 소스ㆍ드레인의 일부를 구성하는 상대적으로 불순물농도가 낮은 한쌍의 n형 반도체영역(12)을 형성한다. 게다가, 예컨대 붕소(B) 또는 불화 붕소(BF2)를 이온 주입법에 의해 도입하는 것에 의해, 센스앰프 데이터 래치부의 pMIS 및 디코더부의 pMIS의 소스ㆍ드레인의 일부를 구성하는 상대적으로 불순물농도가 낮은 한쌍의 p형 반도체영역(12p)을 형성한다.
계속해서, 반도체 기판(1)의 주면 상에, 예컨대 산화실리콘으로 이루어지는 절연막을 CVD법에 의해 퇴적한 후, 이것을 이방성의 드라이 에칭법으로 에치백함으로써, 메모리 어레이의 메모리셀의 게이트 전극(부유 게이트 전극(6) 및 제어 게이트 전극(9d)), 마스크 ROM부의 nMIS의 게이트 전극(9a), 센스앰프 데이터 래치부의 nMIS 및 pMIS의 게이트 전극(9b), 디코더부의 nMIS 및 pMIS의 게이트 전극(9c)의 측면에 사이드월(13)을 형성한다.
계속해서, 메모리 어레이의 메모리셀, 마스크 ROM부의 nMIS, 센스앰프 데이터 래치부의 nMIS 및 디코더부의 nMIS의 소스ㆍ드레인의 다른 일부를 구성하는 상대적으로 불순물농도가 높은 한쌍의 n형 반도체영역(14)을 형성한다. 게다가 센스앰프 데이터 래치부의 pMIS 및 디코더부의 pMIS의 소스ㆍ드레인의 다른 일부를 구성하는 상대적으로 불순물농도가 높은 한쌍의 p형 반도체영역(15)을 형성한다.
그 후, 이온 주입된 불순물을 활성화시키기 위해서, 예컨대 온도 900~1000℃정도의 열처리가 반도체 기판(1)에 실시된다. 이 열처리에서는, 상기 절연막(5)의 형성과 같이, 분리부(SI)의 분리 홈의 단부도 산화되기 때문에, 특히 각부의 실리콘과 산화실리콘막과의 계면에 스트레스가 가해지지만, 마스크 ROM부에서는, 그 평면형상을 사각형의 각을 깎은 다각형으로 하고 있으므로, 분리부(SI)에 의해 활성영역(ACT)에 발생하는 응력을 억제할 수 있다. 이상의 공정에 의해, 메모리셀 및 각종 MIS가 형성된다.
다음에, 도 11의 (a)는, 계속되는 제조 공정에서의 도 3의 (a)와 동일한 개소의 요부 평면도, 도 11의 (b)는, 계속되는 제조 공정에서의 도 3의 (b)와 동일한 개소의 요부 평면도, 도 11의 (c)는, 계속되는 제조 공정에서의 도 3의 (c)와 동일한 개소의 요부 평면도이며, 도 12는, 계속되는 제조 공정에서의 도 4와 동일한 개소의 요부 단면도이다.
반도체 기판(1)의 주면 상에, 예컨대 산화실리콘으로 이루어지는 절연막(16)을 CVD법에 의해 퇴적한 후, 포토리소그래피법에 의해 형성된 레지스트 패턴을 마스크로 해서, 그곳에서 노출하는 절연막(16)을 드라이 에칭법으로 제거하는 것에 의해, 반도체 기판(1)의 일부(예컨대 메모리셀 및 각종 MIS의 소스ㆍ드레인), 워드선의 일부가 노출하는 것과 같은 콘택트 홀(C1)을 형성한다.
계속해서, 반도체 기판(1)의 주면 상에, 예컨대 티타늄(Ti)막, 질화티타늄(TiN)막 및 텅스텐(W)막을 하층으로부터 순차로 스퍼터링법 또는 CVD법에 의해 퇴적한 후, 이들 금속막을 콘택트 홀(C1)의 내부에만 남도록 CMP법으로 연마하는 것 에 의해, 콘택트 홀(C1)의 내부에 플러그(17)를 형성한다. 그 후, 반도체 기판(1)의 주면 상에, 예컨대 알루미늄(Al) 합금막 및 질화티타늄막을 하층으로부터 순차로 스퍼터링법에 의해 퇴적한 후, 포토리소그래피법에 의해 형성된 레지스트 패턴을 마스크로 해서, 그곳에서 노출하는 질화티타늄막 및 알루미늄 합금막을 드라이 에칭법으로 제거하는 것에 의해, 제1층 배선(도 11 중, 그물 쳐진 해칭으로 나타낸다)(M1)을 형성한다.
다음에, 도 13은, 계속되는 제조 공정에서의 도 4와 동일한 개소의 요부 단면도이다.
반도체 기판(1)의 주면 상에, 예컨대 산화실리콘으로 이루어지는 절연막(18)을 CVD법에 의해 퇴적한 후, 포토리소그래피법에 의해 형성된 레지스트 패턴을 마스크로 해서, 그곳에서 노출하는 절연막(18)을 드라이 에칭법으로 제거하는 것에 의해, 그 절연막(18)에 제1층 배선(M1)의 일부가 노출하는 것과 같은 스루홀(T1)을 천공(穿孔)한다.
계속해서, 반도체 기판(1)의 주면 상에, 예컨대 티타늄막, 질화티타늄막 및 텅스텐막을 하층으로부터 순차로 스퍼터링법 또는 CVD법에 의해 퇴적한 후, 이들 금속막을 스루홀(T1)의 내부에만 남도록 CMP법으로 연마하는 것에 의해, 스루홀(T1)의 내부에 플러그(19)를 형성한다. 그 후, 반도체 기판(1)의 주면 상에, 예컨대 알루미늄 합금막 및 질화티타늄막을 하층으로부터 순차로 스퍼터링법에 의해 퇴적한 후, 포토리소그래피법에 의해 형성된 레지스트 패턴을 마스크로 해서, 그곳에서 노출하는 질화티타늄막 및 알루미늄 합금막을 드라이 에칭법으로 제거하는 것에 의해, 제2층 배선(M2)을 형성한다. 제2층 배선(M2)은 플러그(19)를 통해서 제1층 배선(M1)과 전기적으로 접속되어 있다.
다음에, 도 14는 계속되는 제조 공정에서의 도 4와 동일한 개소의 요부 단면도이다.
반도체 기판(1)의 주면 상에, 예컨대 산화실리콘으로 이루어지는 절연막(20)을 CVD법에 의해 퇴적한 후, 상기 스루홀(T1)과 같은 방법에 의해, 절연막(20)에 제2층 배선(M2)의 일부가 노출하는 것과 같은 스루홀(T2)을 천공한다. 계속해서, 상기 플러그(19) 및 상기 제2층 배선(M2)과 같은 방법에 의해, 스루홀(T2)의 내부에 플러그(21)를 형성하고, 또 플러그(21)를 통해서 제2층 배선(M2)과 전기적으로 접속된 제3층 배선(M3)을 형성한다.
이 후, 또 상층의 배선을 형성하고, 계속해서 최상층 배선의 표면을 표면보호막으로 덮은 후, 그 일부에 최상층 배선의 일부가 노출하는 것과 같은 개구부를 형성하여 본딩패드를 형성하는 것에 의해, 플래시 메모리를 제조한다.
또, 본 실시형태1에 나타낸 소자분리 영역의 분리 폭, 각종 막의 두께 등은 일례이며, 메모리셀 및 MIS의 스케일링(scaling) 또는 소자분리 영역의 분리 홈의 깊이 등에 의해 변동하는 것은 말할 것도 없다.
(실시형태2)
도 15는, 본 실시형태2에 의한 반도체 칩 내에 형성된 대표적인 MIS의 평면 레이아웃도이다. 도 15의 (a)는 마스크 ROM부, 도 15의 (b)는 센스앰프 데이터 래치부, 도 15의 (c)는 디코더부를 구성하는 MIS의 평면 레이아웃도를 나타낸다.
마스크 ROM부에서는, 상기 실시형태1과 같이, 소자분리 영역의 분리 폭이 0.3㎛ 미만이지만, 활성영역(ACT)을 사각형의 각을 깎은 다각형으로 하는 것에 의해, STI의 형성에 기인한 소스와 드레인의 사이를 관통하는 것과 같은 결정 결함의 발생이 억제되어, MIS의 리크 전류를 저감할 수 있다.
게다가, 본 실시형태2에서는, 센스앰프 데이터 래치부의 활성영역(ACT)에 있어서도, 활성영역(ACT)의 평면형상을 사각형의 각을 깎은 다각형으로 한다. 단지, 그 활성영역(ACT)의 깎는 량(L2)은, 마스크 ROM부의 활성영역(ACT)에서 설정되는 깎는 량(L1)보다도 작게 해서, 게이트(G)와 활성영역(ACT)과의 맞춤에 여유를 남긴다.센스앰프 데이터 래치부에서는, 깎는 량(L2)이 커지면, 게이트(G)와 활성영역(ACT)과의 맞춤에 여유가 없어지고, 메모리셀의 피치에 맞추어 MIS를 배치하는 것이 어렵게 된다. 이것 때문에, 예컨대 상기 깎는 량(L2)은, 0.3㎛ 정도 이내로 억제하는 것이 바람직하다. 이것에 의해, 센스앰프 데이터 래치부에 있어서, 예컨대 0.3㎛ 미만의 분리 폭을 갖는 소자분리 영역을 채용해도, STI의 형성에 기인한 결정 결함의 발생을 억제할 수 있고, 또 메모리셀의 피치에 맞춘 MIS의 배치가 가능해진다.
디코더부에 있어서는, 상기 실시형태1에서 기술한 바와 같이, 활성영역(ACT)의 평면형상을 사각형의 각을 깎은 다각형 또는 사각형으로 할 수 있다. 도 15의 (c)에는, 그 평면형상을 사각형의 각을 깎은 다각형으로 한 활성영역(ACT)을 예시하고 있다. 활성영역(ACT)의 평면형상을 사각형의 각을 깎은 다각형으로 한 경우는, 게이트(G)와 활성영역(ACT)과의 맞춤에 여유가 있으므로, 예컨대 깎는 량(L3) 은, 0.6㎛ 정도 이내로 할 수 있다.
이렇게, 본 실시형태2에 의하면, 서로 깎는 량이 다른 활성영역(ACT)을 1개의 반도체 칩 내에 설치하고 있다. 즉, 본 실시형태2에 있어서는, 그 평면형상을 사각형의 각을 깎은 다각형으로 하는 복수의 활성영역(ACT)이 존재하지만, 마스크 ROM부에서는 사각형의 각의 깎는 량이 많은 활성영역(ACT)을 갖고, 센스앰프 데이터 래치부 및 디코더부에서는 사각형의 각의 깎는 량이 적은 활성영역(ACT)을 갖도록 형성되어 있어, 사각형의 각의 깎는 량이 다른 활성영역(ACT)이 혼재하고 있다. 이렇게 활성영역(ACT)을 형성하는 것에 의해, 고신뢰도의 MIS와 고집적도의 MIS를 1개의 반도체 칩 내에 배치할 수 있다. 예컨대 분리 폭이 0.3㎛ 미만의 소자분리 영역을 갖는 마스크 ROM부에서는, 활성영역(ACT)의 평면형상을 사각형의 각을 깎은 다각형으로 함으로써 활성영역(ACT)에 생기는 결정 결함을 억제한다. 또한, 센스앰프 데이터 래치부에서도, 활성영역(ACT)의 평면형상을 사각형의 각을 깎은 다각형으로 함으로써 예컨대 분리 폭이 0.3㎛ 미만의 소자분리 영역을 채용해도 활성영역(ACT)에 생기는 결정 결함을 억제할 수 있고, 또 각의 깎는 량을 상대적으로 작게 함으로써 메모리셀에 맞춘 좁은 피치에 의한 MIS의 배치를 가능하게 한다.
또한, 상기의 활성영역(ACT)의 각부를 적극적으로 둥글게 형성할 수도 있다.즉, 상기의 사각형상으로 생각한 경우, 각부를 소정의 곡률반경을 갖는 것과 같은 곡선이 되도록 형성한다. 즉, 본 실시형태2의 반도체 칩 내에 형성되는 복수의 활성영역(ACT) 중, 마스크 ROM부에서는 상대적으로 곡률반경이 큰 활성영역(ACT)을 갖고, 센스앰프 데이터 래치부 및 디코더부에서는 상대적으로 곡률반경이 작은 활 성영역(ACT)을 갖도록, 다른 곡률반경을 갖는 활성영역(ACT)이 혼재하도록 형성한다. 이렇게 하여 활성영역(ACT)의 형상을 원모양으로 하는 경우에도, STI의 형성에 기인한 소스와 드레인의 사이를 관통하는 것과 같은 결정 결함의 발생이 억제되어서, MIS의 리크 전류를 저감할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시형태에 의거해서 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지 변경가능한 것은 말할 필요도 없다.
예컨대, 이상의 설명에서는 주로 해서 본 발명자에 의해 이루어진 발명을 그 배경으로 된 이용 분야인 플래시 메모리를 탑재하는 반도체장치에 적용한 경우에 대해서 설명했지만, 그것에 한정되는 것은 아니고, STI를 갖는 어떠한 반도체장치, 예컨대 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory)로직 제품 전반 또는 CCD(Charge Coupled Device) 등에도 적용할 수 있다.
본 발명은, 예컨대 STI에서 소자분리 영역을 구성하고, 고신뢰도의 MIS와 고집적에 배치되는 MIS를 1개의 반도체 칩에 형성하는 반도체장치에 적용하는 것이 가능하다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
제1 활성영역의 평면형상을 사각형의 각을 깎은 다각형으로 하는 것에 의해 제1 활성영역에 발생하는 결정 결함이 억제되어, 예컨대 제1 전계효과 트랜지스터 의 소스와 드레인의 사이에 흐르는 리크 전류를 저감할 수 있다. 또한, 제2 활성영역의 평면형상을 사각형으로 하는 것에 의해 제2 전계효과 트랜지스터를 상대적으로 좁은 피치로 배치할 수 있다. 이것에 의해, 1개의 반도체 칩 내에 고신뢰도의 제1 전계효과 트랜지스터와, 고집적의 제2 전계효과 트랜지스터를 형성할 수 있다.

Claims (28)

  1. 반도체 기판의 주면에 형성되어, 복수의 제1 전계효과 트랜지스터를 구비하는 제1 영역과,
    제1 소자분리에 의해 둘러싸여져, 상기 제1 전계효과 트랜지스터가 각각 형성된 복수의 제1 활성영역과,
    상기 반도체 기판의 주면에 형성되어, 복수의 제2 전계효과 트랜지스터를 구비하는 제2 영역과,
    제2 소자분리에 의해 둘러싸여져, 상기 제2 전계효과 트랜지스터가 각각 형성된 복수의 제2 활성영역을 갖고,
    상기 제1 활성영역의 평면형상은 사각형(矩形)의 각(角)을 깎은 다각형, 상기 제2 활성영역의 평면형상은 사각형이며, 상기 제1 활성영역과 상기 제2 활성영역은 1개의 반도체 칩 내에 형성되어 있는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 제1 소자분리는, 얕은 홈 아이솔레이션에 의해 구성되는 것을 특징으로 하는 반도체장치.
  3. 제 1 항에 있어서,
    상기 제1 전계효과 트랜지스터의 게이트 길이와 수직한 방향에 인접하는 상 기 제1 활성영역을 전기적으로 분리하는 상기 제1 소자분리의 폭은 0.3㎛ 미만인 것을 특징으로 하는 반도체장치.
  4. 제 3 항에 있어서,
    상기 제1 활성영역의 깎는 량은 0.05㎛에서 0.6㎛의 범위인 것을 특징으로 하는 반도체장치.
  5. 제 1 항에 있어서,
    상기 반도체장치는 메모리 어레이를 갖고, 상기 제1 영역은 마스크 ROM부, 상기 제2 영역은 센스앰프 데이터 래치부 또는 디코더부인 것을 특징으로 하는 반도체장치.
  6. 제 1 항에 있어서,
    상기 반도체장치는 메모리 어레이를 갖고, 상기 제1 영역은 마스크 ROM부 또는 디코더부, 상기 제2 영역은 센스앰프 데이터 래치부인 것을 특징으로 하는 반도체장치.
  7. 반도체 기판의 주면에 형성되어, 복수의 제1 전계효과 트랜지스터를 구비하는 제1 영역과,
    제1 소자분리에 의해 둘러싸여져, 상기 제1 전계효과 트랜지스터가 각각 형 성된 복수의 제1 활성영역과,
    상기 반도체 기판의 주면에 형성되어, 복수의 제2 전계효과 트랜지스터를 구비하는 제2 영역과,
    제2 소자분리에 의해 둘러싸여져, 상기 제2 전계효과 트랜지스터가 각각 형성된 복수의 제2 활성영역을 갖고,
    상기 제1 및 제2 활성영역의 평면형상은 사각형의 각을 깎은 다각형이며, 상기 제1 활성영역의 깎는 량과 상기 제2 활성영역의 깎는 량은 서로 다르고, 상기 제1 활성영역과 상기 제2 활성영역은 1개의 반도체 칩 내에 형성되어 있는 것을 특징으로 하는 반도체장치.
  8. 제 7 항에 있어서,
    상기 제1 및 제2 소자분리는, 얕은 홈 아이솔레이션에 의해 구성되는 것을 특징으로 하는 반도체장치.
  9. 제 7 항에 있어서,
    상기 제1 전계효과 트랜지스터의 게이트 길이와 수직한 방향에 인접하는 상기 제1 활성영역을 전기적으로 분리하는 상기 제1 소자분리의 폭은 0.3㎛ 미만인 것을 특징으로 하는 반도체장치.
  10. 제 9 항에 있어서,
    상기 제1 활성영역의 깎는 량은 상기 제2 활성영역의 깎는 량보다도 큰 것을 특징으로 하는 반도체장치.
  11. 제 9 항에 있어서,
    상기 제1 활성영역의 깎는 량은 0.05㎛에서 0.6㎛의 범위인 것을 특징으로 하는 반도체장치.
  12. 제 7 항에 있어서,
    상기 반도체장치는 메모리 어레이를 갖고, 상기 제1 영역은 마스크 ROM부, 상기 제2 영역은 센스앰프 데이터 래치부 또는 디코더부인 것을 특징으로 하는 반도체장치.
  13. 제 7 항에 있어서,
    상기 반도체 기판의 주면에 형성되어, 복수의 제3 전계효과 트랜지스터를 구비하는 제3영역과,
    제3 소자분리에 의해 둘러싸여져, 상기 제3 전계효과 트랜지스터가 각각 형성된 복수의 제3 활성영역를 더 갖고,
    상기 제3 활성영역의 평면형상은 사각형이며, 상기 제3 활성영역은 상기 제1 및 제2 활성영역이 형성된 상기 반도체 칩 내에 형성되는 것을 특징으로 하는 반도체장치.
  14. 제 13 항에 있어서,
    상기 반도체장치는 메모리 어레이를 갖고, 상기 제1 영역은 마스크 ROM부, 상기 제2 영역은 센스앰프 데이터 래치부, 상기 제3영역은 디코더부인 것을 특징으로 하는 반도체장치.
  15. (a) 반도체 기판에 소자분리 영역을 형성함으로써, 상기 반도체 기판의 제1 영역 및 제2 영역을 형성하는 공정,
    (b) 상기 제1 및 제2 영역 상에, 절연막을 형성하는 공정,
    (c) 상기 절연막 상에 도체막을 형성하는 공정을 갖고,
    상기 (a) 공정에서, 상기 제1 영역의 평면형상은 사각형의 각(角)을 깎은 다각형상이 되도록 형성하고, 상기 제1 영역의 평면형상은 사각형상이 되도록 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 (a) 공정의 소자분리 영역은,
    (a1) 상기 반도체 기판에 홈을 형성하는 공정,
    (a2) 상기 홈 내에 절연막을 매립하는 공정,
    (a3) 상기 (a2) 공정 후에, 열처리를 실시하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제 15 항에 있어서,
    상기 제1 영역은 복수 형성되어 있고,
    상기 복수의 제1 영역의 각각의 간격은 0.3㎛ 미만인 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제 15 항에 있어서,
    상기 제1 영역에서의 사각형의 각의 깎는 량은 0.5㎛~0.6㎛인 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제 15 항에 있어서,
    (d) 상기 도체막을 패터닝 함으로써, 상기 제1 영역에 제1 및 제2 MISFET의 게이트 전극을 형성하는 공정으로서, 상기 제2 영역에 제3 MISFET의 게이트 전극을 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 제1 및 제2 MISFET의 게이트 길이 방향에서의 상기 제1 영역의 길이는, 상기 제3 MISFET의 게이트 길이 방향에서의 상기 제2 영역의 길이보다도 긴 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제 20 항에 있어서,
    상기 제1 및 제2 영역은 복수 형성되어 있고,
    상기 제1 및 제2 MISFET의 게이트 폭 방향에서의 상기 복수의 제1 영역의 각각의 간격은, 상기 제3 MISFET의 게이트 폭 방향에서의 상기 복수의 제2 영역의 각각의 간격보다도 좁은 것을 특징으로 하는 반도체장치의 제조방법.
  22. (a) 반도체 기판에 소자분리 영역을 형성함으로써, 상기 반도체 기판의 제1 영역 및 제2 영역을 형성하는 공정,
    (b) 상기 제1 및 제2 영역 상에, 절연막을 형성하는 공정,
    (c) 상기 절연막 상에 도체막을 형성하는 공정을 갖고,
    상기 (a) 공정에서, 상기 제1 및 제2 영역의 평면형상은 사각형의 각을 깎은 다각형상이 되도록 형성하고,
    상기 제1 영역의 사각형의 각의 깎는 량은, 상기 제2 영역의 사각형의 각의 깎는 량보다도 큰 것을 특징으로 하는 반도체장치의 제조방법.
  23. 제 22 항에 있어서,
    상기 (a) 공정의 소자분리 영역은,
    (a1) 상기 반도체 기판에 홈을 형성하는 공정,
    (a2) 상기 홈 내에 절연막을 매립하는 공정,
    (a3) 상기 (a2) 공정 후에, 열처리를 실시하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  24. 제 22 항에 있어서,
    상기 제1 영역은 복수 형성되어 있고,
    상기 복수의 제1 영역의 각각의 간격은 0.3㎛ 미만인 것을 특징으로 하는 반도체장치의 제조방법.
  25. 제 22 항에 있어서,
    상기 제1 영역에서의 사각형의 각의 깎는 량은 0.5㎛~0.6㎛인 것을 특징으로 하는 반도체장치의 제조방법.
  26. 제 22 항에 있어서,
    (d) 상기 도체막을 패터닝 함으로써 상기 제1 영역에 제1 및 제2 MISFET의 게이트 전극을 형성하는 공정으로서, 상기 제2 영역에 제3 MISFET의 게이트 전극을 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  27. 제 26 항에 있어서,
    상기 제1 및 제2 MISFET의 게이트 길이 방향에서의 상기 제1 영역의 길이는, 상기 제3 MISFET의 게이트 길이 방향에서의 상기 제2 영역의 길이보다도 긴 것을 특징으로 하는 반도체장치의 제조방법.
  28. 제 27 항에 있어서,
    상기 제1 및 제2 영역은 복수 형성되어 있고,
    상기 제1 및 제2 MISFET의 게이트 폭 방향에서의 상기 복수의 제1 영역의 각각의 간격은, 상기 제3 MISFET의 게이트 폭 방향에서의 상기 복수의 제2 영역의 각각의 간격보다도 좁은 것을 특징으로 하는 반도체장치의 제조방법.
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