JPH0685412B2 - 半導体デバイスの製作方法 - Google Patents

半導体デバイスの製作方法

Info

Publication number
JPH0685412B2
JPH0685412B2 JP60504758A JP50475885A JPH0685412B2 JP H0685412 B2 JPH0685412 B2 JP H0685412B2 JP 60504758 A JP60504758 A JP 60504758A JP 50475885 A JP50475885 A JP 50475885A JP H0685412 B2 JPH0685412 B2 JP H0685412B2
Authority
JP
Japan
Prior art keywords
groove
substrate
layer
region
dopant
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP60504758A
Other languages
English (en)
Other versions
JPS62500969A (ja
Inventor
トーマス リンチ，ウイリアム
カール パリロ，ルイス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
AT&T Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by AT&T Corp filed Critical AT&T Corp
Publication of JPS62500969A publication Critical patent/JPS62500969A/ja
Publication of JPH0685412B2 publication Critical patent/JPH0685412B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/938—Lattice strain control or utilization

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】 発明の背景 1.発明の分野 本発明は半導体デバイスの製作に係る。
2.技術背景 相補金属酸化物半導体（CMOS）集積回路デバイスは、使
用が増してきた。なぜならば、他の有利な特性の中で、
それらは相対的にわずかの、パワーしか消費せず、比較
的高い雑音耐性をもつからである。CMOSデバイスは同じ
基板中にｎ及びｐ−チヤネル電界効果トランジスタ（FE
T）の両方を含む。これらのFETは基板中のバルク領域中
又は基板中に形成されたタブ（又は複数のタブ）中に製
作される。タブ及びバルク領域は著しく異る実効多数キ
ヤリヤ濃度又は異なる多数キヤリヤ形のいずれかを有す
る。一つのデバイス構成（単一のタブ構成）は同じ伝導
形を有する１ないし複数のタブ中及び相対する伝導形の
バルク領域中に生成されたFETを用いる。各FETの能動チ
ヤネルは、その位置によらず、それが製作される領域の
それとは相対する伝導形を有する。第２のデバイス構成
（ツイン−タブ構成）において、FETは二つの異なる種
類のタブ中に製作される。第１の種類は第２の種類とは
相対する伝導形を有する。
構成にはよらずCMOSデバイスは一般に同様のプロセスを
用いて製作される。典型的な場合、ドーパントはドーパ
ント注入又は固体あるいは気体ドーパント源からの拡散
により、基板表面の１ないし複数の部分中に導入され
る。次に、導入されたドーパントを１ないし複数のタブ
を形成する目的で基板の基板中に拡散させるため、基板
は加熱される。加熱プロセス中、導入されたドーパント
は必ずあらゆる方向、たとえば基板の下方（深さ方向）
及び横方向（深さに垂直な方向）に拡散する。この拡散
プロセスにより、ドーパントはドーパントの導入された
表面部分の境界を越え、横方向に拡散し、中心タブ領域
を囲む環状領域を生成する。単一タブデバイスの場合、
環状領域は遷移領域を構成し、それを越えて伝導形は中
心タブ領域からそれを囲んだ基板のそれへと変る。この
遷移領域の任意の部分中の実効多数キヤリヤ濃度は、
（中心と同じ伝導形をもつ部分中の）中心のそれ又は
（基板のそれと同じ伝導形をもつ部分中の）基板の濃度
より低い。ツイン−タブデバイスの場合、（それぞれド
ーパントが導入された表面部分から）相互へのｐ−及び
ｎ−形ドーパントの横方向拡散により、ドーパントの混
合領域が生じる。ドーパントの補償により、この界面領
域はまた遷移領域を構成し、それを越えて伝導形はｐ形
からｎ形に変り、その中で実効多数キヤリヤ濃度は中心
タブ領域のそれより低い。
通常の方式で製作されたCMOSデバイスの動作中、低多数
キヤリヤ濃度の領域すなわち遷移領域中の伝導形反転を
通して、好ましくない漏れ電流がしばしば生じる。この
反転は遷移領域を横切る伝導体たとえば単一リードから
生じる電界による通常の動作電圧（たとえば０ボルト又
は５ボルト）で導入される。すると反転しない遷移領域
によりあらかじめ分離されていた同じ伝導形の領域、た
とえば１つのタブ（又は基板）中のFETのソース／ドレ
イン領域間及び隣接した相対する伝導形タブ（又はそれ
を囲む基板）間に、反転により導電路が生じる。そのよ
うな漏れ電流を防止するため、遷移領域中のFETの形成
は避けられる。すなわち、CMOSデバイスのｎ−チヤネル
及びｐ−チヤネルFETのソース及びドレイン領域は遷移
領域から、少くとも１μｍ分離される。遷移領域は幅が
４μｍ又はそれ以上であるから、これらのFETは相互に
少くとも６μｍ離れ、比較的低充てん密度になる。
CMOSデバイスのｎ−チヤネル及びｐ−チヤネルFET間を
たとえば10μｍというように比較的大きく分離すること
も、ラツチアツプとして知られるもう一つの好ましくな
い伝導現象を防止するため、必要とみられてきた。ラツ
チアツプというのは、CMOSデバイスが一時的に誤動作す
るか、場合によつては永久にデバイスの破損になる現象
である。（ラツプアツプ及びラツチアツプ防止技術に関
しては、たとえばエス・エム・シー（S.M.Sze）編,VLSI
技術（VLSI Technalogy），マグローヒル,1983）11章を
参照のこと） 従つて、CMOSデバイスの開発に従事する者は、遷移領域
の形成を避け、それによつて許容されないラツチアツプ
を必ずしも導入せず、高充てん密度を可能にする方法を
探してきたが、これまで作成してない。
発明の要約 本発明は遷移領域の形成を防止するか本質的に大きさを
減し、従つてｎ−チヤネル及びｐ−チヤネルFET間の間
隔を約５μｍかそれより小さくし、デバイスの製作に用
いられるリングラフイ技術の分解能限界までも小さくす
るCMOSデバイスの製作方法を含む。
遷移領域は本発明に従い１ないし複数のタブを形成する
ための拡散工程に先だち、ドーパントが導入される基板
の表面部分（又は複数）（又はその一つ）を部分的に又
は完全に囲む溝を形成することにより、避けられるかあ
るいはそれらの大きさが減される。溝は導入されたドー
パントが拡散の望ましくない領域（又は複数の領域）中
への横方向拡散を防止するか、減少させる働きをする。
溝は遷移領域の形成を防止するか大きさを減すだけでな
く、それはまたラツチアツプの可能性もなくすが本質的
に減す。約５μｍ以下又は約１μｍ以下の幅をもつ溝で
すら容易に製作できるから、約５μｍに等しいかそれよ
り小さいｎ−チヤネル及びｐ−チヤネルFET間の間隔を
もつラツチアツプなし及び遷移領域なしのCMOSデバイス
も、容易に製作される。
図面の簡単な説明 第１−６及び７−11図はそれぞれ本発明の方法を用いた
シングル−タブ及びツインタブCMOSデバイスの形成を示
す図、 第12図は本発明の方法に従い形成されたツイン−タブCM
OSデバイスの好ましい実施例の断面図である。
詳細な説明 （タブ又は複数のタブの形成のための）拡散工程に先立
ち、ドーパントの導入された基板領域を部分的又は全体
に囲むCMOSデバイス基板中の溝を形成し、それにより横
方向拡散に対する障壁を生成することにより、遷移領域
が避けられるかそれらの大きさが著しく減少する。完成
したCMOSデバイス中に溝が存在することはまた、ラツチ
アツプの可能性も著しく防止する。別の例で用いられ、
本発明に有用な構成をもつ溝については、ダヴリユ・テ
イー・リンチ（W.T.Lynch）及びエル・シー・パリロ
（L.C.Panillo）により1983年10月11日に出願された審
査中の米国特許出願番号第540,624号中で述べられてい
る。
溝（80）（第４及び５図）は基板（10）のドーパント導
入領域（50）から、拡散が望ましくない領域（又は複数
の領域）（55）（第５図）（そうしなければ遷移領域又
は複数の領域が形成される領域）への横方向のドーパン
トの拡散を防止するか減すために形成される。たとえば
通常のリソグラフイ及びエツチング技術を用いて容易に
形成される溝（80）が、領域（50）及び（55）間に配置
され、溝の長さは領域（55）を保護する（すなわち横方
向のドーパント拡散を防止するか減す）のに十分なもの
である。たとえば、もし領域（55）が保護すべき領域
（50）及びすべての領域（55）を囲むなら、（第５図に
示されるように）溝も領域（50）を囲む。溝は領域（5
0）の縁をまたぐか、領域（50）の完全に外にあるか、
溝の一部が領域（50）の外にあり、一部が領域（50）の
縁の一部をまたぐ。
溝（80）は幅Ｗをもち、（本発明の目的のため）それは
溝の二つの相対する側壁に近接する二つの表面の交差と
基準面により規定される二つの曲線間の平均間隔であ
る。具体的には、幅は（１）溝（80）の製作前に存在す
るように、表面（20）（第４図）に最小２乗平面近似を
し、（２）（１）で規定された平面に垂直な平行面で
（長さ全体に渡り）溝を切断することにより、溝の断面
図を作る。これは溝の両側壁と交差し、相互に無限に小
さく離れている。（３）上の断面図でわかるように、溝
の側壁を直線で最小二乗近似し、二つの溝側壁を近似す
る二つの表面を規定する二組の線を作る。（４）溝（8
0）の相対する側で表面（20）の二つの領域を選択す
る。それらはプロセスで生じたトポグラフイを含まず、
溝から約１μｍ離れ、溝の長さにほぼ等しい長さと、約
10μｍの幅をもつ。（５）（４）で選択した領域のそれ
ぞれに最小二乗近似面を規定し、基準面として溝の底に
最も近い平面近似面を選ぶ。（６）基準面と（３）で規
定された二つの近似表面との交差により生じた二つの曲
線を決る。（７）二つの曲線の一つの各点から、相対す
る曲線へ最短の線を引き、溝の幅はこれらの線の平均の
長さになる。
幅Ｗは約５μｍより小さいか等しく、溝のエツチングに
用いられるリングラフイ技術の分解能又は位置合せ限界
まで小さいほどでも好ましい。（たとえば現在の市販の
フオトリソグラフイ技術は、約１μｍの分解能限界と、
約0.25μｍの位置合せ限界をもつ）そのような幅をもつ
溝は、通常のデバイス製作法中で生じるものより著しく
小さい遷移領域しか作らず、従つてｎ−チヤネル及びｐ
−チヤネルFET間の間隔を減少させ、それに従つて充て
ん密度が増す。最も高い充てん密度は、溝に隣接するFE
T（FETのソース又はドレインが近接する）を製作するこ
とにより、実現される。
溝（80）はまた溝の中心線を基準に規定された深さｄを
もつ。この中心線は上の（７）で規定された線の中央の
点の場所である。溝の深さは上の（５）で規定された基
準面からの垂直線を、中心線の各点を貫いて溝の底まで
延ばすことにより規定される。これらの垂直線の平均の
長さが、溝の深さである。この深さはその後製作される
FETの（基準面に対して）最も深いソース又はドレイン
領域の深さより大きいか等しい。（現在、市販されてい
るCMOSデバイスは約0.5μｍのソース／ドレイン深さを
もつ）より浅い溝は、ソース／ドレイン領域に隣接した
遷移領域が形成され、好ましくない漏れ電流を作るた
め、望ましくない。溝の深さは約２μｍより大きいか等
しいのが好ましい。約２μｍより小さな溝の深さは、
（溝がソース／ドレイン領域より深い限り）遷移領域を
防止するのには有用であるが、ラツチアツプの可能性を
著しく減すことはないため、あまり好ましくないが、除
かれはしない。
溝側壁（90）と基板（10）の最初の表面（20）（溝（8
0）の形成前に存在した表面へ引いた垂線との間の側壁
及び表面（20）の交差部における鋭角α（第５図参照）
は、（以下で述べる例外はあるが）一般に厳密でなくて
よい。（本発明の目的のため、角度αは側壁（90）の各
点へ引いた接線と上の垂線の間の平均鋭角で規定され
る。）しかし、約20度以上の側壁角αは、一般に望まし
くない。なぜならば、典型的なデバイスの幅及び深さの
場合、それらは遷移領域の大きさの減少を好ましくない
ほど小さいものにするからである。約20度より小さいか
等しい側壁角αをもつ溝は、反応性イオンエツチング
（RIE）技術を用いて容易に製作される。有用なRIEエツ
チヤントガスには、たとえばCl2及びArの混合物、CCl3F
（フレオン11）、及びSF6が含まれる。
CMOSデバイスの形成中溝（80）の製作に続き、デバイス
のタブ（又は複数のタブ）を形成するため、基板（10）
が（通常の技術を用いて）加熱され、次にデバイスのｐ
−及びｎ−チヤネルFETを製作するため、通常の技術が
用いられる。しかし、溝が存在することにより、非平坦
面ができ、それはFETの製作中不便である。従つて、本
発明にとつて本質的ではないが、溝（80）は本質的な平
坦表面を作るため、FETの形成に先だち、充てん材で満
すのが好ましい。たとえばFETのソース及びドレインの
製作に含まれる高温拡散プロセス中生じるクラツクを避
けるため、溝は熱膨張係数が基板（10）の材料と本質的
には異ならない材料（100）（第５図参照）で満すのが
好ましい。すなわち、基板材料の熱膨張係数に対する充
てん材のそれの比は、約３より小さい。たとえば、もし
基板材料がシリコンならば、この条件にあう有用な充て
ん材には、多結晶シリコン及びアモルフアスシリコンが
含まれ、それらは通常の化学気相堆積（CVD）技術を用
いて、容易に溝の中に堆積される。（多結晶シリコンは
約0.1μｍ以上の粒型をもつシリコンである。本発明の
目的にあつたアモルフアスシリコンは、約0.1μｍに等
しいかそれより小さい粒径をもつシリコンか、粒径も結
晶構造も持たないシリコンである。）しかし、溝（80）
を満すため多結晶シリコンがアモルフアスシリコンを用
い、充てん材中のクラツクを誘発する空孔を避けるため
には、側壁角αは約５度より大きいか等しいことが必要
である。（この点に関して、またこの条件にあうエツチ
ング技術に関しては、上で述べた米国特許出願番号第54
0,624号を参照のこと） 本質的ではないが、溝（80）はその内部表面を被覆す
る。すなわち溝の側壁（90）（第５図参照）及び底の両
方を被覆する誘電体材料（105）（禁御帯が約2eVより大
きい）の比較的薄い層を含む。この誘電体材料は好まし
くない漏れ電流又はラツチアツプで導入される電流の伝
導を防止し、かつ基板（10）から充てん材（100）中へ
のドーパントの拡散を防止する。有用な誘電体材料には
SiO2及びSi3N4が含まれる。もし、基板材料がたとえば
シリコンならば、SiO2層（105）はたとえば溝内部表面
にごく近いシリコンを熱酸化することにより、溝の内部
表面上に形成される。それに対し、Si3N4層（105）は通
常のCVD技術により、溝の内部表面上に堆積させる。誘
電体層（もし用いるならば）の厚さは、約20nmないし約
50nmの範囲である。約20nm以下の厚さは、望ましくな
い。なぜならばそのように薄い層は充てん材を通しての
短絡を防止するのに有効でないからである。約500nm以
上の厚さは望ましくない。なぜならば、たとえば熱的に
成長させたSiO2のようなそのように厚い層は、高温プロ
セス中しばしばSiO2−Si界面にクラツクと転位を形成す
るからである。
本発明をより完全に理解するための教育的な目的とし
て、本発明の製作方法をシングル−タブCMOSデバイス
（第１−６図）及びツイン−タブCMOSデバイス（第７−
11図）の形成に応用することについて、以下で述べる。
説明のためにのみ、シングル−タブCMOSデバイスを形成
する基板（10）（第１図参照）は、シリコンでｐ形伝導
形をもつと仮定する。典型的な場合、基板（10）内のド
ーピングレベルは約1013cm-3ないし約1017cm-3の範囲で
ある。約1013cm-3以下のドーピングレベルは一般に望ま
しくない（しかし除かれはしない。）なぜならば、それ
らはそのような低いドーピングレベルをもつ基板中に形
成されるFETのソースからドレインへのパンチスルーを
しばしば起すからである。一方、約1017cm-3以上のドー
ピングレベルは一般に望ましくない（しかし除かれはし
ない。）なぜならば、それらにより好ましくないほど大
きなソース／ドレイン−基板容量が生じ、そのようなド
ーピングレベルをもつ基板はタブ（又は複数のタブ）拡
散プロセス中、補償（伝導形か実効的な多数キヤリヤ濃
度を変える）のが困難だからである。
シングル−CMOSデバイスの形成のために、本発明の製作
法を適用する第１の工程には、基板（10）中の領域にド
ーパントを導入することが含まれる。このことは通常の
注入が拡散技術を用いて、容易に実現される。前者の技
術において、ドーパントは基板（10）の領域中に、たと
えばイオン化したドーパントをその領域に向けることに
より導入される。あるいは、その領域の表面を規定する
マスク層を基板表面上に形成し、（すなわちその領域の
表面を除いて、基板表面全体を被覆する）次にマスクで
被覆された基板表面をイオン化したドーパント流に露出
させる。後者の技術において、領域の表面がやはりマス
クにより規定され、マスクで被覆された基板表面をドー
パンドを含んだ気体又は固体に露出させる。
もし、ドーパントを導入するプロセスが基板（10）の表
面（20）の領域（50）（第２図参照）を規定するために
マスクの使用を含むならば、そのようなマスクは第１−
２図に示されるように、たとえば最初表面（20）を熱的
に酸化し、二酸化シリコン層（30）を形成することによ
り、形成される。層（30）の厚さは約0.05μｍから約0.
3μｍである。約0.05μｍ以下の厚さをもつ層は、しば
しば好ましくないほど多くのピンホールをもつため望ま
しくなく、一方0.3μｍ以上の厚さをもつ層は、一般に
好ましくないほど厚すぎる。次に、層（30）がパターン
形成される。すなわち、領域（50）を被覆する層（30）
の一部は、通常のリングラフイ及びエツチング技術によ
り、除去される。たとえば、レジスト（40）を二酸化シ
リコン層（30）表面上に堆積させ、レジストを選択的に
露出させ、次に現像させ、パターン形成したレジストを
通して層（30）をエツチする。有用なエツチヤントには
フツ化水素酸を含む溶液が含まれる。パターン形成され
た二酸化シリコン層（30）はそれだけでもあるいはパタ
ーン形成されたレジスト（40）と組合せても、所望のマ
スク層を構成する。（もしドーパントを注入させるな
ら、二酸化シリコン層（30）をエツチすることは、しば
しば不要である。すなわち、多くの例では、パターン形
成されたレジスト（40）は（具体的なドーパント及びド
ーパントエネルギーに対し）ドーパントの浸透を妨げる
のに十分厚く、従つて注入マスクとして働くのに十分厚
いが、一方層（30）の厚さは（具体的なドーパント及び
ドーパントエネルギーに対し）容易にドーパントを透過
させるにしばしば小さすぎる。
パターン形成された二酸化シリコン層（30）（それ単独
又はパターン形成されたレジスト層（40）と組合せて）
表面（20）の残りの部分をおおい、領域（50）にはたと
えばリンのようなｎ−形ドーパントが注入される。単位
面積当りの注入されるドーパントの数は、本発明のデバ
イス設計の場合、３×1011cm-2ないし約１×1014cm-2の
範囲である。約３×1011cm-2以下の注入レベルは望まし
くない。なぜならば、それらはその後基板（10）中のタ
ブ内に形成されたFETのソース及びドレインから基板（1
0）へのパンチスルーをしばしば起すからである。一
方、約１×1014cm-2以上の注入レベルも望ましくない。
なぜならば、それらは好ましくない程大きなソース／ド
レイン−基板容量を生じるからである。
先の製作方法に比べ、また遷移領域の形成を防止するた
め、溝（80）（第４図参照）が拡散工程前あるいはたと
えば注入のようなドーパント導入工程の前に、表面（2
0）中（及び下に延びて）形成される。溝は領域（50）
の全体又は一部を囲む。溝はマスク層（30）により規定
された境界をまたぐのが好ましい。
溝（80）はリソグラフイ及びエツチング技術を用いて、
（第３−４図に描かれるように）容易に形成される。す
なわち、エツチマスク（60）が最初形成され、それは溝
をエツチすべき基板（10）の部分を規定する。有用なエ
ツチマスクには、たとえば通常のCVD技術を用いて領域
（50）及びパターン形成されたSiO2層（30）上に堆積さ
れたSiO2層（60）が含まれる。堆積させた層（60）は次
にたとえば層（60）上にレジストを形成し、レジストを
パターン形成し、次にパターン形成されたレジストを通
してSiO2層（60）をエツチングすることにより、パター
ン形成される。（レジストのパターン形成中、パターン
形成されたSiO2層（30）の端部における段差は、レジス
トを選択的に露出するのに用いたマスクの位置合せの
際、基準の目印として手軽に使われる。）有用なエツチ
ヤントには、たとえばCHF3を含む雰囲気中で発させたプ
ラズマが含まれる。SiO2層（60）の厚さは約0.1μｍな
いし約２μｍの範囲である。約0.1μｍより小さな厚さ
の層は、それらが溝をエツチするのに用いられるエツチ
ヤントに、しばしば耐えられないため望ましくない。他
方、約２μｍより大きな厚さをもつ層は、それらが好ま
しくないほど大きな溝形状比を生じ、従つて溝をエツチ
ングすることの困難さが増すため望ましくなる。次に、
溝（80）を形成するために、パターン形成されたSiO2層
（60）をエツチマスクとして用いて、基板（10）をエツ
チする。
もし必要ならば、誘電体材料（105）の薄い層が溝（8
0）の内部表面上に形成されるか、又は溝は上で述べた
ように、充てん材（100）（第５図参照）で充てんされ
る。
溝の製作後、溝充てん工程の前又は後に、基板（10）は
加熱され、注入されたドーパントを基板の基体中に拡散
させ、それによりシングル−タブCMOSデバイスのｎ−タ
ブが形成される。以後、ｐ−及びｎチヤネルFETをそれ
ぞれｎ−タブ及びｐ−基板中に製作するために通常の技
術が用いられる。
本発明の製作方法の好ましい実施例において、基板（1
0）はたとえばｐ形伝導形の比較的高濃度ドープバルク
領域（12）を含み、伝導形は領域（12）と同じ（バルク
領域（12）に比べ）比較的薄い層（14）を支持する。層
（14）はたとえば通常の気相エピタキシーを用いて、バ
ルク領域（12）上にエピタキシヤル成長させるのが好ま
しい。前と同様、ｎ形ドーパントが表面（20）の領域
（50）中に導入され、中程度にドープされた層（14）の
厚さをほぼ貫いてエツチされ、注入領域（50）を部分的
又は完全に囲む。その後の拡散工程中、領域（50）中に
導入されたドーパントは層（14）中に下方に拡散し、ｎ
−タブを形成し、一方ｐ形ドーパントはバルク領域（1
2）から上方に溝（80）の底まで、あるいは底を越えて
拡散する。（従つて、バルク領域（12）を層（14）中に
延ばす。）その結果、溝は高濃度ドープバルク領域中に
延び、このことはラツチアツプの可能性を更に減すため
有利である。） バルク領域（12）中のドーピングレベルは、約1017ない
し約1021cm-3の範囲で、約1020cm-3が好ましい。約1017
cm-3より低いドーピングレベルはラツチアツプの可能性
をあまり減さず、従つてラツチアツプを避ける必要があ
るならば、好ましくない。約1021cm-3以上のドーピング
レベルは望ましくない。なぜならば、そのように高いド
ーピングレベルではバルク領域（12）から層（14）中へ
ドーパントが好ましくないほど大きく外方拡散し、バル
ク領域（12）上に層（14）をエピタキシヤル成長させる
困難さも増すからである。
層（14）は約１μｍないし約20μｍの範囲の厚さと約10
13ないし約1017cm-3の範囲のドーピングレベルをもつ。
このデバイス設計の場合、約１μｍより小さい厚さは望
ましくない。なぜならばそれらは層（14）中に形成され
るFETのドレインとバルク領域（12）間を、好ましくな
いほど低い電圧で降伏させるからである。約20μｍより
大きな厚さは望ましくない。なぜならばそれらは同様の
ドーピングレベルをもつバルク基板に対し、ほとんど特
性上の利点をもたらさないからである。しかし、除外は
されない。約1013cm-3より低いドーピングレベルは望ま
しくない。なぜなら、それらは一つのFETのソースと層
（14）中に形成された隣接するFETとの間でパンチスル
ーを発生させるからである。約1017cm-3より高いドーピ
ングレベルは望ましくない。なぜならば、それらは層
（14）中に形成されるFETに付随した好ましくないほど
大きな接合容量を発生させるからである。
層（14）の表面の領域（50）中に導入される単位面積当
りのドーパント数は、一般に約３×1011cm-2ないし約１
×1014cm-2の範囲にすべきである。上の範囲以外のドー
パントの導入レベルは、上で述べた理由により、望まし
くない。
本発明の方法をたとえばｐ形シリコン基板（10）（第７
図参照）中にツイン−タブCMOSデバイスを形成するのに
適用することは、上で述べたものと一般に同様である。
ここで、基板（10）中のドーピングレベルは、一般に約
1014ないし約1016cm-3の範囲にすべきである。約1014cm
-3より低いドーピングレベルをもつ基板は、好ましくな
い。なぜならば、それらは好ましくないほど高い抵抗を
もち、そのような基板中に形成されたデバイスから放出
される基板電流に対し、好ましくないほど高い電圧降下
を発生させる。約1016cm-3より高いドーピングレベルは
望ましくない。なぜならば、タブを形成するためそのよ
うな基板を制御よく補償することが困難だからである。
本発明の一実施例を用いてツイン−タブCMOSデバイスを
製作する時（第７−11図に描かれている）、ｎ形ドーパ
ント及びｐ形ドーパントが基板（10）の表面のそれぞれ
第１及び第２の領域（50）及び（55）に導入される。ド
ーパントは最初表面（20）上にマスク層を形成すること
により、領域（50）中に導入される。マスク層はたとえ
ば二酸化シリコンの層（110）及びシリコン窒化物の層
（120）を含む。層（110）はたとえば基板（10）を熱的
に酸化することにより形成されるが、層（120）はたと
えば通常のCVD技術により堆積される。二酸化シリコン
層（110）の厚さは約10nmないし約50nmの範囲で、約35n
mが好ましい。約10nmより小さな厚さをもつ層は好まし
くない。なぜならば、それらは続いて堆積させるシリコ
ン窒化物（それは典型的な場合、引張り応力下で堆積さ
れる）の引張り応力が下のシリコンへ伝わるのを防止す
るには一般に薄すぎ、シリコン中に応力で誘発される欠
陥が生じるからである。約50nmより大きな厚さをもつ層
は望ましくない。なぜならば、それらは領域（50）上に
その後形成される二酸化シリコン層（130）が、好まし
くないほど大きな横方向寸法をもたせるからである。シ
リコン窒化物層（120）の厚さは、約30nmないし約200nm
の範囲で、約100nmが好ましい。約30nmより小さな厚さ
は望ましくない。なぜならば、そのように薄い層は酸化
マスクとして働くにはしばしば効果がないからである。
すなわち、領域（50）のその後の酸化中、領域（55）が
更に酸化するのを防止できない。約200nmより大きな厚
さは好ましくない。なぜならば、それはしばしば下のシ
リコン中に応力により誘発された欠陥を発生させるから
である。
ｎ形ドーパントを導入すべき表面（20）の領域が、次に
規定される。すなわち、領域（50）を被覆する層（12
0）及び（110）の部分を除くことにより、裸にされる。
このことはたとえば層（120）の上部表面上にレジスト
を堆積させ、レジスト（125）（第８図）を選択的に露
出及び現像し、レジストをエツチマスクとして用いなが
ら層（120）及び（110）をエツチングすることにより実
現される。有用なエツチヤントには、たとえばCHF3及び
O2の雰囲気中で発生させたプラズマが含まれる。レジス
トを除去した後、表面（20）の残りの部分を覆うパター
ン形成された層（120）及び（110）を用いて、リンのよ
うなｎ形ドーパントが領域（50）中に導入される。（あ
るいは、もしｎ形ドーパントを注入するならば、二酸化
シリコン層（110）をパターン形成するか、パターン形
成されたレジストを除去することは、しばしば不必要に
なる。すなわち、多くの例では、パターン形成されたレ
ジスト（125）とパターン形成されたシリコン窒化物層
（120）が組合さつた厚さは、（具体的なドーパント及
びドーパントエネルギーに対して）ドーパントの浸透を
防止するのに十分厚く、従つて注入マスクとして働くの
に十分厚い。他方、二酸化シリコン層（110）は（具体
的なドーパント及びドーパントエネルギーに対し）容易
にドーパント浸透させるのに十分なほどしばしば薄い。
単位面積当りに導入されるドーパントの数は、約３×10
11ないし約1014cm-2の範囲である。この範囲外のドーピ
ングレベルは上で述べた理由のため好ましくない。
領域（50）にたとえば注入によりｐ形ドーパントが導入
されるのを保護するため、二酸化シリコンマスク層（13
0）が領域（50）上に形成される。このことはたとえば
基板（10）を熱酸化することにより、実現される。シリ
コン窒化物層（120）及び二酸化シリコン層（110）の存
在により、領域（55）は酸化に対して保護される。二酸
化シリコン層（130）の厚さは、約100nmないし約600nm
の範囲で、約400nmが好ましい。約100nmより小さな厚さ
は望ましくない。なぜならば、それらは一般にｐ形ドー
パントが領域（50）に浸透するのを防止するのに不十分
な厚さである。約600nmより大きな厚さをもつ層は望ま
しくない。なぜならば、そのような層はしばしばシリコ
ン窒化物層（120）下に横方向に延び、このように被覆
された領域をｐ形ドーパントから覆い、従つてｎタブ及
びｐタブ間の間隔が好ましくないほど増すからである。
HF溶液のようなエツチヤントで層（120）上に形成され
る可能性のある二酸化シリコンを除去した後、熱リン酸
（160ないし180℃）のようなエツチヤントでシリコン窒
化物層（120）を除去する。次に、領域（55）にたとえ
ば比較的薄い二酸化シリコン層（110）を通してホウ素
のようなｐ形ドーパントを注入する。単位面積当りの注
入されたドーパントの数は、約３×1011cm-2ないし約１
×1014cm-2の範囲である。この範囲外の注入レベルは、
上で述べた理由により好ましくない。
次に、溝（80）が（第10図に描かれているように）最初
溝をエツチすべき基板（10）の一部を描画する（シング
ル−タブデバイスとともに用いられるエツチマスクと同
様の）エツチマスクを形成することにより、製作され
る。有用なエツチマスクにはたとえば層（110）及び（1
30）上に堆積させたSiO2の層（135）が含まれる。層（1
35、130）及び（110）はたとえば層（135）上のレジス
トをパターン形成し、次にパターン形成したレジストを
エツチマスクとして用いて下のSiO2層をエツチングする
ことにより、パターン形成される。（レジストのパター
ン形成中、二酸化シリコン層（110）及び（130）間の境
界における段差は、選択的にレジストを露出するために
用いられるマスクを位置合せするための目印として用い
られる。）層（135）の厚さは約0.1μｍないし約２μｍ
である。この範囲外の厚さは（層160）に関して）上で
述べた理由により、望ましくない。基板（10）は次に溝
（80）を形成するために、パターン形成されたSiO2層
（135、130）及び（110）をエツチマスクとして用い
て、エツチする。この溝は上で述べたのと同じ幅、深
さ、及び側壁角（もしあてはまるなら）の制約をもつ。
別の溝製作プロセスにおいて、二酸化シリコン層（11
0）及び（130）が除去され、エツチマスクがたとえば最
初表面（20）を熱的に酸化し、次に（酸化された）表面
（20）上に二酸化シリコンを堆積させることにより形成
される。得られたSiO2層の組合せた厚さは約0.1μｍな
いし約２μｍで、この範囲外の厚さは上で述べた理由に
より、好ましくない。熱的に成長させたSiO2と堆積させ
たSiO2を次にパターン形成し、パターン形成したSiO2を
エツチマスクとして用いて、下の基板をエツチする。
基板（10）はｎ−及びｐ−タブ（140）及び（150）（第
11図）を形成するために加熱し、もし必要ならば溝（8
0）は充てん材で満す。次に、ｐ−タブ（150）中に１な
いし複数のｎ−チヤネルFET（160）が形成され、ｎ−タ
ブ（140）中に１ないし複数のｐ−チヤネルFETが（通常
の技術を用いて）形成され、第11図に描かれているツイ
ン−タブCMOSデバイスが生じる。
好ましくは、また上で述べた理由により、比較的薄い中
程度にドープされた層（14）を支持する比較的高濃度に
ドープされたバルク領域（12）を含む基板中に、ツイン
−タブデバイスが形成され、第12図に描かれたデバイス
が生じる。バルク領域（12）、層（14）及びｎ−及びｐ
−タブ（140）及び（150）は、上で述べたものと同じで
ある。
例 以下ではFET製作工程を除いて、本発明の製作方法を用
いたツイン−タブCMOSデバイスの製作について述べる。
10.2cm（４−インチ）シリコンウエハ（ｐ形伝導形と２
×1014cm1-3のドーピングレベルをもつ）の上部表面
を、約２分間H2O100とHF1を含む溶液に接触させること
により浄化した。次に、ウエハを酸素雰囲気中950℃の
温度で58分間加熱し、浄化した表面にSiO2の層を成長さ
せた。SiO2層の厚さは、エリプソメータを用いて35nmと
測定された。
通常の低圧化学気相堆積（LPCVD）技術を用いて、二酸
化シリコン層の上部表面上に、シリコン窒化物の層を堆
積させた。シリコン窒化物層の厚さはナノスペツク・ス
ペクトラルフオトメータを用いて、120nmと測定され
た。
パリサデスパークのフントケミカル社によりHPR−204の
商品名で市販されているポジ形フオトレジストの１μｍ
厚の層を、通常のスピン堆積技術を用いて、シリコン窒
化物層の上部表面上に堆積させた。レジストの選択され
た領域を約420nmに等しい波長の光に露出させ、HPR現像
液中でレジストを現像し、レジスト中にパターン形成し
た窓を規定し、シリコン窒化物の上部表面に対応する領
域から被覆を除いた。窓の寸法は約８μｍ×８μｍから
約2mm×2mmの範囲であつた。
パターン形成したHPR−204レジストをエツチマスクとし
て用いて、シリコン窒化物層はCHF3及びO2の雰囲気中で
通常のように反応性イオンエツチし、二酸化シリコン層
の上部表面の（対応する）領域から被覆を除いた。パタ
ーン形成したレジストとシリコン窒化物層を注入マスク
として用いて、被覆されない二酸化シリコン領域を通し
てシリコンウエハ中にリンイオンを注入し、シリコンウ
エハのｎ形表面領域を生成させた。イオンは約100KeVの
エネルギーと約２×1012cm-2のドーズを有した。
レジストを除去した後、酸素雰囲気中1050℃で、80分間
ウエハを加熱することにより、（パターン形成したシリ
コン窒化物を酸化マスクとして用いて）注入領域のそれ
ぞれの上に、新しい400nmの厚さの二酸化シリコン層を
成長させた。この加熱プロセスにより、シリコン窒化物
層（のエツチされていない部分）上に二酸化シリコンの
好ましくない層が形成された。好ましくない層はウエハ
を30秒間、H2O７と緩衝HF1を含む溶液中に浸すことによ
り除去した。次に、パターン形成したシリコン窒化物層
を、ウエハを30分間、熱（160℃）リン酸中に浸すこと
により除去した。
新しく成長させた二酸化シリコンをウエハのリン−注入
表面領域の遮蔽として、先にシリコン窒化物で被覆さ
れ、なお最初の35nm厚の二酸化シリコンにより被覆され
ているウエハ表面領域に、（35nm厚の二酸化シリコンを
通して）ホウ素イオン（ｐ形ドーパント）を注入し、ｎ
形ウエハ表面領域を囲むｐ形ウエハ表面を形成した。ホ
ウ素イオンのエネルギーは約30KeVで、ドーズ量は約４
×1012cm-2であつた。
すでに上部ウエハ表面を被覆している二酸化シリコンの
上部表面上に、新しい１μｍの厚さの二酸化シリコン層
を、通常のLPCVD技術を用いて堆積させた。次に、950℃
の酸素雰囲気中で30分間、ウエハを加熱することによ
り、新しく堆積させた二酸化シリコンの密度を高めた。
最初新しく堆積させ密度を高めた二酸化シリコン層の上
部表面上に、１μｍ厚のHPR−204の層をスピン堆積させ
ることにより、リン注入ウエハ表面領域のそれぞれを囲
む溝を、ウエハ中に形成させた。レジストを露出及び現
像させ、リン注入ウエハ表面領域のそれぞれを囲むレジ
スト中に溝状の窓を形成した。（従つて、二酸化シリコ
ンの領域から被覆を除いた。）窓の幅は約1.25μｍであ
つた。
パターン形成したレジストをエツチマスクとして用い
て、二酸化シリコンの被覆されていない領域、次に下の
シリコンを、CFCl d3 uを６毎分基準立方センチメート
ル（sccm）、Cl d2 uを18sccm、Arを100sccm流した雰囲
気中で１時間、反応性イオンエツチした。反応容器内の
雰囲気圧力は4Pa（30ミリリツトル）で、（ウエハを支
える）パワー電極上のDCバイアスは300ボルトであつ
た。シリコン中に得られた溝のそれぞれは、幅約1.5μ
ｍ、深さ３μｍで、最初の表面に引いた垂線となす鋭角
（第５図参照）が９度である側壁を有した。
パターン形成したレジストを除去した後、上部ウエハ表
面を被覆する二酸化シリコンを、約0.2μｍ薄くし、ウ
エハをH2O７、緩衝HF 1を含む溶液中に１分間浸すこと
により、溝側壁を浄化した。
溝に遷移領域の形成を防止する働きをさせて、約2.5μ
ｍの深さをもつｎ−及びｐ−タブを、10パーセントのO2
と90パーセントのN2を含む雰囲気中、1150℃の温度で２
時間ウエハを加熱することにより、ウエハ中に形成し
た。この加熱プロセスにより、各溝の内部表面上に90nm
の厚さを有する二酸化シリコンの層も形成された。
タブの形成後、LPCVD技術を用いて、ウエハ上に1.5μｍ
厚のポリシリコン層を堆積させることにより、溝をポリ
シリコンで満した。このポリシリコンはCl2及びAr雰囲
気中のプラズマを用いて、上部ウエハ表面を被覆する二
酸化シリコンに達するまで、エツチした。従つて、溝の
外側のポリシリコンは除去され、溝内のポリシリコンは
もとのまま残つた。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−148466（ＪＰ，Ａ) 特開 昭58−29624（ＪＰ，Ａ) 特開 昭60−68632（ＪＰ，Ａ)

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】半導体材料の基板（10）の表面に、該表面
    の領域（50）を少なくとも一部分取り囲むように溝（8
    0）を形成し、 該領域（50）ヘドーパントを導入し、 該ドーパントを該基板の所望の深さへ拡散し、 該溝を充填し、そして 該デバイスの製造を完了させる工程からなる半導体CMOS
    デバイスを製造する方法であって、 該溝は該拡散工程の前に形成されその深さ（ｄ）は該所
    望の深さよりも深くなるように形成される半導体CMOSデ
    バイスを製造する方法において、 該溝の底から上の方向へ発散する側壁（90）で該溝（8
    0）を形成し、該側壁と該溝の交差において、該表面の
    垂線に対して５度乃至20度の角度を形成し、そして その熱膨張係数が、該基板の熱膨張係数と整合する係数
    ３以内であるような充填材料で該溝を充填することを特
    徴とする半導体デバイスの製造方法。
  2. 【請求項２】請求の範囲第１項に記載された方法におい
    て、前記溝は約５μｍより小さいか等しい幅を有するこ
    とを特徴とする方法。
  3. 【請求項３】請求の範囲第１又は２項に記載された方法
    において、 前記溝の深さは約２μｍより大きいか等しいことを特徴
    とする方法。
  4. 【請求項４】請求の範囲第１項に記載された方法におい
    て、 前記溝は側壁と前記溝との交差部において前記表面に引
    いた垂線と約20度より小さいか等しい鋭角をなす側壁を
    含むことを特徴とする方法。
  5. 【請求項５】請求の範囲第１項に記載された方法におい
    て、 前記基板は半導体材料を含み、導入されるドーパントの
    伝導形は前記半導体材料のそれとは相対するものである
    ことを特徴とする方法。
  6. 【請求項６】請求の範囲第１項に記載された方法におい
    て、 前記基板の相対的に薄い半導体材料層を支持する半導体
    材料のバルク領域を含み、材料層の伝導形は前記バルク
    領域のそれと同じで、前記溝は相対的に薄い層中にある
    ことを特徴とする方法。
  7. 【請求項７】請求の範囲第１項に記載された方法におい
    て、 前記完了工程は前記基板の拡散部分内に第１の電界効果
    トランジスタを、また前記基板中ではあるが前記拡散部
    分の外側に第２の電界効果トランジスタを形成する工程
    を含み、前記第１のトランジスタのチャネル伝導形は前
    記第２のトランジスタのそれとは相対するものであるこ
    とを特徴とする方法。
  8. 【請求項８】請求の範囲第７項に記載された方法におい
    て、 前記トランジスタの１つ又は両方は、前記溝に隣接する
    関係に形成されることを特徴とする方法。
  9. 【請求項９】請求の範囲第７項に記載された方法におい
    て、 前記トランジスタのそれぞれはソース及びドレインを含
    み、前記溝の深さは前記トランジスタの最も深いソース
    又はドレインの深さより大きいか等しいことを特徴とす
    る方法。
  10. 【請求項１０】請求の範囲第７項に記載された方法にお
    いて、 前記溝は前記トランジスタの形成に先立ち、充填材で満
    たされることを特徴とする方法。
  11. 【請求項１１】請求の範囲第10項に記載された方法にお
    いて、 両方の前記基板及び前記充填材はシリコンを含むことを
    特徴とする方法。
JP60504758A 1984-11-23 1985-10-18 半導体デバイスの製作方法 Expired - Lifetime JPH0685412B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US06/674,274 US4656730A (en) 1984-11-23 1984-11-23 Method for fabricating CMOS devices
US674274 1984-11-23
PCT/US1985/002062 WO1986003339A1 (en) 1984-11-23 1985-10-18 Method for fabricating semiconductor devices and devices formed thereby

Publications (2)

Publication Number Publication Date
JPS62500969A JPS62500969A (ja) 1987-04-16
JPH0685412B2 true JPH0685412B2 (ja) 1994-10-26

Family

ID=24705990

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60504758A Expired - Lifetime JPH0685412B2 (ja) 1984-11-23 1985-10-18 半導体デバイスの製作方法

Country Status (7)

Country Link
US (1) US4656730A (ja)
EP (1) EP0202252B1 (ja)
JP (1) JPH0685412B2 (ja)
KR (1) KR940001392B1 (ja)
CA (1) CA1232979A (ja)
DE (1) DE3578266D1 (ja)
WO (1) WO1986003339A1 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5350941A (en) * 1992-09-23 1994-09-27 Texas Instruments Incorporated Trench isolation structure having a trench formed in a LOCOS structure and a channel stop region on the sidewalls of the trench
US5770504A (en) * 1997-03-17 1998-06-23 International Business Machines Corporation Method for increasing latch-up immunity in CMOS devices
CN1199926A (zh) * 1997-05-21 1998-11-25 日本电气株式会社 一种半导体器件的制造方法
KR100464383B1 (ko) * 1997-05-26 2005-02-28 삼성전자주식회사 트렌치소자분리를이용한반도체장치
US5956583A (en) * 1997-06-30 1999-09-21 Fuller; Robert T. Method for forming complementary wells and self-aligned trench with a single mask
US6492684B2 (en) 1998-01-20 2002-12-10 International Business Machines Corporation Silicon-on-insulator chip having an isolation barrier for reliability
US6133610A (en) 1998-01-20 2000-10-17 International Business Machines Corporation Silicon-on-insulator chip having an isolation barrier for reliability and process of manufacture
JPH11274418A (ja) * 1998-03-25 1999-10-08 Nec Corp 半導体装置
US6747294B1 (en) 2002-09-25 2004-06-08 Polarfab Llc Guard ring structure for reducing crosstalk and latch-up in integrated circuits
DE10345345A1 (de) * 2003-09-19 2005-04-14 Atmel Germany Gmbh Verfahren zur Herstellung von Halbleiterbauelementen in einem Halbleitersubstrat
US7122416B2 (en) * 2003-10-31 2006-10-17 Analog Devices, Inc. Method for forming a filled trench in a semiconductor layer of a semiconductor substrate, and a semiconductor substrate with a semiconductor layer having a filled trench therein
US20050215059A1 (en) * 2004-03-24 2005-09-29 Davis Ian M Process for producing semi-conductor coated substrate
US6956266B1 (en) 2004-09-09 2005-10-18 International Business Machines Corporation Structure and method for latchup suppression utilizing trench and masked sub-collector implantation
US20070152279A1 (en) * 2005-12-30 2007-07-05 Dae Kyeun Kim Sram device
US10249529B2 (en) * 2015-12-15 2019-04-02 International Business Machines Corporation Channel silicon germanium formation method

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55148466A (en) * 1979-05-10 1980-11-19 Nec Corp Cmos semiconductor device and its manufacture
US4493740A (en) * 1981-06-01 1985-01-15 Matsushita Electric Industrial Company, Limited Method for formation of isolation oxide regions in semiconductor substrates
DE3133841A1 (de) * 1981-08-27 1983-03-17 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen
CA1186808A (en) * 1981-11-06 1985-05-07 Sidney I. Soclof Method of fabrication of dielectrically isolated cmos device with an isolated slot
US4435896A (en) * 1981-12-07 1984-03-13 Bell Telephone Laboratories, Incorporated Method for fabricating complementary field effect transistor devices
JPS58165341A (ja) * 1982-03-26 1983-09-30 Toshiba Corp 半導体装置の製造方法
JPS5940563A (ja) * 1982-08-31 1984-03-06 Toshiba Corp 半導体装置の製造方法
US4477310A (en) * 1983-08-12 1984-10-16 Tektronix, Inc. Process for manufacturing MOS integrated circuit with improved method of forming refractory metal silicide areas
DE3472604D1 (en) * 1983-10-11 1988-08-11 American Telephone & Telegraph Semiconductor integrated circuits containing complementary metal oxide semiconductor devices
US4536945A (en) * 1983-11-02 1985-08-27 National Semiconductor Corporation Process for producing CMOS structures with Schottky bipolar transistors
US4534824A (en) * 1984-04-16 1985-08-13 Advanced Micro Devices, Inc. Process for forming isolation slots having immunity to surface inversion

Also Published As

Publication number Publication date
WO1986003339A1 (en) 1986-06-05
EP0202252B1 (en) 1990-06-13
CA1232979A (en) 1988-02-16
EP0202252A1 (en) 1986-11-26
KR940001392B1 (ko) 1994-02-21
KR860700372A (ko) 1986-10-06
JPS62500969A (ja) 1987-04-16
DE3578266D1 (de) 1990-07-19
US4656730A (en) 1987-04-14

Similar Documents

Publication Publication Date Title
US7589391B2 (en) Semiconductor device with STI and its manufacture
US6323104B1 (en) Method of forming an integrated circuitry isolation trench, method of forming integrated circuitry, and integrated circuitry
US6001706A (en) Method for making improved shallow trench isolation for semiconductor integrated circuits
US7196396B2 (en) Semiconductor device having STI without divot and its manufacture
US5196367A (en) Modified field isolation process with no channel-stop implant encroachment
EP0113517B1 (en) Method for forming an isolation region
US4755477A (en) Overhang isolation technology
EP1164636B1 (en) Method to form self aligned, L-shaped sidewall spacers
JPS6072268A (ja) バイポ−ラ・トランジスタ構造の製造方法
US4656730A (en) Method for fabricating CMOS devices
US6500744B2 (en) Methods of forming DRAM assemblies, transistor devices, and openings in substrates
US6268264B1 (en) Method of forming shallow trench isolation
US6033991A (en) Isolation scheme based on recessed locos using a sloped Si etch and dry field oxidation
JPH11145273A (ja) 半導体装置の製造方法
US6391733B1 (en) Method of doping semiconductor devices through a layer of dielectric material
JP3039978B2 (ja) 集積ｍｉｓｆｅｔデバイス中に電界分離構造及びゲート構造を形成する方法
KR100497877B1 (ko) 단단계 임플랜테이션을 이용한 자체 정렬 엘디디를 이용하여 형성되는 트랜지스터
US5612247A (en) Method for fabricating isolation region for a semiconductor device
US5418173A (en) Method of reducing ionic contamination in integrated circuit fabrication
US20040082141A1 (en) Method of fabricating a semiconductor device having trenches
KR100261166B1 (ko) 반도체 소자의 제조 방법
JP3371600B2 (ja) Ｍｉｓトランジスタの製造方法
KR0137436B1 (ko) 반도체 소자의 필드산화막 형성방법
JPH0376140A (ja) 半導体装置の製造方法
JPS6092665A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term