KR940001392B1 - 반도체 장치 제조방법 - Google Patents

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토마스 린치 윌리암
칼 패릴로 루이스
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아메리칸 텔리폰 앤드 텔레그라프 캄파니
오레그 이. 엘버
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Abstract

내용 없음.

Description

반도체 장치 제조방법
[도면의 간단한 설명]
본 발명은 첨부한 도면을 참조로 하여 기술되며 여기에서,
제1도 내지 6도 및 제7도 내지 11도는 각각 본 발명의 제조방법을 사용한 단일-터브 및 1쌍-터브 CMOS 장치의 형태를 도시한 도면이며,
제12도는 본 발명의 제조 방법에 따라 형성된 1쌍-터브 CMOS 장치의 양호한 실시예의 횡단면도이다.
[발명의 상세한 설명]
[발명의 배경]
[발명의 분야 ]
본 발명은 반도체 장치의 제조에 관한 것이다.
[기술배경]
상보형 금속 산화물 반도체(CMOS) 직접 회로 장치는 다른 이로운 특성중 비교적 저 전력 소비와 고 잡음 면역성 때문에 사용이 증가되어 왔다. CMOS 장치는 동일한 기판내에 n- 및 P-채널 전계 효과 트랜지스터(FET)를 포함한다. 이러한 FET는 기판의 벌크(bulk) 영역 또는 기판내에 형성된 터브(tub)(또는 터브들) 내에서 제조되며, 상기 터브 및 벌크 영역은 상당히 다른 효과적인 다수 캐리어 농도 또는 다른 다수 캐리어형을 갖는다. 한 장치 형태(단일-터브 형태)는 동일한 전도도 형태를 갖는 하나 또는 그 이상의 터브 및 반대 전도도 형태의 벌크 영역에서 생성된 FET를 사용한다. 위치에 관계없이, 각 FET의 활성 채널은 FET가 제조되는 영역의 전도도 형태와 반대되는 전도도 형태를 갖는다. 제2디바이스 구조(한쌍-터브 구조)에 있어서, FET는 두개의 상이한 종류의 터브로 제조되며 한 종류는 제2종류의 전도도 구조와 반대의 전도도 구조를 갖는다.
구조에 관계없이, CMOS 장치는 일반적으로 유사한 공정을 사용하여 제조된다. 통상적으로, 불순물을 불순물 주입 또는 고체나 개스성 불순물 소오스로 부터의 확산에 의해 기판 표면의 하나 또는 그 이상의 부분으로 합체된다. 그때 기판을 하나 또는 그 이상의 터브를 형성하기 위하여 기판의 바디내로 합체된 불순물을 확산하도록 가열된다. 가열 처리동안, 필연적으로 합체된 불순물은 모든 방향 즉, 기판내의 하향으로(깊이 방향으로), 측면으로(깊이 방향에 대해 횡으로) 확산한다. 이러한 확산 처리는 코어 터브(core tub)영역을 에워싸는 환상 영역을 생성하기 위하여 불순물이 합체된 표면 부분의 경계를 넘어 측면으로 불순물이 확산된다. 단일-터브 디바이스의 경우에 있어서, 환상 영역은 그것 양단에 천이 영역을 구성하여 전도도 유형은 코어 터브 영역의 것으로 부터 둘러싸는 기판의 것으로 변화한다. 상기 천이 대역의 임의 부분에서의 효과적인 다수 캐리어 농도는 코어(코어의 그것과 동일 전도도 형태를 갖는 부분에서) 또는 기판(기판의 그것과 동일 전도도 형태를 갖는 부분에서)의 효과적인 다수 캐리어 농도보다 낮다. 한쌍-터브 장치의 경우에 있어서, 서로를 향하는 P- 및 n-형 불순물의 측면 확산(각각 불순물 합체된 표면부로 부터의)은 혼합된 불순물 영역을 산출한다. 불순물 보상으로 인하여, 상기 공유 접촉 영역은 또한 그것의 양단에 천이 대역을 구성하여 전도도 형태는 P-형으로 부터 n-형으로 변화하며, 여기에서 효과적 다수 캐리어 농도는 코어 터브 영역의 다수 캐리어 농도보다 낮다.
종래에 제조된 CMOS 장치의 동작동안, 종종, 바람직하지 못한 누설 전류가 저 다수 캐리어 농도의 영역 즉, 천이 대역에서 전도도 형태 반전을 통하여 발생된다. 이러한 반전은 천이 대역을 교차하는 도체 예를 들어, 신호 리드로 부터 방사하는 필드에 의해 종래 동작 전압(예를 들어, 0볼트 또는 5볼트)에서 유도된다. 차례로, 상기 반전은 반전되지 않은 천이 영역에 의해 이전에 고립되어 있는 동일 전도도 형태의 영역 예를 들어 한 터브(또는 기판)내의 FET의 소오스/드레인 영역과 반대 전도도 형태 터브(또는 에워싸인 기판)내의 인접 FET의 소오스/드레인 영역 사이에 전도 경로를 발생한다. 그러한 누설 전류를 방지하기 위하여, 천이 대역내에서의 FET 형성은 피해진다. 즉, CMOS 장치의 n-채널 및 P-채널 FET의 소오스 및 드레인 영역은 천이 대역으로 부터 적어도 1㎛로 떨어진다 천이 대역이 통상적으로 4㎛ 또는 그 이상의 폭이기 때문에, 상기 FET들은 비교적 저 패킹 밀도를 초래하는 적어도 6㎛로 상호 떨어진다.
CMOS 장치의 n-채널과 P-채널 FET 사이에 예를 들어 10㎛인 비교적 큰 분리를 제공하는 것은 래치업과 같은 공지된 CMOS 장치의 일시적인 오기능이나 영구적인 장치 손살을 초래하는, 또다른 바람직하지 않은 전도 현상을 방지하는데 있다(래치업 및 래치업-방지 기술에 관한 것은 예를 들어 에스.엠.스즈가 발행한 VLSI 기술(맥그로우 힐, 1983년) 11장에 나타나 있다.).
그러므로, CMOS 장치의 개발에 종사한 사람들에게는 천이 대역의 형성을 피하고 받아들이기 어려운 래치업을 반드시 유도함이 없이 그 패킹 밀도를 허용하는 CMOS 장치를 제조하기 위한 방법이 고려되었다.
[발명의 요약]
본 발명은 천이 대역의 형성을 방지하거나 실제적으로 그 크기를 감소시키는 CMOS 장치를 제조하기 위한 방법을 포함하며, 그것은 n-채널과 P-채널 FET간의 간격을 상기 장치를 제조하는데 사용된 석판 기술의 해상도 극한값처럼 약 5㎛ 이하 또는 그와 같도록 허용한다. 본 발명은 또한 본 발명의 제조 방법에 따라 형성된 장치를 포함한다.
본 발명에 따라 천이 대역을 피하거나 천이 대역의 크기를 감소시키는 것은 하나 또는 그 이상의 터브의 형성을 유도하는 확산 단계 이전에 합체되어지는 불순물로 기판의 표면부를 부분적으로 또는 완전하게 에워싸는 트랜치(trench)를 형성함으로써 이루어진다. 그러한 트랜치는 합체된 불순물의 측면 확산이, 그러한 확산이 바람직하지 않은 영역내로 인입되는 것을 방지하거나 감소시키는데 사용된다.
트랜치는 천이 대역의 크기를 감소시키거나 형성을 방지할 뿐만 아니라, 래치업의 가능성을 실제적으로 감소시키거나 방지한다. 약 5㎛ 이하나 5㎛와 같은, 심지어는 약 1㎛ 이하의 폭을 갖는 트랜치가 쉽게 제조되기 때문에, n-채널 P-채널 FET 사이의 간격이 약 5㎛ 이나 그 이하인 래치업-없고 천이 대역-없는 CMOS 장치가 또한 쉽게 제조된다.
[상세한 설명]
천이 대역은 확산 단계(터브 또는 터브들의 형성을 유도하는) 이전에 불순물 합체된 기판 영역을 부분적으로 또는 전체적으로 에워싸는 CMOS 장치 기판내에 트랜치를 형성하여 측면 확산에 대해 방벽을 형성함으로써 피해지거나 그것의 크기를 충분히 감소시킬 수 있다. 완성된 CMOS 장치내의 트랜치의 존재는 또한 래치업의 가능성을 상당히 감소시키거나 방지한다. 다른 문맥에 사용되었지만, 본 발명에 대해 유용한 형태를 갖는 트랜치는 1983년 10월 11일 더블유. 티. 린치 및 엘.씨.파릴로에 의해 출원된 미합중국 동시 계류출원 특허원 제540,624호에 기술되어 있다.
트랜치(80)(제4도 및 5도)는 기판(10)의 불순물 합체된 영역(50)으로 부터 그러한 확산이 바람직하지 않은(그렇지 않으면 천이 대역 또는 대역들이 형성될 수도 있는) 영역(또는 영역들)(55)(제5도)으로 측면 불순물 확산을 방지시키거나 감소시키기 위하여 제공된다. 예를 들어, 종래의 석판술 및 에칭 기술을 사용하여 쉽게 형성될 수 있는 트랜치(80)는 영역(50)과 (55)사이에 위치하며, 상기 트랜치는 영역(55)을 보호하기에(즉, 수평 불순물 확산을 감소시키거나 방지하기에) 충분한 길이를 갖는다. 예를 들어, 만일 영역(55)가 영역(50)을 에워싸 모든 영역(55)이 보호되어진다면, 그때(제5도에 도시된 바와 같이) 트랜치는 또한 영역(50)을 에워싼다. 트랜치는 영역(50)의 말단에 걸쳐지거나, 완벽하게 영역(50)의 외부에 있으며, 또는 트랜치의 부분은 영역(50)의 외부에 있으며, 부분은 영역(50)의 원주의 세그먼트를 걸친다.
트랜치(80)는 폭 W을 가지며, 폭은(본 발명의 목적을 위하여) 트랜치의 두개의 마주하는 측벽을 근접시키는 두 표면의 교차에 의해 한정된 두개의 곡선과 기준 판사이에 평균 간격이다. 특히, 폭은 (1) 트랜치(80)의 제조 이전에 존재하는 표면(20)(제4도)에 대한 리스트-스쿼어-피트(least-squares-fit) 평면 근사값을 형성하고, (2)(1)에서 한정된 평면에 수직인 평행 평면을 갖는 트랜치를 커팅함에 의한(그것의 전체 길이에 걸쳐) 트랜치의 횡단면도를 취하고, 여기에서 트랜치의 횡단면도는 상호 극소로 떨어진 트랜치의 양 측벽을 가로지르며, (3) 상기 횡단면도의 각각에 도시된 바와 같이 트랜치 측벽에 선형성 리스트-스쿼어-피트 근사값을 형성하여, 그결과 두 트랜치 측벽에 근접하는 두 표면을 한정하는 두 세트의 라인을 초래하여, (4) 트랜치(80)의 반대편에 있으며, 처리중 발생된 지형을 에워싸지 않으며, 약 1㎛ 만큼 트랜치로 부터 떨어져 있으며, 그것의 길이가 약 트랜치의 길이와 동일하고 약 10㎛의 폭을 갖는 표면(20)의 두 영역을 선택하며, (5)(4)에서 선택된 영역의 각각에 리스트-스쿼어-피트 평면 근사값을 한정하여, 트랜치의 하부에 가장 가까운 평면 근사값을 기준 평면으로서 선택하여, (6)(3)에서 한정된 두 근접 표면을 갖는 기준 평면의 교선에 의해 발생된 두개의 곡선을 결정하여, (7) 두 곡선중 하나의 점으로 부터 반대 곡선으로 최단 라인을 그리며, 트랜치의 폭은 상기 라인의 평균 길이이며, 이와 같은 단계에 의해 측정된다.
양호하게, 폭 W는 트랜치를 에칭하는데 사용된 석판술의 해상도 또는 정렬 극한값처럼 작은 약 5㎛ 이거나 그 이하이다(예를 들어, 현재의 통상 광석판술은 약 1㎛의 해상도 극한값과 약 0.25㎛의 정렬 극한값을 갖는다.). 그러한 폭을 갖는 트랜치는 종래의 장치 제조 방법으로 발생된 천이 대역보다 상당히 작은 천이 대역을 초래하여, n-채널과 P-채널 FET 사이의 간격의 감소를 허용하며, 상응하여 패킹 밀도를 증가시킨다. 최고 패킹 밀도는 트랜치(FET 접경의 소오스 또는 드레인)을 접하는 FET를 제조함으로써 이루어진다.
트랜치(80)는 또한 깊이 d를 가지며, 깊이 d는 트랜치의 중심선을 기준으로 정의된다. 상기 중심선은 위의 (7)에서 규정된 선의 중간점의 궤적이다. 상기 트랜치 폭은 트랜치 중심선의 각 점을 통하여 연장하는 위의 (5)에서 규정된 기준 평면으로 부터 트랜치의 하부로 돌출하는 수선에 의해 결정된다. 상기 수선의 평균길이는 트랜치의 깊이이며, 이 깊이는 연속적으로 제조된 FET의 가장 깊은(기준 평면에 대하여) 소오스 또는 드레인 영역의 깊이와 같거나 그 이상이다(현재, 통상 유용한 CMOS 장치는 약 0.5㎛의 소오스/드레인 깊이를 갖는다). 더욱 얇은 트랜치는 소으스/드레인 영역에 인접한 천이 대역의 형성을 유도하여 바람직하지 않은 누설 전류를 초래하기 때문에 바람직하지 못하다. 양호하게, 트랜치 깊이는 약 2㎛ 이거나 그 이상이다.
한편, 천이 대역(소오스/드레인 영역보다 더 깊은 트랜치가 제공된)을 방지하는데 유용한 약 2㎛ 이하의 트랜치 깊이는 래치업의 가능성을 상당히 감소시키지 못하기 때문에 덜 바람직하다.
측벽과 표면(20)의 교점에서 기판(10)의 원표면(트랜치)(80)의 형성 이전에 존재하는 표면에 수직인 선과 트랜치 측벽(90) 사이의 예각 α(제5도에 나타난)은 일반적으로 임계각이 아니다(아래에 기술된 예외와 함께)(본 발명의 목적을 위하여, 각 α은 측벽(90)의 각 점에 대한 접선과 상기 수직선 사이의 평균 예각으로써 정의된다). 그러나, 전형적인 장치 폭 및 깊이에 대하여 약 20˚이상 큰 측벽 각 α은 천이 대역의 크기를 바람직하지 않게 작게 감소시키기 때문에 일반적으로 바람직하지 못하다. 약 20˚이나 그 이하의 측벽 각 α를 갖는 트랜치는 재활성 이온 에칭(RIE) 기법을 사용하여 쉽게 제조된다. 유용한 RIE 부식제 개스는 예를 들어, Cl2의 혼합물 및 Ar, CCl3F(프레온 11) 및 SF6을 포함한다.
CMOS 장치의 형성 및 그에 수반되는 트랜치(80)의 제조동안, 기판(10)은 장치의 터브(또는 터브들)를 형성하도록(종래의 기법을 사용하여) 가열되며, 그때 종래의 기법은 상기 장치의 P- 및 n-채널 FET를 제조하는데 사용된다. 그러나, 트랜치의 존재는 FET의 제조동안 편리하지 못한 비평면성 표면을 갖게 한다. 그러므로, 본 발명에 필수적은 아니지만, 트랜치(80)는 FET의 형성 이전에 필수적으로 평면성 표면을 존재시키기 위하여 채움 물질로 양호하게 채워진다. 예를 들어, FET의 소오스 및 드레인을 제조하는데 포함된 고온 확산 처리 동안 발생되는 균열을 피하기 위하여, 트랜치는 양호하게 열팽창 계수가 실제적으로 기판(10) 물질의 열팽창 계수와 다르지 않는 물질(100)(제5도에 나타남)로 채워진다. 즉, 기판 물질의 열팽창 계수에 대한 채움 물질의 열팽창 계수의 비율은 약 3 이하이다. 만일 예를 들어, 기판 물질이 실리콘이라면, 그때 상기 요구 조건을 충족시키는 유용한 채움 물질은 다결정 실리콘 및 비결정 실리콘을 포함하며, 그러한 채움 물질은 종래의 화학적 증기 침전(CVD) 기법을 사용하여 트랜치내로 쉽게 침전된다(다결정 실리콘은 약 0.1㎛ 이상의 입자 크기를 갖는 실리콘이며, 본 발명의 목적을 위하여, 비결정 실리콘은 약 0.1㎛나 그 이하의 입자 크기를 갖는 실리콘이나, 입자나 결정 구조를 갖지 않는 실리콘을 말한다). 그러나, 트랜치(80)를 채우기 위하여 다결정 실리콘 또는 비결정 실리콘을 사용할때, 측벽각 α는 채움 물질내의 균열 감소 결여성을 피하도록 약 5˚나 그 이상의 각을 가져야만 한다(상기 요구 조건을 충족시키는 에칭 기법에 관해서는 앞서 언급된 미합중국 특허원 제540,624호에 기술되어 있다).
필수적은 아니지만, 트랜치(80)는 양호하게 트랜치의 내부 표면 즉, 측벽(90)(제5도에 나타난)과 트랜치의 하부를 덮는 비교적 얇은 층의 유전성 물질(105)(그것의 밴드갭이 2eV 이상인)을 포함한다. 상기 유전성 물질은 바람직하지 않은 누설 및/또는 래치업-감소 전류의 전도 및 기판(10)으로 부터 채움 물질(100)로의 불순물의 확산을 방지하는데 사용한다. 유용한 유전성 물질은 SiO2및 Si3N4를 포함한다. 예를 들어, 만일 기판 물질이 실리콘이라면, 그때 SiO2층(105)은 예를 들어 트랜치 내부 표면에 인접한 실리콘을 열적으로 산화시킴으로써 트랜치의 내부 표면상에 형성된다. 한편, Si3N4층(105)은 종래의 CVD 기법에 의해 내부 트랜치 표면상에 침전된다. 상기 유전성 층(만일 사용된다면)의 두께는 약 20nm 내지 약 500nm이다. 약 20nm 이하의 두께는 채움 물질을 통과하는 단락 회로를 방지하는데 비효과적이기 때문에 바람직하지 못하며, 약 500nm 이상의 두께는 예를 들어, 열적 성장된 SiO2가 종종 고온 처리 동안 SiO2-Si 공유 영역에시 균열 및 오위치를 초래하기 때문에 바람직하지 못하다.
본 발명의 더욱 완전한 이해를 위해, 단일-터브 CMOS 장치(제1도 내지 6도에 나타난)와 한쌍-터브 CMOS 장치(제7도 내지 11도에 나타난)의 형성에 대한 본 발명의 제조 방법의 응용이 아래에 기술되었다. 단일-터브 CMOS 장치에서의 기판(10)(제1도에 나타난)은 실리콘으로 형성되며, P-형 전도도를 갖는다. 전형적으로, 기판(10)내의 도우핑 레벨은 약 1013cm-3내지 1017cm-3이다. 약 1013cm-3이하의 도우핑 레벨은 너무 낮은 도우핑 레벨을 갖는 기판내에 형성된 FET의 소오스로부터 드레인으로 펀치-스루우(punch-through)를 초래하기 때문에 일반적으로 바람직하지 못하며, 한편, 약 1017cm-3이상의 도우핑 레벨은 바람직하지 않게 큰 소오스/드레인 대 기판 전기 용량을 초래하기 때문에 일반적으로 바람직하지 못하며, 그러한 도우핑 레벨을 갖는 기판은 터브 확산 처리동안 보상하는데(전도도 형태나 효과적인 다수 캐리어 집중도를 변화시키는) 어려움이 있다.
단일-터브 CMOS 장치의 형성을 위한 본 발명의 제조 방법의 응용에서의 제1단계는 기판(10)의 영역내로 불순물을 합체시키는 것을 포함한다. 이것은 종래의 주입 또는 확산기법을 사용하여 쉽게 이루어진다. 이전의 기법에 있어서, 불순물은 예를 들어, 이온화된 불순물의 비임을 상기 영역에 주사시킴에 의해 기판(10)의 영역내로 합체된다. 양자택일로, 마스킹 층은 상기 영역의 표면을 윤곽을 그리는(즉, 상기 영역의 표면을 제외한 기판 표면의 모두를 덮는) 기판 표면상에 형성되며, 그때 마스크-커버된 기판 표면은 이온화된 불순물의 흐름을 위하여 과노출된다. 후자의 기법에 있어서, 상기 영역의 표면은 또한 마스크에 의해 윤곽이 잡히며, 마스크-커버된 기판 표면은 불순물-포함 개스 또는 고체로 노출된다.
만일 불순물 합체 공정이 기판(10) 표면(20)의 영역(50)(제2도에 나타난)을 윤곽을 잡도록 마스크의 사용을 포함한다면, 그때 그러한 마스크는 에를 들어 제1도 내지 2도에 도시된 바와 같이 실리콘 산화물 층(30)을 형성하도록 표면(20)을 처음으로 열적 산화시킴으로써 형성된다. 층(30)의 두께는 약 0.05㎛ 내지 0.3㎛ 이다. 약 0.05㎛ 이하의 두께를 갖는 층은 종종 바람직하지 않게 많은 작은 구멍을 갖기 때문에 바람직하지 못하며, 반면 0.3㎛ 이상의 두께를 갖는 층은 일반적으로 불필요하게 두꺼우므로 바람직하지 않다. 층(30)은 그때 패턴화되며, 즉, 영역(50)을 덮는 층(30)의 부분은 종래의 석판 인쇄 및 에칭 기법에 의해 제거된다. 예를 들어, 내식막(40)은 실리콘 산화물 층(30)의 표면상에 침전되어, 선택적으로 노출되며, 층(30)은 패턴화된 내식막을 통하여 에치된다. 유용한 부식제는 예를 들어, 불화수소산을 함유하는 액체를 포함한다. 패턴화된 내식막을 통하여 에치된다. 유용한 부식제는 예를 들어, 불화수소산을 함유하는 액체를 포함한다. 패턴화된 내식막(40)과 결합하여, 또는 홀로 패턴화된 실리콘 산화물 층(30)은 바람직한 마스킹 층을 구성한다(만일 불순물이 주입되어진다면, 실리콘 산화물 층(30)을 에치시키는 것은 종종 불필요하다. 즉, 많은 예에 있어서, 패턴화된 내식막(40)은 불순물 침투를 방지하는데 충분할만큼(특정 불순물 및 불순물 에너지와 비교하여) 두꺼워, 주입 마스크로써 수행하는데 충분할 만큼 두꺼우며, 반면 층(30)의 두께는 준비가 된 불순물 침투를 허용시키는데 충분할 만큼(특정 불순물 및 불순물 에너지에 비교하여)작다.
패턴화된 실리콘 산화물 층(30)(패턴화된 내식막 층(40)과 결합하여 또는 홀로)은 표면(20)의 나머지를 차폐하여, 영역(50)은 예를 들어 인과 같은 n-형 불순물로 주입된다. 본 장치의 설계를 위하여, 단위 면적당 주입된 불순물의 수는 약 3×1011cm-2내지 1×1014cm-2이다. 약 3×1011cm-2이하의 주입 레벨은 기판(10)내의 터브내에 연속적으로 형성된 FET의 소오스 및 드레인으로 부터 기판(10)으로 펀치-스투우를 종종 초래하기 때문에 바람직하지 못하며, 약 1×1014cm-2이상의 주입 레벨은 바람직하지 않게 큰 소오스/드레인 대 기판 전기 용량을 초래하기 때문에 바람직하지 못하다.
이전의 제조 방법과 대조를 이루어, 천이 대역의 형성을 방지하기 위하여, 트랜치(80)(제4도에 도시됨)는 확산 단계 이전에 또는 예를 들어 주입 단계인 불순물 합체 단계 이전에 표면(20)내에 형성되며, 트랜치는 영역(50)의 모두 또는 부분을 에워싼다. 양호하게, 트랜치는 마스킹 층(30)에 의해 윤곽이 잡힌 경계에 걸쳐진다.
트랜치(80)는 석관 인쇄 및 에칭 기법을 사용하여(제3도 내지 4도에 도시된 바와 같이) 쉽게 형성된다. 즉, 에치 마스크(60)는 처음으로 형성되어, 그것은 에치되어질 홈내로 기판(10)의 부분을 확정한다. 유용한 에치 마스크는 예를 들어, 종래의 CVD 기법을 사용하여 패턴화된 SiO2층(30) 및 영역(50)상에 침전되는 SiO2(제3도에 도시됨)의 층(60)을 포함한다. 상기 침전된 층(60)은 그때 예를 들어, 내식막을 패턴화시켜 층(60)상에 내식막을 형성시킴으로써 패턴화되며, 그때 상기 SiO2층(60)은 패턴화된 내식막을 통하여 에칭된다(내식막의 패턴화 동안, 패턴화된 SiO2층(30)의 단부에서의 단계는 내식막을 선택적으로 노출시키는데 사용된 마스크를 정렬시키는 기준 표시로써 사용된다). 유용한 부식제는 예를 들어, CHF3-함유 대기를 내공하는 플라스마를 포함한다. SiO2층(60)의 두께는 약 0.1㎛ 내지 2㎛이며, 약 0.1㎛ 이하의 두께를 갖는 층은 트랜치를 에치하는데 사용된 부식제를 견디어낼 수 없으므로 바람직하지 못하며, 약 2㎛ 이상의 두께를 갖는 층은 바람직하지 않게 큰 트랜치 가로 세로비를 초래하여 트랜치 에칭의 어려움을 증가시키므로 바람직하지 않다. 기판(10)은 트랜치(80)를 형성하기 위하여 에치 마스크로써 패턴화된 SiO2층(60)을 사용하여 에치된다.
만일 원한다면, 유전성 물질의 얇은 층은 트랜치(80)의 내부 표면상에 형성되며, 상기 트랜치는 앞서 기술된 바와 같이, 채움 물질(100)(제5도에 도시됨)로 채워진다.
트랜치의 제조후, 트랜치 채움 단계 전후, 기판(10)은 기판의 몸체내로 주입된 불순물을 확산하도록 가열 되어, n-터브의 단일-터브 CMOS 장치를 형성한다. 그후, 종래의 기법이 각각 n-터브 및 P-기판내에 P- 및 n-채널 FET를 제조하는데 사용된다.
본 발명의 제조 방법의 양호한 실시예에 있어서, 기판(10)은 예를 들어 적당히 도우프된 P-형 전도도의 비교적 두껍게 도우프된 벌크 영역(12)과 비교적 얇은(벌크 영역(12)과 비교하여) 층(14)을 포함하며, 층(14)의 전도도 형태는 영역(12)의 전도도 형태와 동일하다(제6도에 도시됨). 층(14)은 양호하게 종래의 기상 에피텍셜 성장을 사용하여 벌크 영역(12)상에 에피텍셜 성장된다. 앞서 기술된 바와 같이, n-형 불순물은 표면(20)의 영역(50)내로 합체되며, 트랜치(80)는 적당히 도우프된 층(14)의 두께를 통하여 거의 에치되며, 부분적으로 또는 완전하게 주입된 영역(50)을 에워싼다. 연속적인 확산 처리 동안, 영역(50)내로 합체된 불순물은 n-터브를 형성하기 위하여 층(14)내로 하향으로 확산할 것이며, 반면 벌크 영역(12)으로 부터의 P-형 불순물은 트랜치(80)의 하부를 넘어 상향으로 확산할 것이다(그러므로 벌크 영역(12)은 층(14)내로 연장된다). 결과로써, 트랜치는 두껍게 도우프된 벌크 영역(12)내로 연장할 것이며, 그것은 또한 래치업의 가능성을 감소시키기 때문에 유리하다.
벌크 영역(12)내의 도우핑 레벨은 약 1017내지 1021cm-3범위이며, 약 1020cm-3이 양호하다. 약 1017cm-3이하의 도우핑 레벨은 래치업의 가능성을 충분히 감소시키기 못하며, 그러므로 만일 래치업이 피해진다 하더라도 바람직하지 못하다. 약 1021cm-3이상의 도우핑 레벨은 너무 높은 도우핑 레벨이 벌크 영역(12)으로부터 층(14)내로 불순물의 바람직하지 않게 큰 외부 확산을 초래하고, 또한 벌크 영역(12)상에 층(14)을 에피텍셜 성장시키는데 어려움을 증가시키므로 바람직하지 못하다.
층(14)은 약 1㎛ 내지 20㎛의 두께와, 약 1013내지 1017cm-3의 도우핑 레벨을 가져야만 한다. 본 장치 설계에 대해, 약 1㎛ 이하의 두께는 바람직하지 않은 저 전압에서, 층(14)내에 형성된 FET의 드레인과 벌크 영역(12) 사이에 강복 현상을 초래하기 때문에 바람직하지 못하다. 약 20㎛ 이상의 두께는 유사한 도우핑 레벨을 갖는 벌크 기판에 걸쳐 약간의 동작 장점을 제공하지만, 배제되지 않기 때문에 바람직하지 못하다. 약 1013cm-3이하의 도우핑 레벨은 한 FET의 소오스의 층(14)내에 형성된 인접 FET의 드레인 사이에 펀치-스루우(punch-through)를 초래하기 때문에 바람직하지 못하며, 약 1017cm-3이상의 도우핑 레벨은 층(14)내에 형성된 FET와 연관된 바람직하지 않게 큰 접합 용량을 초래하기 때문에 바람직하지 못하다.
층(14)의 표면의 용역(50)내로 합체된 단위면적당 불순물의 수는 일반적으로 약 3×1011cm-2내지 1×1014cm-2이다. 상기 영역 외부의 불순물 합체 레벨은 상기 주어진 이유 때문에 바람직하지 못하다.
예를 들어, P-형 실리콘 기판(10)(제7도에 도시됨)내에 1쌍-터브 CMOS 장치를 형성하기 위한 본 발명의 제조 방법의 응용은 일반적으로 상기 기술된 그것과 유사하다. 여기에서, 기판(10) 내부의 도우핑 레벨은 일반적으로 약 1014내지 1016cm-3이어야만 한다. 약 1014cm-3이하의 도우핑 레벨을 갖는 기판은 바람직하지 않게 고 저항성을 가져, 그러한 기판내에 형성된 장치로 부터 방사하는 기판 전류에 대하여 바람직하지 않고 고 전압 강하를 초래하기 때문에 바람직하지 못하다. 약 1016cm-3이상의 도우핑 레벨을 갖는 기판은 터브를 형성시키기 위하여 그러한 기판을 조절가능하게 보상시키는데 어려움을 초래하므로 바람직하지 못하다.
본 발명의 한 실시예를 사용하여 1쌍-터브 CMOS 장치를 제조할때(제7도 내지 11도에 도시됨), n-형 불순물 및 P-형 불순물은 각각 기판(10)의 표면(20)의 제1 및 제2영역(50) 및 (55)내에 합체된다. 불순물은 예를 들어, 실리콘 산화물 층(110)과 실리콘 질화물 층(120)을 포함하는 표면(20)상에 마스킹 층을 처음으로 형성함으로써 영역(50)내로 합체된다. 층(110)은 예를 들어, 기판(10)을 열적 산화시킴으로써 형성되며, 층(120)은 예를 들어, 종래의 CVD 기법으로 침전된다. 실리콘 산화물 층(110)의 두께는 약 10nm 내지 50nm이며, 약 35nm이 양호하다. 약 10nm 이하의 두께를 갖는 실리콘 산화물 층은 일반적으로 너무나 얇아 연속적으로 침전된 실리콘 질화물(전형적으로 장력하에 침전된)로 부터 밑에 있는 실리콘으로 압력 전달을 방지하지 못하며, 실리콘내에 압력 감소된 결점을 초래한다. 약 50nm 이상의 두께를 갖는 층은 바람직하지 않게 큰 수평 크기를 갖는 영역(50)상에 형성된 연속적으로 제조된 실리콘 산화물 층(아래에 기술됨)(130)을 종종 초래하기 때문에 바람직하지 못하다. 실리콘 질화물 층(120)의 두께는 약 30nm 내지 200nm이며, 약 100nm이 양호하다. 약 30nm 이하의 두께는 너무나 얇은 층이 산화 마스크로써 수행하는데 즉, 영역(50)의 연속적인 산화 동안 영역(55)의 또다른 산화를 방지시키는데 비효과적이므로 바람직하지 못하다. 약 200nm 이상의 두께는 밑에 있는 실리콘 내에 압력 감소된 결점을 초래하기 때문에 바람직하지 못하다.
표면(20)의 영역(50)은 합체되어지는 n-형 불순물 내로 새로 윤곽이 잡혀지며, 즉 영역(50)을 덮는 층(120) 및 (110)의 부분을 제거시킴으로 노출시킨다. 이것은 예를 들어, 층(120)의 상부 표면상에 내식막(125)을 침전시키고, 내식막(125)을 선택적으로 노출 및 발생시키고. 에치 마스크로써 내식막을 사용하는 동안 층(120) 및 (110)을 에칭시킴으로써 이루어진다. 유용한 부식제는 예를 들어, CHF3및 O2의 대기내에 내공된 플라스마를 포함한다. 표면(20)의 나머지를 차폐하는 패턴화된 층(120) 및 (110)과 함께 내식막을 제거한 후, 인광성 물질과 같은 n-형 불순물은 영역(50)내로 합체된다(대안으로, 만일 n-형 불순물이 주입된다면, 실리콘 산화물 층(110)을 패턴화시키거나, 패턴화된 내식막을 제거시키는 것은 불필요하다. 즉, 패턴화된 내식막(125)과 패턴화된 실리콘 질화물 층(120)의 합산된 두께는 불순물 침투를 방지할 만큼 충분하여(특정 불순물 및 불순물 에너지에 비교하여) 주입 마스크로써 수행하는데 충분한 두께이다. 한편, 실리콘 산화물 층(110)은 준비된 불순물 침투를 허용하기에 충분할(특정 불순물 및 불순물 에너지에 비교하여)만큼 작다. 단위면적당 합체된 불순물의 수는 약 3×1011내지 1014cm-2이다. 상기 영역 외부의 도우핑 레벨은 상기 주어진 이유 때문에 바람직하지 못하다.
합체되는 예를 들어, 영역(55)으로 주입되는 P-형 불순물로 부터 영역(50)을 보호하기 위하여, 실리콘 산화물 마스킹 층(130)이 영역(50)에 형성되어 있다. 이러한 것은, 예를 들어, 기판(10)을 열적 산화시키므로써 성취된다. 실리콘 질화물 층(120)과 실리콘 산화물 층(10)은 산화에 대항하여 영역(55)을 보호한다. 실리콘 산화물 층(130)의 두께는 약 100nm 내지 약 600nm 정도이며, 보통 약 400nm이다. 약 100nm 이하인 두께를 갖고 있는 층은 P-형 불순물이 영역(50)에 침투하는 것을 막기에 불충분한 두께이므로 바람직하지 않다. 약 600nm 이상인 두께를 갖고 있는 층은 종종 실리콘 질화물 층(120) 측면 아래로 연장되고, 피복된 영역이 P-형 불순물로 부터 차폐되어 결과적으로 n터브와 P터브 사이에 간격이 바람직하지 않게 증가하므로 바람직하지 않다.
층(120)에 형성된 임의 실리콘 산화물이 HF 용액과 같은 부식제로 제거된 후에, 실리콘 질화물 층(120)은 뜨거운(섭씨 160 내지 180도) 인광성의 산과 같은 부식제로 제거된다. 다음에 영역(55)에는, 예를 들어, 비교적 얇은 실리콘 산화물 층(110)을 통하여 붕소와 같은 P-형 불순물이 주입된다. 단위면적단 주입된 불순물의 수는 약 3×1011cm-2내지 악 1×1014cm-2정도이다. 이러한 범위를 벗어나는 주입 레벨은 상기 주어진 이유 때문에 바람직하지 않다. 트랜치(80)는 트랜치가 에치되는 기판의 부분을 나타내는 에치마스크(단일 터브 장치와 함께 사용된 에치 마스크(60)와 비슷함)를 초기 형성하므로써 제조된다(제10도에 도시된 것과 같음). 유용한 에치 마스크는 예를 들어, 층(110) 및 (130)상에 침전되는 SiO2의 층(135)을 포함한다. 층(135),(130) 및 (110)은 층(135)에 내식막을 입히기 위하여, 에치 마스크와 같은 패턴화된 내식막을 사용하는 동안 내식막을 패턴화 시키고 난 뒤 밑에 있는 SiO2층을 에칭하므로써 패턴화된다(내식막을 패턴화시키는 동안, 실리콘 산화물 층(110)과 (130) 사이의 경계에서의 단계는 내식막을 선택적으로 노출시키는데 사용된 마스크를 일렬로 하는데에 기준으로 사용된다). 층(135)의 두께는 약 0.1㎛ 내지 약 2㎛이다. 이러한 범위를 벗어난 두께는 상기 주어진( 층(60)에 관해서) 이유 때문에 바람직하지 않다. 기판(10)이 에치된 다음 에치 마스크로 패턴화된 SiO2층(135),(130) 및 (110)을 사용하므로써 트랜치(80)가 형성된다. 이러한 트랜치는 똑같은 폭, 깊이 및 측벽 각 한게를 갖고 있다.
대안적인 트랜치 제조 공정에서, 실리콘 산화물 층(110 및 130)은 제거되며, 에치 마스크는, 예를 들어, 기판을 초기에 열적으로 산화시킨 다음(산화된) 기판(20)상에 실리콘 산화물을 침전시키므로써 형성된다. 결과의 SiO2층의 연결된 두께는 약 0.1㎛ 내지 2.㎛이며 이러한 범위를 벗어나는 두께는 상기 설명된 이유 때문에 바람직하지 않다. 열적 성장 및 침전된 SiO2가 패턴화된 다음, 에치 마스크와 같은 패턴화된 SiO2를 사용하므로써 기판은 에치된다.
기판(10)은 가열되며 n 터브 및 P터브(제11도에 도시됨)가 형성되며, 원한다면 트랜치(80)는 채움 물질로 채워진다. 제11도에 도시된 1쌍-터브 CMOS 장치를 산출하기 위하여(종래의 기술을 사용하여) 하나 또는 그 이상의 n채널 FET(160)는 P-터브(150)에 형성되어 있고, 하나 또는 그 이상의 P채널 FET(170)는 n터브(140)에 형성되어 있다.
상기 주어진 이유 때문에. 사익 1쌍-터브 장치는 제12도에 도시된 장치가 산출되도록 하기 위하여 비교적 얇으며 적당히 도우프된 층(14)을 지지하는 비교적 많이 도우프된 영역(12)을 포함하는 기판(10)에 형성되어 있다. 벌크 영역(12)과, 층(14)과 n터브 및 P터브(140 및 150)의 도우핑 레벨 및 두께는 상기 주어진 것들과 동일하다.
다음은 FET-제조 단계를 제외하고 발명적인 제조 방법을 사용하는 1쌍-터브 CMOS 장치의 제조를 설명한다.
10.2cm(4-인치) 실리콘 웨이퍼(P형 도전율과 2×1014cm-3의 도우핑 레벨을 갖고 있음)는 약 2분 동안 1부 HF에 대해 H2O의 100부를 포함하는 용액으로 상단 표면을 접촉시키므로써 세척된다. 웨이퍼가 대기중 에서 섭씨 950도로 가열되어 세척된 SiO2층의 두께는 멜립스 미터로 35nm로 측정되었다.
실리콘 질화물의 층은 종래의 저압력 화학 증기 침전(LPCVD) 기법을 사용하여 실리콘 이산화물 층의 상단 표면에 침전되어 있다.
실리콘 질화물 층의 두께는 나노스펙트럴 포토미터에 의해 120nm로 측정되었다.
뉴져지 펠리세이드 파크의 헌트 화학 회사에 의한 상표 HRR-204로 판매된 포지티브 광내식막의 1㎛ 두께 층은 종래의 스핀-침전 기술을 사용하여 실리콘 질화물 층의 상단 표면상에 배치되어 있다. 내식막의 선택된 면적은 약 420nm와 같은 파장의 빛으로 노출되며, 내식막은 HPR 디벨러퍼에 성장되어 내식막에 칩의 패턴이 제한되고 실리콘 질화물의 상단 표면의 대응하는 면적이 노출된다. 창의 치수는 약 8㎛×8㎛ 내지 약 2nm×2nm 정도이다.
에치 마스크로 패턴화된 HPR-204 내식막을 사용했을때는 실리콘 질화물 층은 실리콘 산화물 층의 상단표면의 (대응)면적이 노출되도록 CHF3및 O2의 대기중에 에치된 종래의 반응 이온이었다. 주입 마스크로 작용하는 패턴화된 내식막 및 실리콘 질화물 층에 의해 인광성 이온은 피복되지 않은 실리콘 산화물 영역을 통하여 실리콘 웨이퍼에 주입되어 실리콘 웨이퍼의 n형 표면이 형성된다. 상기 이온은 약 100KeV의 에너지를 가지고 있으며, 그 조사량은 2×1012cm2이다.
내식막을 제거한 후에, 실리콘 산화물의 새로운 400nm-두께인 층은 산소 대기중에서 80분 동안 섭씨 100도로 웨이퍼를 가열시키므로써(산화 마스크로서 패턴화된 실리콘 질화물을 사용하여) 주입 영역의 각각에 걸쳐 성장되었다. 이러한 열처리는 또한 실리콘 질화물 층(에치되지 않은 부분)상에 실리콘 산화물의 원하지 않는 층의 형성되는 결과가 된다. 상기 원하지 않는 층은 웨이퍼를 30초 동안 1부의 버퍼된 HF에 대해 7부의 H2O를 함유하는 용액속에 담가두므로써 제거되었다. 이때 패턴화된 실리콘 질화물 층은 웨이퍼를 30분 동안 뜨거운(섭씨 160도) 인광성 산에 담가두므로써 제거되었다.
웨이퍼의 인광성 주입 표면 영역을 차폐하는 새로 성장된 실리콘 산화물로 인해, 실리콘 질화물로 먼저 피복되고 다음에 고유의 35nm 두께의 실리콘 산화물로 피복된 웨이퍼 표면 영역에 붕소 이온(P-형 불순물)이 (35nm 두께의 실리콘 산화물을 통하여) 주입되어 N형 웨이퍼 표면 영역을 둘러싸는 P형 웨이퍼 표면 영역이 형성되었다. 붕소 이온의 에너지는 약 30KeV이고, 그 조사량은 4×1012cm-2였다.
실리콘 산화물의 새로운 1㎛ 두께의 층은 종래의 LPCVD 기법을 사용하여 상단 웨이퍼 표면을 피복하는 실리콘 산화물의 상단 표면상에 침전되었다. 새로 침전된 실리콘 산화물의 밀도는 산소 대기에서 30분 동안 950도로 웨이퍼를 가열하므로써 증가되었다.
트랜치는 HPR-204 내식막의 1㎛ 두께 층을 새로이 침전되어 새로운 밀도를 갖고 있는 산화물 층의 상단 표면에 초기 스핀 침전시키므로써 인광성 주입된 웨이퍼 영역의 각각을 둘러싸고 웨이퍼에 형성되었다. 내식막은 인광성 주입된 웨이퍼 표면 영역의 각각을 둘러싸는 내식막에 트랜치 같은 창이 형성되도록 노출되었고 또한 발전되었다. 창의 폭은 약 1.25㎛이다.
에치 마스코로써 패턴화된 내식막을 사용하면, 그때 커버되지 않은 영역의 실리콘 산화물과 밑에 있는 실리콘은 CFCld3 U가 6표준 cm2/분(sccm)으로 흐르고, Cld2 U가 18sccm으로 흐르며, Ar이 100sccm으로 흐르는 대기내에서 1시간동안 재활성 이온 에치된다. 반응기 챔버내의 주위 온도는(웨이퍼 -베어링) 전력 전극상의 DC 비어어스가 300볼트인 동안 4pa(30밀리 토르)였다. 실리콘에서 결과 트랜치의 각각은 폭이 약 1.5㎛이고, 깊이는 3㎛이며 측벽은 제9도의 본래 기판 표면에 직각으로 되어서 예각(α, 제5도에 도시됨)으로 형성되었다.
패턴화된 내식막을 제거한 후에, 상단 웨이퍼 표면을 피복하는 실리콘 산화물은 약 0.2㎛ 만큼 얇아졌고, 트랜치 측벽은 웨이퍼를 1분동안 버퍼된 HF 1부에 대하여 H2O의 7부를 함유하고 있는 용액에 담가두므로써 세척되었다.
변위 지역의 형성을 막는 작용을 하는 트랜치로 인해 약 2.5㎛의 깊이를 갖고 있는 n 및 P터브는 10퍼센트의 O2와 90퍼센트의 N2를 함유하는 대기에서 섭씨 1150도의 온도로 2시간동안 웨이퍼를 가열시키므로써 웨이퍼에 형성되었다. 이러한 가열 처리는 각 트랜치의 내부 표면상에 50nm 두께를 갖고 있는 실리콘 산화물의 층이 형성된 결과가 되었다.
터브의 형성후에, 트랜치는 LPCVD 기법을 사용하여 웨이퍼상에 폴리실리콘의 1.5㎛ 두께의 층을 침전시키므로써 폴리실리콘으로 채워졌다. 이러한 폴리실리콘은 상단 웨이퍼 표면을 피복하는 실리콘 산화물 층이 도착할때까지 Cl2및 Ar의 대기에서, 프라즈마 스트럭(struck)을 사용하여 에치되었다. 이와 같이 트랜치 외부에 있는 폴리실리콘은 트랜치내에 폴리실리콘을 그대로 두므로서 제거되었다.

Claims (8)

  1. 표면을 포함하는 기판(10)내로 불순물을 구비하는 확산제를 합체시키는 단계와, 상기 불순물은 상기 표면의 영역내로 합체되며, 상기 불순물을 상기 기판의 부분내로 확산시키는 단계와, 상기 장치의 제조를 완성시키는 단계를 포함하는 반도체 장치 제조 방법에 있어서, 상기 확산 단계 이전에 트랜치(80)를 상기 표면내에 형성시키며, 상기 트랜치는 부분적으로 또는 완전하게 상기 영역을 에워싸는 단계와. 상기 트랜치는 폭(W)이 W ≤ 5㎛이고 깊이(d)는 d ≥ 2㎛이며 측벽과 트랜치의 교차점에서 상기 표면에 수직인 선과 이루는 예각 α는 5˚ ≤ α ≤ 20˚을 형성하는 단계와, 상기 확산 단계 후에 기판 물질의 열적 팽창계수의 3배보다 작은 열적 팽창계수를 갖는 물질(100)로 상기 트랜치를 채우는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 기판은 반도체 물질을 포함하며, 합체된 불순물의 전도도 형태는 상기 반도체 물질의 전도도 형태와 반대인 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제1항에 있어서, 상기 기판은 비교적 얇은 층의 반도체 물질을 지지하는 벌크 영역의 반도체 물질을 포함하며, 비교적 얇은 층의 반도체 물질의 전도도 형태는 상기 벌크 영역의 전도도 형태와 동일한며, 상기 트랜치는 비교적 얇은 층내에 있는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제1항에 있어서, 상기 완성 단계는 상기 기판의 확산부내에 제1전계 효과 트랜지스터를 형성하는 단계와, 상기 기판내에서 상기 확산부 외부로 제2전계 효과 트랜지스터를 형성하는 단계를 포함하며, 상기 제1트랜지스터의 채널 전도도 형태는 상기 제2트랜지스터의 채널 전도도 형태와 반대인 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제4항에 있어서, 상기 트랜지스터 중의 하나 또는 둘 모두가 상기 트랜치에 대해 인접하여 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제4항에 있어서. 상기 트렌지스터의 각각은 소오스 및 드레인을 포함하며, 상기 트랜치의 깊이는 상기 트랜지스터의 가장 깊은 소오스 또는 드레인의 깊이와 같거나 그 이상인 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제4항에 있어서, 상기 트랜치는 상기 트랜지스터의 형성 이전에 채움 물질(f
    iller material)로 채워지는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제7항에 있어서, 상기 기판과 상기 채움 물질은 실리콘을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
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