JP4053435B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4053435B2 JP4053435B2 JP2003012549A JP2003012549A JP4053435B2 JP 4053435 B2 JP4053435 B2 JP 4053435B2 JP 2003012549 A JP2003012549 A JP 2003012549A JP 2003012549 A JP2003012549 A JP 2003012549A JP 4053435 B2 JP4053435 B2 JP 4053435B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- region
- gate
- dimension
- electrode portion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に絶縁層で絶縁分離されたＳＯＩ（Silicon On Insulator）基板にＭＩＳトランジスタを形成した半導体装置に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の高速化、高密度化および低消費電力化の要望に伴い、絶縁層上に設けたシリコンからなる半導体層に半導体素子を形成する、いわゆるＳＯＩ基板にＭＩＳトランジスタ（以下、「ＳＯＩ型ＭＩＳトランジスタ」と称す）を形成した半導体装置の開発が進められている。このＳＯＩ型ＭＩＳトランジスタは、素子間を絶縁分離することによって、トランジスタ底面となる基板側をも含めた完全絶縁分離が可能となるため、リーク電流の低減、電流駆動能力の向上および短チャネル効果の抑制などを図ることができる。このため、今後クォータミクロンオーダの微細なメモリデバイスやロジック回路の基本トランジスタ構造として期待されている。
【０００３】
しかしながら、一般的なＳＯＩ型ＭＩＳトランジスタでは、ソース・ドレイン拡散層および素子分離絶縁膜で囲まれたチャネル領域（以下、「ボディ領域」とも称す）は外部から電位を与えずフローティングな状態となるため、ホットキャリア効果により発生した多数キャリアがボディに蓄積することによる基板浮遊効果が生じる。これにより、トランジスタ特性が変動してしまうという課題がある。例えば、ドレイン電流−ゲート電圧（ＩD−ＶG ）特性に見られる急峻な電流の立ち上がり、ＩD−ＶD特性に見られるキンク現象、ソース／ドレイン耐圧の低下、ＩD−ＶG特性に見られるラッチ現象等が生じ、ＳＯＩ型ＭＩＳトランジスタの特性が劣化する。このような特性の劣化は、基板が浮遊状態になっていることによるものであり、寄生バイポーラ効果と呼ばれる。
【０００４】
この基板浮遊状態による寄生バイポーラ効果を防止する方法として、ボディコンタクト領域に電極を形成しボディの電位を固定することができるＳＯＩ型ＭＩＳトランジスタ（以下、「ボディコンタクト付きＳＯＩ型ＭＩＳトランジスタ」と称す）が提案されている（例えば、特許文献１参照）。
【０００５】
以下、従来のボディコンタクト付きＳＯＩ型ＭＩＳトランジスタを有する半導体装置について説明する。図４は、従来のボディコンタクト付きＳＯＩ型ＭＩＳトランジスタの一例であり、（ａ）は平面図、（ｂ）は同図（ａ）のＸ−Ｘ断面図である。
【０００６】
図４に示すように、ボディコンタクト付きＳＯＩ型ＭＩＳトランジスタは、半導体基板からなる支持基板５１と、支持基板５１上に形成されたシリコン酸化膜からなる絶縁層５２と、絶縁層５２上に形成されたシリコンからなる半導体層５３とで構成されたＳＯＩ基板５０を用いて形成されており、支持基板５１と半導体層５３とが絶縁層５２により互いに電気的に絶縁分離されている。
【０００７】
そして、素子分離絶縁膜５４に取り囲まれた半導体層５３の領域には、ｎ型の高濃度ソース・ドレイン拡散層５５と、高濃度ソース・ドレイン拡散層５５に挟まれたｐ型のチャネル領域５６と、チャネル領域５６に接続されたｐ型のボディ引き出し領域５７と、ボディ引き出し領域５７に接続されたｐ型の高濃度ボディコンタクト領域５８とが形成されている。
【０００８】
また、ゲート電極５９は、ボディ引き出し領域５７、チャネル領域５６および素子分離絶縁膜５４の上部に跨ってゲート絶縁膜６０を介して形成されており、ボディ引き出し領域５７の上部に位置する第１ゲート電極部５９ａと、チャネル領域５６の上部に位置する第２ゲート電極部５９ｂと、素子分離絶縁膜５４の上部に位置する第３ゲート電極部５９ｃとで構成されている。第１ゲート電極部５９ａと第２ゲート電極部５９ｂの接続箇所５９ａｂはテーパー形状を有しており、第２ゲート電極部５９ｂと第３ゲート電極部５９ｃの接続箇所５９ｂｃは直角形状を有している。
【０００９】
ここで、ボディ引き出し領域５７の上に第１ゲート電極部５９ａが設けられているのは、ソース・ドレインのｎ＋領域（５５）とボディコンタクトのＰ−およびＰ＋領域（５８）を分離するためである。現状では、サリサイドプロセスのため、ｎ−ｐ分離ができない。
【００１０】
また、従来、第１ゲート電極部５９ａと第２ゲート電極部５９ｂの接続箇所５９ａｂをテーパー形状にしていたのは、以下の２つの理由からである。
【００１１】
ａ）ゲート酸化膜の問題：直角形状であると、ゲートエッチ時にイオンアタックが集中し、ゲート酸化膜の初期特性または信頼性が悪くなる懸念があった。
【００１２】
ｂ）トランジスタの駆動力に伴う問題：第１ゲート電極部５９ａと第２ゲート電極部５９ｂの接続箇所５９ａｂ、第２ゲート電極部５９ｂと第３ゲート電極部５９ｃの接続箇所５９ｂｃの両方が直角形状の場合、実効的なゲート幅Ｗが小さくなり、レイアウト面積が大きくなる。
【００１３】
そして、ゲート電極５９の側壁には側壁絶縁膜６１が形成されており、ゲート電極５９が形成された基板上には層間絶縁膜６２が形成されている。
【００１４】
また、素子分離絶縁膜５４上に位置するゲート電極５９の第３ゲート電極部５９ｃは、層間絶縁膜６２に設けられたコンタクト６３ａを介して配線６４ａに接続されており、高濃度ボディコンタクト領域５８は、コンタクト６３ｂを介して配線６４ｂに接続されている。さらに、高濃度ソース・ドレイン拡散層５５上にもコンタクト６３ｃが設けられており、それぞれ配線に接続されている。なお、図４（ａ）では、配線６４ａ、６４ｂは図示しておらず省略している。
【００１５】
【特許文献１】
特開２００１−２９８１９５号公報（第３−６頁、図１）
【００１６】
【発明が解決しようとする課題】
しかしながら、上述した従来のボディコンタクト付きＳＯＩ型ＭＩＳトランジスタを有する半導体装置では、下記のような問題がある。
【００１７】
図４（ａ）に示すような従来の構造では、第１ゲート電極部５９ａと第２ゲート電極部５９ｂの接続箇所５９ａｂはテーパー形状を有しており、第２ゲート電極部５９ｂと第３ゲート電極部５９ｃの接続箇所５９ｂｃは直角形状を有している。この構成では、第２ゲート電極部５９ｂと活性領域（半導体層５３）とオーバーラップ領域が実効的なチャネル領域となる。そのため、活性領域に対してゲート電極５９がゲート幅方向にアライメントずれを起こした場合、ゲート幅方向における第２ゲート電極部５９ｂと活性領域とのオーバーラップ幅、すなわち実効的なチャネル幅が変化する（ばらつく）ため、ドレイン電流の変化量（ばらつき）が大きくなるという課題がある。
【００１８】
本発明は、基板浮遊効果による寄生バイポーラ効果を防止し、かつ、アライメントずれに伴うドレイン電流の変化量の低減を行い、設計精度の良いボディコンタクト付きＳＯＩ型ＭＩＳトランジスタを有する半導体装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明の請求項１記載の半導体装置は、支持基板と支持基板上に形成された絶縁層と絶縁層上に形成された半導体層とで構成されたＳＯＩ基板に形成されたＭＩＳトランジスタを有するもので、ＭＩＳトランジスタは、半導体層の素子分離領域に設けられて絶縁層に達する素子分離絶縁膜と、素子分離絶縁膜に取り囲まれた半導体層領域と、半導体層領域および前記素子分離絶縁膜の上部に形成されたゲート電極とを備えている。
【００２０】
半導体層領域には、第１導電型のソース・ドレイン領域と、ソース・ドレイン領域に挟まれた第２導電型のチャネル領域と、チャネル領域のゲート幅方向の一端部に接続された第２導電型のボディ引き出し領域と、ボディ引き出し領域に接続された第２導電型のボディコンタクト領域とが形成されている。
【００２１】
ゲート電極は、ボディ引き出し領域の上部に位置する第１ゲート電極部と、チャネル領域の上部に位置する第２ゲート電極部と、素子分離絶縁膜におけるチャネル領域のゲート幅方向の他端部に隣接した領域の上部に位置する第３ゲート電極部と、ボディ引き出し領域とチャネル領域との境界線上を含み、ボディ引き出し領域の上部からチャネル領域の上部に跨るように位置する、第１ゲート電極部と第２ゲート電極部との接続箇所と、チャネル領域と素子分離膜との境界線上を含み、チャネル領域の上部から素子分離膜の上部に跨るように位置する、第２ゲート電極部と第３ゲート電極部との接続箇所とからなる。
【００２２】
そして、第２ゲート電極部のゲート幅方向の寸法は、チャネル領域のゲート幅方向の寸法よりも小さく形成されており、かつ第１ゲート電極部および第３ゲート電極部のゲート長方向の寸法は、第２ゲート電極部のゲート長方向の寸法より大きく形成されている。また、第１ゲート電極部と第２ゲート電極部との接続箇所および第２ゲート電極部と第３ゲート電極部との接続箇所はテーパー形状を有し、テーパー形状の接続箇所が半導体層領域と素子分離絶縁膜との境界線上に位置する。
【００２３】
この構成によれば、第２ゲート電極部のゲート幅方向の寸法は、チャネル領域のゲート幅方向の寸法、つまり活性領域のゲート幅方向の寸法よりも小さく形成されているため、ゲート電極のチャネル幅方向におけるアライメントずれによる実効的なチャネル幅の変化量（ばらつき）の低減を図ることができ、安定した高い設計精度のトランジスタ特性を有する半導体装置を得ることができる。
【００２４】
本発明の請求項２記載の半導体装置は、請求項１記載の半導体装置において、ボディ引き出し領域のゲート長方向の寸法は、第２ゲート電極部のゲート長方向の寸法よりも小さくしている。
【００２５】
この構成によれば、ボディ引き出し領域のゲート長方向の寸法は、チャネル領域のゲート長方向の寸法に比べて小さくなっているため、不要なドレイン電流がボディ引き出し領域を流れるのを防止することができる。
【００２６】
本発明の請求項３記載の半導体装置は、請求項１記載の半導体装置において、ボディ引き出し領域のゲート長方向の寸法が、第２ゲート電極部のゲート長方向の寸法よりも小さく、ソース領域よりドレイン領域に近い位置でチャネル領域に接続されている。
【００２７】
この構成によれば、ボディ引き出し領域のゲート長方向の寸法は、チャネル領域のゲート長方向の寸法に比べて小さくなっているため、不要なドレイン電流がボディ引き出し領域を流れるのを防止することができ、かつ、基板浮遊効果防止能力を損なうことなく、従来の半導体装置に比べてレイアウト面積の小さい、より高集積化に適した半導体装置を得ることができる。
【００２８】
【発明の実施の形態】
（第１の実施の形態）
本発明の第１の実施の形態に係るボディコンタクト付きＳＯＩ型ＭＩＳトランジスタを有する半導体装置について説明する。
【００２９】
図１は、本発明の第１の実施の形態に係るボディコンタクト付きＳＯＩ型ＭＩＳトランジスタを有する半導体装置の一例であり、（ａ）は平面図、（ｂ）は同図（ａ）のＡ−Ａ断面図である。
【００３０】
図１に示すように、第１の実施の形態に係るボディコンタクト付きＳＯＩ型ＭＩＳトランジスタは、半導体基板からなる支持基板１と、支持基板１上に形成されたシリコン酸化膜からなる絶縁層２と、絶縁層２上に形成されたシリコンからなる半導体層３とで構成されたＳＯＩ基板１００を用いて形成されており、支持基板１と半導体層３とが絶縁層２により互いに電気的に絶縁分離されている。
【００３１】
そして、素子分離絶縁膜４に取り囲まれた半導体層３の領域には、ｎ型（第１導電型）の高濃度ソース・ドレイン拡散層５と、高濃度ソース・ドレイン拡散層５に挟まれたｐ型（第２導電型）のチャネル領域６と、チャネル領域６のゲート幅方向の一端部に一端部が接続（連結）されたｐ型のボディ引き出し領域７と、ボディ引き出し領域７の他端部に接続（連結）されたｐ型の高濃度ボディコンタクト領域８とが形成されている。
【００３２】
また、ゲート電極９は、ボディ引き出し領域７の上部に位置する第１ゲート電極部９ａと、チャネル領域６の上部に位置する第２ゲート電極部９ｂと、素子分離絶縁膜４におけるチャネル領域６のゲート幅方向の他端部に隣接した領域の上部に位置する第３ゲート電極部９ｃとで構成されている。
【００３３】
そして、チャネル領域６上およびボディ引き出し領域７上には、第１ゲート電極部９ａおよび第２ゲート電極部９ｂとの間に、所定の膜厚を有するシリコン酸化膜あるいはシリコン酸窒化膜などからなるゲート絶縁膜１０が形成されている。
【００３４】
また、図１（ａ）に示すように、第２ゲート電極部９ｂのゲート幅方向の寸法は、チャネル領域６のゲート幅方向の寸法、つまり、活性領域のゲート幅方向の寸法よりも小さく形成されている。かつ第１ゲート電極部９ａおよび第３ゲート電極部９ｃのゲート長方向の寸法は、第２ゲート電極部９ｂのゲート長方向の寸法より大きく形成されている。
【００３５】
また、図１（ａ）に示すように、第１ゲート電極部９ａと第２ゲート電極部９ｂの接続箇所９ａｂおよび第２ゲート電極部９ｂと第３ゲート電極部９ｃの接続箇所９ｂｃは、それぞれテーパー形状を有している。テーパー形状の接続箇所９ａｂ，９ｂｃが各々素子分離絶縁膜４に取り囲まれた半導体層３の領域（活性領域）と素子分離絶縁膜４との境界線上に位置する。
【００３６】
しかも、接続箇所９ａｂの形状と接続箇所９ｂｃの形状は、第２ゲート電極部９ｂを挟んで対称になるように構成されている。
【００３７】
そして、ゲート電極９の側壁には側壁絶縁膜１１が形成されており、ゲート電極９が形成された基板上には層間絶縁膜１２が形成されている。ただし、図１（ａ）では、側壁絶縁膜１１の図示を省略してある。
【００３８】
また、素子分離絶縁膜４上に位置するゲート電極９の第３ゲート電極部９ｃは、層間絶縁膜１２に設けられたコンタクト１３ａを介して配線１４ａに接続されており、高濃度ボディコンタクト領域８は、コンタクト１３ｂを介して配線１４ｂに接続されている。さらに、高濃度ソース・ドレイン拡散層５上にもコンタクト１３ｃが設けられており、それぞれ配線（図示せず）に接続されている。なお、図１（ａ）では、配線１４ａ，１４ｂの図示を省略している。
【００３９】
図２は、ゲート電極のアライメントずれ幅と実効チャネル幅の変化量を示す特性図である。同図の破線は従来構造（ａ）の特性を示し、同図の実線は本発明構造（ｂ）の特性を示す。
【００４０】
図２に示すように、ゲート電極がチャネル幅方向に±０．０８μｍずれると、従来構造（ａ）の場合、実効的なチャネル幅が約３６ｎｍ変化するのに対し、本発明構造（ｂ）によれば、約２０ｎｍの変化におさまることがわかる。この結果、本発明構造（ｂ）であれば、従来構造（ａ）に比べて、実効的なチャネル幅の変化量（ばらつき）を４５％程度改善することができる。
【００４１】
上記のように、本発明の第１の実施の形態の半導体装置によれば、第１ゲート電極部９ａと第２ゲート電極部９ｂの接続箇所９ａｂおよび第２ゲート電極部９ｂと第３ゲート電極部９ｃの接続箇所９ｂｃはそれぞれテーパー形状を有しており、第２ゲート電極部９ｂのゲート幅方向の寸法は、活性領域のゲート幅方向の寸法よりも小さく形成されることで、接続箇所９ａｂ，９ｂｃが半導体層領域と素子分離絶縁膜４との境界線上に位置する。これにより、ゲート電極のチャネル幅方向におけるアライメントずれによる実効的なチャネル幅の変化量（ばらつき）の低減を図ることができ、安定したトランジスタ特性を有する半導体装置を得ることができる。
【００４２】
（第２の実施の形態）
本発明の第２の実施の形態に係るボディコンタクト付きＳＯＩ型ＭＩＳトランジスタを有する半導体装置について説明する。
【００４３】
図３は、本発明の第２の実施の形態に係るボディコンタクト付きＳＯＩ型ＭＩＳトランジスタを有する半導体装置の一例であり、（ａ）は平面図、（ｂ）は同図（ａ）のＡ−Ａ断面図である。
【００４４】
このＳＯＩ型ＭＩＳトランジスタは、第１の実施の形態におけるＳＯＩ型ＭＩＳトランジスタに比べ、ゲート電極９のゲート長方向の寸法が全体的に大きく、かつ、チャネル領域６のゲート長方向の寸法が大きい構成を有している。
【００４５】
図３に示すように、第２の実施の形態に係るボディコンタクト付きＳＯＩ型ＭＩＳトランジスタは、半導体基板からなる支持基板１と、支持基板１上に形成されたシリコン酸化膜からなる絶縁層２と、絶縁層２上に形成されたシリコンからなる半導体層３とで構成されたＳＯＩ基板１００を用いて形成されており、支持基板１と半導体層３とが絶縁層２により互いに電気的に絶縁分離されている。
【００４６】
そして、素子分離絶縁膜４に取り囲まれた半導体層３の領域には、ｎ型（第１導電型）の高濃度ソース・ドレイン拡散層５と、高濃度ソース・ドレイン拡散層５に挟まれたｐ型（第２導電型）のチャネル領域６と、チャネル領域６のゲート幅方向の一端部に一端部が接続（連結）されたｐ型のボディ引き出し領域７と、ボディ引き出し領域７の他端部（連結）に接続されたｐ型の高濃度ボディコンタクト領域８とが形成されている。
【００４７】
また、ゲート電極９は、ボディ引き出し領域７の上部に位置する第１ゲート電極部９ａと、チャネル領域６の上部に位置する第２ゲート電極部９ｂと、素子分離絶縁膜４におけるチャネル領域６のゲート幅方向の他端部に隣接した領域の上部に位置する第３ゲート電極部９ｃとで構成されている。
【００４８】
そして、チャネル領域６上およびボディ引き出し領域７上には、第１ゲート電極部９ａおよび第２ゲート電極部９ｂとの間に、所定の膜厚を有するシリコン酸化膜あるいはシリコン酸窒化膜などからなるゲート絶縁膜１０が形成されている。
【００４９】
また、図３（ａ）に示すように、第２ゲート電極部９ｂのゲート幅方向の寸法は、チャネル領域６のゲート幅方向の寸法、つまり、活性領域のゲート幅方向の寸法よりも小さく形成されている。かつ第１ゲート電極部９ａおよび第３ゲート電極部９ｃのゲート長方向の寸法は、第２ゲート電極部９ｂのゲート長方向の寸法より大きく形成されている。
【００５０】
また、図３（ａ）に示すように、第１ゲート電極部９ａと第２ゲート電極部９ｂの接続箇所９ａｂおよび第２ゲート電極部９ｂと第３ゲート電極部９ｃの接続箇所９ｂｃは、それぞれテーパー形状を有している。テーパー形状の接続箇所９ａｂ，９ｂｃが各々素子分離絶縁膜４に取り囲まれた半導体層３の領域と素子分離絶縁膜４との境界線上に位置する。
【００５１】
しかも、接続箇所９ａｂの形状と接続箇所ｂｃの形状は、第２ゲート電極部９ｂを挟んで対称になるように構成されている。
【００５２】
さらに、ボディ引き出し領域７のゲート長方向の寸法は、第２ゲート電極部９ｂのゲート長方向の寸法よりも小さく、ソース領域５ｂよりドレイン領域５ａに近い位置でチャネル領域６に接続されている。このとき、基板浮遊効果は、ドレイン領域と基板の容量結合とドレイン電流によるインパクトイオン化電流が主たる原因であり、ボディ引き出し領域７（チャネル引き出し領域）が小さくてもドレイン領域５ａ側に近いことにより、基板浮遊効果を効果的に抑制することができる。
【００５３】
そして、ゲート電極９の側壁には側壁絶縁膜１１が形成されており、ゲート電極９が形成された基板上には層間絶縁膜１２が形成されている。ただし、図３（ａ）では、側壁絶縁膜１１の図示を省略してある。
【００５４】
また、素子分離絶縁膜４上に位置するゲート電極９の第３ゲート電極部９ｃは、層間絶縁膜１２に設けられたコンタクト１３ａを介して配線１４ａに接続されており、高濃度ボディコンタクト領域８は、コンタクト１３ｂを介して配線１４ｂに接続されている。さらに、高濃度ソース・ドレイン拡散層５上にもコンタクト１３ｃが設けられており、それぞれ配線（図示せず）に接続されている。なお、図３（ａ）では、配線１４ａ、１４ｂの図示を省略している。
【００５５】
以上のように、本発明の第２の実施の形態の半導体装置によれば、第１の実施の形態と同様な効果を得ることができ、活性領域（チャネル領域）とゲート電極のアライメントずれに対して、実効チャネル幅の変化（ばらつき）の小さい高精度の半導体装置が得られる。
【００５６】
しかも、ボディ引き出し領域７のゲート長方向の寸法は、チャネル領域６のゲート長方向の寸法に比べて小さくなっているため、不要なドレイン電流がボディ引き出し領域７を流れるのを防止することができ、かつ、基板浮遊効果防止能力を損なうことなく、従来の半導体装置に比べてレイアウト面積の小さいより高集積化に適した半導体装置を得ることができる。
【００５７】
【発明の効果】
以上のように、本発明の請求項１記載の半導体装置によれば、第２ゲート電極部のゲート幅方向の寸法が、活性領域のゲート幅方向の寸法よりも小さく形成されており、かつ、第１ゲート電極部と第２ゲート電極部との接続箇所および第２ゲート電極部と第３ゲート電極部との接続箇所がそれぞれテーパー形状になっており、テーパー形状の接続箇所が半導体層領域と素子分離絶縁膜との境界線上に位置するため、チャネル領域（活性領域）とゲート電極とのゲート幅方向におけるアライメントずれによるドレイン電流の変化量（ばらつき）を低減することができ、高い設計精度の半導体装置を得ることができる。
【００５８】
本発明の請求項２記載の半導体装置によれば、ボディ引き出し領域のゲート長方向の寸法は、チャネル領域のゲート長方向の寸法に比べて小さくなっているため、不要なドレイン電流がボディ引き出し領域を流れるのを防止することができる。
【００５９】
また、本発明の請求項３記載の半導体装置によれば、ボディ引き出し領域のゲート長方向の寸法は、チャネル領域のゲート長方向の寸法に比べて小さくなっているため、不要なドレイン電流がボディ引き出し領域を流れるのを防止することができ、かつ、基板浮遊効果防止能力を損なうことなく、従来の半導体装置に比べてレイアウト面積の小さい、より高集積化に適した半導体装置を得ることができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の第１の実施の形態に係るボディコンタクト付きＳＯＩ型ＭＩＳトランジスタを有する半導体装置の一例を示す平面図、（ｂ）は同図（ａ）のＡ−Ａ断面図である。
【図２】ゲート電極のアライメントずれ幅と実効チャネル幅の変化量を示す特性図である。
【図３】（ａ）は本発明の第２の実施の形態に係るボディコンタクト付きＳＯＩ型ＭＩＳトランジスタを有する半導体装置の一例を示す平面図、（ｂ）は同図（ａ）のＡ−Ａ断面図である。
【図４】（ａ）は従来のボディコンタクト付きＳＯＩ型ＭＩＳトランジスタを有する半導体装置の一例を示す平面図、（ｂ）は同図（ａ）のＸ−Ｘ断面図である。
【符号の説明】
１ 支持基板
２ 絶縁層
３ 半導体層
４ 素子分離絶縁膜
５ 高濃度ソース・ドレイン拡散層
５ａ ドレイン領域
５ｂ ソース領域
６ チャネル領域
７ ボディ引き出し領域
８ 高濃度ボディコンタクト領域
９ ゲート電極
９ａｂ 接続箇所
９ｂｃ 接続箇所
１０ ゲート絶縁膜
１１ 側壁絶縁膜
１２ 層間絶縁膜
１３ａ，１３ｂ，１３ｃ コンタクト
１００ ＳＯＩ基板
【発明の属する技術分野】
本発明は、半導体装置に関し、特に絶縁層で絶縁分離されたＳＯＩ（Silicon On Insulator）基板にＭＩＳトランジスタを形成した半導体装置に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の高速化、高密度化および低消費電力化の要望に伴い、絶縁層上に設けたシリコンからなる半導体層に半導体素子を形成する、いわゆるＳＯＩ基板にＭＩＳトランジスタ（以下、「ＳＯＩ型ＭＩＳトランジスタ」と称す）を形成した半導体装置の開発が進められている。このＳＯＩ型ＭＩＳトランジスタは、素子間を絶縁分離することによって、トランジスタ底面となる基板側をも含めた完全絶縁分離が可能となるため、リーク電流の低減、電流駆動能力の向上および短チャネル効果の抑制などを図ることができる。このため、今後クォータミクロンオーダの微細なメモリデバイスやロジック回路の基本トランジスタ構造として期待されている。
【０００３】
しかしながら、一般的なＳＯＩ型ＭＩＳトランジスタでは、ソース・ドレイン拡散層および素子分離絶縁膜で囲まれたチャネル領域（以下、「ボディ領域」とも称す）は外部から電位を与えずフローティングな状態となるため、ホットキャリア効果により発生した多数キャリアがボディに蓄積することによる基板浮遊効果が生じる。これにより、トランジスタ特性が変動してしまうという課題がある。例えば、ドレイン電流−ゲート電圧（ＩD−ＶG ）特性に見られる急峻な電流の立ち上がり、ＩD−ＶD特性に見られるキンク現象、ソース／ドレイン耐圧の低下、ＩD−ＶG特性に見られるラッチ現象等が生じ、ＳＯＩ型ＭＩＳトランジスタの特性が劣化する。このような特性の劣化は、基板が浮遊状態になっていることによるものであり、寄生バイポーラ効果と呼ばれる。
【０００４】
この基板浮遊状態による寄生バイポーラ効果を防止する方法として、ボディコンタクト領域に電極を形成しボディの電位を固定することができるＳＯＩ型ＭＩＳトランジスタ（以下、「ボディコンタクト付きＳＯＩ型ＭＩＳトランジスタ」と称す）が提案されている（例えば、特許文献１参照）。
【０００５】
以下、従来のボディコンタクト付きＳＯＩ型ＭＩＳトランジスタを有する半導体装置について説明する。図４は、従来のボディコンタクト付きＳＯＩ型ＭＩＳトランジスタの一例であり、（ａ）は平面図、（ｂ）は同図（ａ）のＸ−Ｘ断面図である。
【０００６】
図４に示すように、ボディコンタクト付きＳＯＩ型ＭＩＳトランジスタは、半導体基板からなる支持基板５１と、支持基板５１上に形成されたシリコン酸化膜からなる絶縁層５２と、絶縁層５２上に形成されたシリコンからなる半導体層５３とで構成されたＳＯＩ基板５０を用いて形成されており、支持基板５１と半導体層５３とが絶縁層５２により互いに電気的に絶縁分離されている。
【０００７】
そして、素子分離絶縁膜５４に取り囲まれた半導体層５３の領域には、ｎ型の高濃度ソース・ドレイン拡散層５５と、高濃度ソース・ドレイン拡散層５５に挟まれたｐ型のチャネル領域５６と、チャネル領域５６に接続されたｐ型のボディ引き出し領域５７と、ボディ引き出し領域５７に接続されたｐ型の高濃度ボディコンタクト領域５８とが形成されている。
【０００８】
また、ゲート電極５９は、ボディ引き出し領域５７、チャネル領域５６および素子分離絶縁膜５４の上部に跨ってゲート絶縁膜６０を介して形成されており、ボディ引き出し領域５７の上部に位置する第１ゲート電極部５９ａと、チャネル領域５６の上部に位置する第２ゲート電極部５９ｂと、素子分離絶縁膜５４の上部に位置する第３ゲート電極部５９ｃとで構成されている。第１ゲート電極部５９ａと第２ゲート電極部５９ｂの接続箇所５９ａｂはテーパー形状を有しており、第２ゲート電極部５９ｂと第３ゲート電極部５９ｃの接続箇所５９ｂｃは直角形状を有している。
【０００９】
ここで、ボディ引き出し領域５７の上に第１ゲート電極部５９ａが設けられているのは、ソース・ドレインのｎ＋領域（５５）とボディコンタクトのＰ−およびＰ＋領域（５８）を分離するためである。現状では、サリサイドプロセスのため、ｎ−ｐ分離ができない。
【００１０】
また、従来、第１ゲート電極部５９ａと第２ゲート電極部５９ｂの接続箇所５９ａｂをテーパー形状にしていたのは、以下の２つの理由からである。
【００１１】
ａ）ゲート酸化膜の問題：直角形状であると、ゲートエッチ時にイオンアタックが集中し、ゲート酸化膜の初期特性または信頼性が悪くなる懸念があった。
【００１２】
ｂ）トランジスタの駆動力に伴う問題：第１ゲート電極部５９ａと第２ゲート電極部５９ｂの接続箇所５９ａｂ、第２ゲート電極部５９ｂと第３ゲート電極部５９ｃの接続箇所５９ｂｃの両方が直角形状の場合、実効的なゲート幅Ｗが小さくなり、レイアウト面積が大きくなる。
【００１３】
そして、ゲート電極５９の側壁には側壁絶縁膜６１が形成されており、ゲート電極５９が形成された基板上には層間絶縁膜６２が形成されている。
【００１４】
また、素子分離絶縁膜５４上に位置するゲート電極５９の第３ゲート電極部５９ｃは、層間絶縁膜６２に設けられたコンタクト６３ａを介して配線６４ａに接続されており、高濃度ボディコンタクト領域５８は、コンタクト６３ｂを介して配線６４ｂに接続されている。さらに、高濃度ソース・ドレイン拡散層５５上にもコンタクト６３ｃが設けられており、それぞれ配線に接続されている。なお、図４（ａ）では、配線６４ａ、６４ｂは図示しておらず省略している。
【００１５】
【特許文献１】
特開２００１−２９８１９５号公報（第３−６頁、図１）
【００１６】
【発明が解決しようとする課題】
しかしながら、上述した従来のボディコンタクト付きＳＯＩ型ＭＩＳトランジスタを有する半導体装置では、下記のような問題がある。
【００１７】
図４（ａ）に示すような従来の構造では、第１ゲート電極部５９ａと第２ゲート電極部５９ｂの接続箇所５９ａｂはテーパー形状を有しており、第２ゲート電極部５９ｂと第３ゲート電極部５９ｃの接続箇所５９ｂｃは直角形状を有している。この構成では、第２ゲート電極部５９ｂと活性領域（半導体層５３）とオーバーラップ領域が実効的なチャネル領域となる。そのため、活性領域に対してゲート電極５９がゲート幅方向にアライメントずれを起こした場合、ゲート幅方向における第２ゲート電極部５９ｂと活性領域とのオーバーラップ幅、すなわち実効的なチャネル幅が変化する（ばらつく）ため、ドレイン電流の変化量（ばらつき）が大きくなるという課題がある。
【００１８】
本発明は、基板浮遊効果による寄生バイポーラ効果を防止し、かつ、アライメントずれに伴うドレイン電流の変化量の低減を行い、設計精度の良いボディコンタクト付きＳＯＩ型ＭＩＳトランジスタを有する半導体装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明の請求項１記載の半導体装置は、支持基板と支持基板上に形成された絶縁層と絶縁層上に形成された半導体層とで構成されたＳＯＩ基板に形成されたＭＩＳトランジスタを有するもので、ＭＩＳトランジスタは、半導体層の素子分離領域に設けられて絶縁層に達する素子分離絶縁膜と、素子分離絶縁膜に取り囲まれた半導体層領域と、半導体層領域および前記素子分離絶縁膜の上部に形成されたゲート電極とを備えている。
【００２０】
半導体層領域には、第１導電型のソース・ドレイン領域と、ソース・ドレイン領域に挟まれた第２導電型のチャネル領域と、チャネル領域のゲート幅方向の一端部に接続された第２導電型のボディ引き出し領域と、ボディ引き出し領域に接続された第２導電型のボディコンタクト領域とが形成されている。
【００２１】
ゲート電極は、ボディ引き出し領域の上部に位置する第１ゲート電極部と、チャネル領域の上部に位置する第２ゲート電極部と、素子分離絶縁膜におけるチャネル領域のゲート幅方向の他端部に隣接した領域の上部に位置する第３ゲート電極部と、ボディ引き出し領域とチャネル領域との境界線上を含み、ボディ引き出し領域の上部からチャネル領域の上部に跨るように位置する、第１ゲート電極部と第２ゲート電極部との接続箇所と、チャネル領域と素子分離膜との境界線上を含み、チャネル領域の上部から素子分離膜の上部に跨るように位置する、第２ゲート電極部と第３ゲート電極部との接続箇所とからなる。
【００２２】
そして、第２ゲート電極部のゲート幅方向の寸法は、チャネル領域のゲート幅方向の寸法よりも小さく形成されており、かつ第１ゲート電極部および第３ゲート電極部のゲート長方向の寸法は、第２ゲート電極部のゲート長方向の寸法より大きく形成されている。また、第１ゲート電極部と第２ゲート電極部との接続箇所および第２ゲート電極部と第３ゲート電極部との接続箇所はテーパー形状を有し、テーパー形状の接続箇所が半導体層領域と素子分離絶縁膜との境界線上に位置する。
【００２３】
この構成によれば、第２ゲート電極部のゲート幅方向の寸法は、チャネル領域のゲート幅方向の寸法、つまり活性領域のゲート幅方向の寸法よりも小さく形成されているため、ゲート電極のチャネル幅方向におけるアライメントずれによる実効的なチャネル幅の変化量（ばらつき）の低減を図ることができ、安定した高い設計精度のトランジスタ特性を有する半導体装置を得ることができる。
【００２４】
本発明の請求項２記載の半導体装置は、請求項１記載の半導体装置において、ボディ引き出し領域のゲート長方向の寸法は、第２ゲート電極部のゲート長方向の寸法よりも小さくしている。
【００２５】
この構成によれば、ボディ引き出し領域のゲート長方向の寸法は、チャネル領域のゲート長方向の寸法に比べて小さくなっているため、不要なドレイン電流がボディ引き出し領域を流れるのを防止することができる。
【００２６】
本発明の請求項３記載の半導体装置は、請求項１記載の半導体装置において、ボディ引き出し領域のゲート長方向の寸法が、第２ゲート電極部のゲート長方向の寸法よりも小さく、ソース領域よりドレイン領域に近い位置でチャネル領域に接続されている。
【００２７】
この構成によれば、ボディ引き出し領域のゲート長方向の寸法は、チャネル領域のゲート長方向の寸法に比べて小さくなっているため、不要なドレイン電流がボディ引き出し領域を流れるのを防止することができ、かつ、基板浮遊効果防止能力を損なうことなく、従来の半導体装置に比べてレイアウト面積の小さい、より高集積化に適した半導体装置を得ることができる。
【００２８】
【発明の実施の形態】
（第１の実施の形態）
本発明の第１の実施の形態に係るボディコンタクト付きＳＯＩ型ＭＩＳトランジスタを有する半導体装置について説明する。
【００２９】
図１は、本発明の第１の実施の形態に係るボディコンタクト付きＳＯＩ型ＭＩＳトランジスタを有する半導体装置の一例であり、（ａ）は平面図、（ｂ）は同図（ａ）のＡ−Ａ断面図である。
【００３０】
図１に示すように、第１の実施の形態に係るボディコンタクト付きＳＯＩ型ＭＩＳトランジスタは、半導体基板からなる支持基板１と、支持基板１上に形成されたシリコン酸化膜からなる絶縁層２と、絶縁層２上に形成されたシリコンからなる半導体層３とで構成されたＳＯＩ基板１００を用いて形成されており、支持基板１と半導体層３とが絶縁層２により互いに電気的に絶縁分離されている。
【００３１】
そして、素子分離絶縁膜４に取り囲まれた半導体層３の領域には、ｎ型（第１導電型）の高濃度ソース・ドレイン拡散層５と、高濃度ソース・ドレイン拡散層５に挟まれたｐ型（第２導電型）のチャネル領域６と、チャネル領域６のゲート幅方向の一端部に一端部が接続（連結）されたｐ型のボディ引き出し領域７と、ボディ引き出し領域７の他端部に接続（連結）されたｐ型の高濃度ボディコンタクト領域８とが形成されている。
【００３２】
また、ゲート電極９は、ボディ引き出し領域７の上部に位置する第１ゲート電極部９ａと、チャネル領域６の上部に位置する第２ゲート電極部９ｂと、素子分離絶縁膜４におけるチャネル領域６のゲート幅方向の他端部に隣接した領域の上部に位置する第３ゲート電極部９ｃとで構成されている。
【００３３】
そして、チャネル領域６上およびボディ引き出し領域７上には、第１ゲート電極部９ａおよび第２ゲート電極部９ｂとの間に、所定の膜厚を有するシリコン酸化膜あるいはシリコン酸窒化膜などからなるゲート絶縁膜１０が形成されている。
【００３４】
また、図１（ａ）に示すように、第２ゲート電極部９ｂのゲート幅方向の寸法は、チャネル領域６のゲート幅方向の寸法、つまり、活性領域のゲート幅方向の寸法よりも小さく形成されている。かつ第１ゲート電極部９ａおよび第３ゲート電極部９ｃのゲート長方向の寸法は、第２ゲート電極部９ｂのゲート長方向の寸法より大きく形成されている。
【００３５】
また、図１（ａ）に示すように、第１ゲート電極部９ａと第２ゲート電極部９ｂの接続箇所９ａｂおよび第２ゲート電極部９ｂと第３ゲート電極部９ｃの接続箇所９ｂｃは、それぞれテーパー形状を有している。テーパー形状の接続箇所９ａｂ，９ｂｃが各々素子分離絶縁膜４に取り囲まれた半導体層３の領域（活性領域）と素子分離絶縁膜４との境界線上に位置する。
【００３６】
しかも、接続箇所９ａｂの形状と接続箇所９ｂｃの形状は、第２ゲート電極部９ｂを挟んで対称になるように構成されている。
【００３７】
そして、ゲート電極９の側壁には側壁絶縁膜１１が形成されており、ゲート電極９が形成された基板上には層間絶縁膜１２が形成されている。ただし、図１（ａ）では、側壁絶縁膜１１の図示を省略してある。
【００３８】
また、素子分離絶縁膜４上に位置するゲート電極９の第３ゲート電極部９ｃは、層間絶縁膜１２に設けられたコンタクト１３ａを介して配線１４ａに接続されており、高濃度ボディコンタクト領域８は、コンタクト１３ｂを介して配線１４ｂに接続されている。さらに、高濃度ソース・ドレイン拡散層５上にもコンタクト１３ｃが設けられており、それぞれ配線（図示せず）に接続されている。なお、図１（ａ）では、配線１４ａ，１４ｂの図示を省略している。
【００３９】
図２は、ゲート電極のアライメントずれ幅と実効チャネル幅の変化量を示す特性図である。同図の破線は従来構造（ａ）の特性を示し、同図の実線は本発明構造（ｂ）の特性を示す。
【００４０】
図２に示すように、ゲート電極がチャネル幅方向に±０．０８μｍずれると、従来構造（ａ）の場合、実効的なチャネル幅が約３６ｎｍ変化するのに対し、本発明構造（ｂ）によれば、約２０ｎｍの変化におさまることがわかる。この結果、本発明構造（ｂ）であれば、従来構造（ａ）に比べて、実効的なチャネル幅の変化量（ばらつき）を４５％程度改善することができる。
【００４１】
上記のように、本発明の第１の実施の形態の半導体装置によれば、第１ゲート電極部９ａと第２ゲート電極部９ｂの接続箇所９ａｂおよび第２ゲート電極部９ｂと第３ゲート電極部９ｃの接続箇所９ｂｃはそれぞれテーパー形状を有しており、第２ゲート電極部９ｂのゲート幅方向の寸法は、活性領域のゲート幅方向の寸法よりも小さく形成されることで、接続箇所９ａｂ，９ｂｃが半導体層領域と素子分離絶縁膜４との境界線上に位置する。これにより、ゲート電極のチャネル幅方向におけるアライメントずれによる実効的なチャネル幅の変化量（ばらつき）の低減を図ることができ、安定したトランジスタ特性を有する半導体装置を得ることができる。
【００４２】
（第２の実施の形態）
本発明の第２の実施の形態に係るボディコンタクト付きＳＯＩ型ＭＩＳトランジスタを有する半導体装置について説明する。
【００４３】
図３は、本発明の第２の実施の形態に係るボディコンタクト付きＳＯＩ型ＭＩＳトランジスタを有する半導体装置の一例であり、（ａ）は平面図、（ｂ）は同図（ａ）のＡ−Ａ断面図である。
【００４４】
このＳＯＩ型ＭＩＳトランジスタは、第１の実施の形態におけるＳＯＩ型ＭＩＳトランジスタに比べ、ゲート電極９のゲート長方向の寸法が全体的に大きく、かつ、チャネル領域６のゲート長方向の寸法が大きい構成を有している。
【００４５】
図３に示すように、第２の実施の形態に係るボディコンタクト付きＳＯＩ型ＭＩＳトランジスタは、半導体基板からなる支持基板１と、支持基板１上に形成されたシリコン酸化膜からなる絶縁層２と、絶縁層２上に形成されたシリコンからなる半導体層３とで構成されたＳＯＩ基板１００を用いて形成されており、支持基板１と半導体層３とが絶縁層２により互いに電気的に絶縁分離されている。
【００４６】
そして、素子分離絶縁膜４に取り囲まれた半導体層３の領域には、ｎ型（第１導電型）の高濃度ソース・ドレイン拡散層５と、高濃度ソース・ドレイン拡散層５に挟まれたｐ型（第２導電型）のチャネル領域６と、チャネル領域６のゲート幅方向の一端部に一端部が接続（連結）されたｐ型のボディ引き出し領域７と、ボディ引き出し領域７の他端部（連結）に接続されたｐ型の高濃度ボディコンタクト領域８とが形成されている。
【００４７】
また、ゲート電極９は、ボディ引き出し領域７の上部に位置する第１ゲート電極部９ａと、チャネル領域６の上部に位置する第２ゲート電極部９ｂと、素子分離絶縁膜４におけるチャネル領域６のゲート幅方向の他端部に隣接した領域の上部に位置する第３ゲート電極部９ｃとで構成されている。
【００４８】
そして、チャネル領域６上およびボディ引き出し領域７上には、第１ゲート電極部９ａおよび第２ゲート電極部９ｂとの間に、所定の膜厚を有するシリコン酸化膜あるいはシリコン酸窒化膜などからなるゲート絶縁膜１０が形成されている。
【００４９】
また、図３（ａ）に示すように、第２ゲート電極部９ｂのゲート幅方向の寸法は、チャネル領域６のゲート幅方向の寸法、つまり、活性領域のゲート幅方向の寸法よりも小さく形成されている。かつ第１ゲート電極部９ａおよび第３ゲート電極部９ｃのゲート長方向の寸法は、第２ゲート電極部９ｂのゲート長方向の寸法より大きく形成されている。
【００５０】
また、図３（ａ）に示すように、第１ゲート電極部９ａと第２ゲート電極部９ｂの接続箇所９ａｂおよび第２ゲート電極部９ｂと第３ゲート電極部９ｃの接続箇所９ｂｃは、それぞれテーパー形状を有している。テーパー形状の接続箇所９ａｂ，９ｂｃが各々素子分離絶縁膜４に取り囲まれた半導体層３の領域と素子分離絶縁膜４との境界線上に位置する。
【００５１】
しかも、接続箇所９ａｂの形状と接続箇所ｂｃの形状は、第２ゲート電極部９ｂを挟んで対称になるように構成されている。
【００５２】
さらに、ボディ引き出し領域７のゲート長方向の寸法は、第２ゲート電極部９ｂのゲート長方向の寸法よりも小さく、ソース領域５ｂよりドレイン領域５ａに近い位置でチャネル領域６に接続されている。このとき、基板浮遊効果は、ドレイン領域と基板の容量結合とドレイン電流によるインパクトイオン化電流が主たる原因であり、ボディ引き出し領域７（チャネル引き出し領域）が小さくてもドレイン領域５ａ側に近いことにより、基板浮遊効果を効果的に抑制することができる。
【００５３】
そして、ゲート電極９の側壁には側壁絶縁膜１１が形成されており、ゲート電極９が形成された基板上には層間絶縁膜１２が形成されている。ただし、図３（ａ）では、側壁絶縁膜１１の図示を省略してある。
【００５４】
また、素子分離絶縁膜４上に位置するゲート電極９の第３ゲート電極部９ｃは、層間絶縁膜１２に設けられたコンタクト１３ａを介して配線１４ａに接続されており、高濃度ボディコンタクト領域８は、コンタクト１３ｂを介して配線１４ｂに接続されている。さらに、高濃度ソース・ドレイン拡散層５上にもコンタクト１３ｃが設けられており、それぞれ配線（図示せず）に接続されている。なお、図３（ａ）では、配線１４ａ、１４ｂの図示を省略している。
【００５５】
以上のように、本発明の第２の実施の形態の半導体装置によれば、第１の実施の形態と同様な効果を得ることができ、活性領域（チャネル領域）とゲート電極のアライメントずれに対して、実効チャネル幅の変化（ばらつき）の小さい高精度の半導体装置が得られる。
【００５６】
しかも、ボディ引き出し領域７のゲート長方向の寸法は、チャネル領域６のゲート長方向の寸法に比べて小さくなっているため、不要なドレイン電流がボディ引き出し領域７を流れるのを防止することができ、かつ、基板浮遊効果防止能力を損なうことなく、従来の半導体装置に比べてレイアウト面積の小さいより高集積化に適した半導体装置を得ることができる。
【００５７】
【発明の効果】
以上のように、本発明の請求項１記載の半導体装置によれば、第２ゲート電極部のゲート幅方向の寸法が、活性領域のゲート幅方向の寸法よりも小さく形成されており、かつ、第１ゲート電極部と第２ゲート電極部との接続箇所および第２ゲート電極部と第３ゲート電極部との接続箇所がそれぞれテーパー形状になっており、テーパー形状の接続箇所が半導体層領域と素子分離絶縁膜との境界線上に位置するため、チャネル領域（活性領域）とゲート電極とのゲート幅方向におけるアライメントずれによるドレイン電流の変化量（ばらつき）を低減することができ、高い設計精度の半導体装置を得ることができる。
【００５８】
本発明の請求項２記載の半導体装置によれば、ボディ引き出し領域のゲート長方向の寸法は、チャネル領域のゲート長方向の寸法に比べて小さくなっているため、不要なドレイン電流がボディ引き出し領域を流れるのを防止することができる。
【００５９】
また、本発明の請求項３記載の半導体装置によれば、ボディ引き出し領域のゲート長方向の寸法は、チャネル領域のゲート長方向の寸法に比べて小さくなっているため、不要なドレイン電流がボディ引き出し領域を流れるのを防止することができ、かつ、基板浮遊効果防止能力を損なうことなく、従来の半導体装置に比べてレイアウト面積の小さい、より高集積化に適した半導体装置を得ることができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の第１の実施の形態に係るボディコンタクト付きＳＯＩ型ＭＩＳトランジスタを有する半導体装置の一例を示す平面図、（ｂ）は同図（ａ）のＡ−Ａ断面図である。
【図２】ゲート電極のアライメントずれ幅と実効チャネル幅の変化量を示す特性図である。
【図３】（ａ）は本発明の第２の実施の形態に係るボディコンタクト付きＳＯＩ型ＭＩＳトランジスタを有する半導体装置の一例を示す平面図、（ｂ）は同図（ａ）のＡ−Ａ断面図である。
【図４】（ａ）は従来のボディコンタクト付きＳＯＩ型ＭＩＳトランジスタを有する半導体装置の一例を示す平面図、（ｂ）は同図（ａ）のＸ−Ｘ断面図である。
【符号の説明】
１ 支持基板
２ 絶縁層
３ 半導体層
４ 素子分離絶縁膜
５ 高濃度ソース・ドレイン拡散層
５ａ ドレイン領域
５ｂ ソース領域
６ チャネル領域
７ ボディ引き出し領域
８ 高濃度ボディコンタクト領域
９ ゲート電極
９ａｂ 接続箇所
９ｂｃ 接続箇所
１０ ゲート絶縁膜
１１ 側壁絶縁膜
１２ 層間絶縁膜
１３ａ，１３ｂ，１３ｃ コンタクト
１００ ＳＯＩ基板
Claims (3)
- 支持基板と前記支持基板上に形成された絶縁層と前記絶縁層上に形成された半導体層とで構成されたＳＯＩ基板に形成されたＭＩＳトランジスタを有する半導体装置であって、
前記ＭＩＳトランジスタは、前記半導体層の素子分離領域に設けられて前記絶縁層に達する素子分離絶縁膜と、前記素子分離絶縁膜に取り囲まれた半導体層領域と、前記半導体層領域および前記素子分離絶縁膜の上部に形成されたゲート電極とを備え、
前記半導体層領域には、第１導電型のソース・ドレイン領域と、前記ソース・ドレイン領域に挟まれた第２導電型のチャネル領域と、前記チャネル領域のゲート幅方向の一端部に接続された第２導電型のボディ引き出し領域と、前記ボディ引き出し領域に接続された第２導電型のボディコンタクト領域とが形成され、
前記ゲート電極は、前記ボディ引き出し領域の上部に位置する第１ゲート電極部と、前記チャネル領域の上部に位置する第２ゲート電極部と、前記素子分離絶縁膜における前記チャネル領域のゲート幅方向の他端部に隣接した領域の上部に位置する第３ゲート電極部と、前記ボディ引き出し領域と前記チャネル領域との境界線上を含み、前記ボディ引き出し領域の上部から前記チャネル領域の上部に跨るように位置する、前記第１ゲート電極部と前記第２ゲート電極部との接続箇所と、前記チャネル領域と前記素子分離膜との境界線上を含み、前記チャネル領域の上部から前記素子分離膜の上部に跨るように位置する、前記第２ゲート電極部と前記第３ゲート電極部との接続箇所とからなり、
前記第２ゲート電極部のゲート幅方向の寸法は、前記チャネル領域のゲート幅方向の寸法よりも小さく形成されており、
かつ前記第１ゲート電極部および前記第３ゲート電極部のゲート長方向の寸法は、前記第２ゲート電極部のゲート長方向の寸法より大きく形成されており、
前記第１ゲート電極部と前記第２ゲート電極部との接続箇所および前記第２ゲート電極部と前記第３ゲート電極部との接続箇所はテーパー形状を有し、
前記テーパー形状の接続箇所が前記半導体層領域と前記素子分離絶縁膜との境界線上に位置することを特徴とする半導体装置。 - ボディ引き出し領域のゲート長方向の寸法は、第２ゲート電極部のゲート長方向の寸法よりも小さくしていることを特徴とする請求項１記載の半導体装置。
- ボディ引き出し領域のゲート長方向の寸法が、第２ゲート電極部のゲート長方向の寸法よりも小さく、ソース領域よりドレイン領域に近い位置でチャネル領域に接続されていることを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003012549A JP4053435B2 (ja) | 2003-01-21 | 2003-01-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003012549A JP4053435B2 (ja) | 2003-01-21 | 2003-01-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004228234A JP2004228234A (ja) | 2004-08-12 |
| JP4053435B2 true JP4053435B2 (ja) | 2008-02-27 |
Family
ID=32901124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003012549A Expired - Fee Related JP4053435B2 (ja) | 2003-01-21 | 2003-01-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4053435B2 (ja) |
-
2003
- 2003-01-21 JP JP2003012549A patent/JP4053435B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004228234A (ja) | 2004-08-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7906813B2 (en) | Semiconductor device having a first circuit block isolating a plurality of circuit blocks | |
| US6521948B2 (en) | SOI-structure MIS field-effect transistor with gate contacting body region | |
| US7804132B2 (en) | Semiconductor device | |
| US6521959B2 (en) | SOI semiconductor integrated circuit for eliminating floating body effects in SOI MOSFETs and method of fabricating the same | |
| US6498370B1 (en) | SOI semiconductor integrated circuit for eliminating floating body effects in SOI MOSFETs and method of fabricating the same | |
| KR100340395B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US7332776B2 (en) | Semiconductor device | |
| JP2007335887A (ja) | 半導体装置及びその製造方法 | |
| TW201733126A (zh) | 半導體器件 | |
| TWI481028B (zh) | 半導體裝置 | |
| US20070278613A1 (en) | Semiconductor device | |
| US8941186B2 (en) | Semiconductor device having vertical type transistor | |
| US7679138B2 (en) | Semiconductor device | |
| JP4039998B2 (ja) | 半導体装置及び半導体集積回路装置 | |
| JP4053435B2 (ja) | 半導体装置 | |
| JP4053434B2 (ja) | 半導体装置 | |
| JP4608710B2 (ja) | 半導体装置 | |
| JP2825038B2 (ja) | 半導体装置 | |
| CN107845682B (zh) | 对mos晶体管的衬底区域进行偏置 | |
| US20240096890A1 (en) | Semiconductor device | |
| JP3632565B2 (ja) | 半導体装置の製造方法 | |
| JP4947890B2 (ja) | 半導体装置、ｓｒａｍおよび半導体装置の製造方法 | |
| JPH11251583A (ja) | 半導体装置 | |
| JP2012209339A (ja) | フィン型電界効果トランジスタ | |
| JP2004055940A (ja) | 横型ｍｏｓトランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050720 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060330 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070618 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070710 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070820 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071113 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071205 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |