KR20070099671A - 이중-게이트 ｆｅｔ 제조 방법 - Google Patents
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Abstract
본 발명은 종래의 반도체 처리 기법을 이용하여, 포토리소그래피 기법으로 얻을 수 있는 것보다 작은 피치 및 폭을 갖는, 매우 작은 재생성가능 핀을 갖는 초단 이중-게이트(extremely short-length dual-gate) FET를 제조하는 방법을 제공한다. 기판(1)상의 돌출부(2) 위에, 제 1 층(3) 및 제 2 층(4)이 형성된 후, 돌출부(2)의 최상부 표면이 노출된다. 제 1 층(3)의 일부가 돌출부(2) 및 제 2 층(4)에 대하여 선택적으로 제거됨으로써, 핀(6) 및 트렌치(5)가 생성된다. 또한, 복수의 핀(6) 및 트렌치(5)를 형성하는 방법이 제공된다. 이중-게이트 FET는 트렌치(들)(5), 소스 및 드레인에 게이트 전극(7)을 형성함으로써 생성된다. 개별적으로 바이어싱될 수 있는 2개의 게이트 전극을 갖는 초단 비대칭 이중-게이트 FET를 제조하는 다른 방법이 제공된다.
Description
본 발명은 이중-게이트(dual-gate) FET를 제조하는 방법에 관한 것이다.
EP 1 091 413은 종래의 포토리소그래피 및 에칭에 의해 형성되는 복수의 필라(pillar)가 반도체 기판에 제공되는 이중-게이트 CMOS FET를 제조하는 방법을 개시하고 있다. 감법 산화 프로세스(subtractive oxidation process)는 필라의 폭을 감소시켜, 현대의 통상적인 포토리소그래피 기법으로 얻을 수 있는 폭보다 작은 폭을 갖는 스페이스에 의해 측방향으로 분리되는 채널 세그먼트들을 생성한다. 채널 세그먼트들 사이의 스페이스에 게이트 구조물을 형성하고, 포토리소그래피 패터닝 및 에칭 공정을 수행하여 원하는 형상을 만들고, 소스 및 드레인 영역을 형성함으로써, 복수의 수직 연장 채널 세그먼트를 갖는 완전 고갈(fully depleted) 및 완전 반전된(fully inverted) 이중-게이트 CMOS FET 및 채널 세그먼트들 사이에 위치된 복수의 수직 지향 게이트 세그먼트를 갖는 게이트 구조물을 생성한다.
완전 고갈 및 완전 반전된 이중-게이트 CMOS FET에서, 채널 세그먼트의 폭은, 채널 세그먼트에서의 완전 고갈 영역이, 역 단채널 효과(adverse short channel effect)로부터의 커다란 영향없이도 생성될 수 있도록 해야 한다. 이러한 효과를 달성하기 위해, 채널 세그먼트의 폭은, 현대의 포토리소그래피 기법으로 얻을 수 있는 것보다 작아야 한다. 종래 기술에 따른 방법은 3개의 상이한 통상적인 제조 단계들, 즉, 리소그래피 단계, 반응성 이온 에칭 단계 및 감법 산화 단계의 조합에 의해 이러한 효과를 달성한다. 그러나, 채널 세그먼트의 폭을 감소시키는 동시에, 이러한 폭의 재생성가능성(reproducibility)을 제어하는 것은 어렵다. 즉, 감법 산화 단계를 적응시킴으로써 얻어진 채널 세그먼트의 보다 작은 폭은, 예를 들면, 상이한 기판들 사이에서, 이러한 폭의 보다 큰 변화를 초래할 것이다. 궁극적으로, 채널 세그먼트의 폭 변화는 수용불가능할 것이며, 이러한 제조 방법으로 달성될 수 있는 이러한 폭의 최소 값에 도달된다. 채널 세그먼트의 큰 폭 변화 때문에, 종래 기술의 제조 방법을 이용하여 수용가능한 재생성가능성을 갖는 10 나노미터보다 작은 폭의 채널 세그먼트를 제조하는 것은 어렵다는 것이 명백하다. 종래 기술의 제조 방법의 다른 단점은, 채널 세그먼트의 피치가 포토리소그래피에 의해서만 규정되기 때문에, CMOS FET 디바이스 영역을 감소시키는 것이 어렵다는 것이다. 따라서, 채널 세그먼트의 피치를 감소시킴으로써, 디바이스 영역을 감소시키는 것은, 본 명세서의 출원시에 약 100 나노미터인 포토리소그래피 기법의 한계에 의해 결정된다.
발명의 개요
본 발명의 목적은 포토리소그래피 기법으로 얻을 수 있는 것보다 작은 피치 및 폭을 갖는, 매우 작은 재생성가능 채널 세그먼트 또는 핀(fin)을 형성할 수 있는 이중-게이트 FET를 제조하는 방법을 제공하는 것이다. 본 발명에 따르면, 이러한 목적은 청구항 1에 청구된 바와 같은 FET 제조 방법을 제공함으로써 달성된다. 종속항들은 본 발명의 바람직한 실시예들을 정의한다.
이러한 제조 방법은 제 2 층을 형성하는 제조 방법에 의해 규정되는 폭을 갖는 핀을 제공하며, 그러한 방법은 포토리소그래피 기법을 적용하지 않고서, 재생성가능한 방법으로 균일한 두께를 갖는 매우 얇은 컨포멀층(conformal layer), 예를 들면, 수 개의 원자층을 형성할 수 있도록 한다. 종래 기술의 제조 방법은 리소그래피 성능에 의존하는 채널 세그먼트 또는 핀을 형성함으로써, 본 발명의 방법보다 큰 폭, 불량한 균일성 및 불량한 재생성가능성을 달성하게 된다. 본 발명의 핀의 매우 작은 재생성가능한 폭은, 핀의 완전 고갈 및 완전 반전된 채널 동작을 보다 용이하게 달성할 수 있도록 한다. 본 발명은 제 1 층을 형성하는 제조 방법에 의해 결정되는 폭을 갖는 트렌치를 제공하며, 그러한 방법은 또한 재생성가능한 방법으로 균일한 두께를 갖는 매우 얇은 컨포멀층, 예를 들면, 수 개의 원자층을 형성할 수 있도록 한다. 종래 기술에서의 스페이스 또는 트렌치는 보다 큰 폭, 불량한 균일성 및 재생성가능성을 갖는데, 그 이유는, 포토리소그래피 및 감법 산화에 의해 트렌치가 규정되어, 트렌치의 폭을 현대의 포토리소그래피로 얻을 수 있는 치수를 초과하여 증가시키기 때문이다.
본 발명의 다른 이점은 트렌치 및 핀의 높은 종횡비(aspect ratio)이며, 그것은 트렌치의 깊이 및 핀의 높이가, 트렌치의 폭 및 핀의 폭보다 훨씬 더 클 수 있음을 의미한다. 본 발명에 의해, 트렌치 및 핀의 10 이상의 종횡비가 달성되며, 따라서, 트렌치의 폭 및 핀의 폭보다 적어도 10배 큰 트렌치 깊이 및 핀 높이를 갖게 된다. FET의 전류 드라이브는, 다른 것들 중에서, 핀의 수 및 핀의 높이에 의해 결정된다. 따라서, 본 발명은 디바이스 영역이 종래 기술에 의해 달성될 수 있는 것보다 작으면서, 높은 전류 드라이브를 달성하는 FET를 제공한다.
본 발명에 따른 FET 제조 방법의 다른 실시예는, 제 2 층의 형성 이후에, 제 1 물질의 층 및 제 2 반도체 물질의 층을 포함하는 적어도 하나의 다층 구조물을 형성하는 것을 포함한다. 그 후, 제 1 및 제 2 층을 제거하는 단계는 다층의 제거를 더 포함하고, 제 1 물질을 선택적으로 제거하는 단계는 제 2 반도체 물질층과 트렌치에 인접하는 적어도 2개의 핀 사이에 적어도 2개의 트렌치를 형성하는 것을 더 포함한다. 다층의 형성은 반복될 수 있으므로, 트렌치에 의해 분리된 복수의 핀을 생성하게 된다. 핀의 피치는 균일한 두께를 갖는 재생성가능 컨포멀층을 형성하는 제조 방법에 의해 규정되며, 제 1 및 제 2 층의 두께의 합에 의해 결정된다. 그러므로, 본 발명에서의 핀의 피치는 포토리소그래피 기법에 의해 규정되는 채널 세그먼트의 피치를 초래하는 종래 기술의 제조 방법으로 얻을 수 있는 것보다 작을 수 있다. 핀의 피치가 전체 FET 디바이스 영역을 결정하기 때문에, 본 발명의 이점은, 동일한 전기적 성능으로 보다 작은 FET 디바이스 영역이 달성되거나, 또는 동일한 FET 디바이스 영역에 대해 보다 높은 전류 드라이브가 달성될 수 있다는 것이다.
다른 실시예는 제 1 물질의 선택적 제거 이후에, 제 1 및 제 2 반도체 물질 에 도펀트 원자를 제공하는 단계를 포함한다. 절연층을 형성하기 전에, 핀에 도펀트 원자를 제공함으로써, 핀의 도전 특성이 적절하게 변경될 수 있다.
다른 실시예는 트렌치의 바닥 표면, 및 핀과 돌출부의 최상부 표면에 주입 물질층을 제공하는 단계를 포함한다. 이러한 주입층은 트렌치의 바닥 표면, 및 돌출부 및 핀의 최상부 표면의 도전 특성을 조절함으로써, 디바이스 성능에 대한 표면 기생 트랜지스터의 영향을 감소시키고, 이중-게이트 핀만을 기본 도전 경로로서 남기게 된다.
본 발명의 다른 실시예는 개별적으로 바이어싱될 수 있고 상이한 물질을 포함할 수 있는 2개의 게이트 전극을 갖는 FET를 형성하는 것을 포함한다. 핀 및 트렌치의 형성 이후에, 제 1 절연층이 핀 및 돌출부의 노출 표면상에 형성되고, 그 후, 제 1 도전 물질이 제 1 절연층상에 형성된다. 다음, 제 1 도전 물질 및 제 1 절연층이 제거되어, 돌출부의 최상부 표면이 노출됨으로써, 트렌치에 존재하는 제 1 도전 물질의 제 1 부분 및 트렌치 밖의 영역에 존재하는 제 1 도전 물질의 제 2 부분이 생성되며, 제 1 부분은 제 2 부분 접속되지 않는다. 다음, 돌출부, 제 1 도전 물질의 제 1 부분 및 트렌치에서의 제 1 절연층이 제거됨으로써, 핀들 사이에 스페이스가 생성되고, 제 1 도전 물질의 제 2 부분을 포함하는 트렌치 밖의 영역에 제 1 게이트 전극이 형성된다. 이러한 포인트에서, 제 1 게이트 전극은 핀의 한 측면을 덮고, 핀의 대향 측면에 스페이스가 위치된다. 제 2 절연층이 스페이스에서의 핀의 노출 표면상에 형성된 후, 제 2 도전 물질이 이러한 제 2 절연층상에 형성되어, 제 2 게이트 전극을 형성하게 된다. 이러한 포인트에서, 제 1 게이트 전 극은 핀의 한 측면을 덮고, 제 2 게이트 전극은 핀의 대향 측면을 덮어, 각각의 핀이 2개의 분리된 게이트 전극에 의해 제어될 수 있게 된다. 게이트 전극을 패터닝하고, 소스 및 드레인 영역을 추가함으로써, 개별적으로 바이어싱될 수 있고 상이한 물질로 제조될 수 있는 2개의 게이트 전극을 갖는 비대칭 이중-게이트 FET가 생성된다. 개별적으로 바이어싱될 수 있는 2개의 독립적인 게이트 전극을 이용함으로써, 핀의 양 측면을 동시에 제어하는 하나의 게이트 전극을 이용하는 것과 비교하여, 핀의 도전 특성을 제어시에, 추가의 자유도를 제공하게 된다. 이러한 FET에서 3개의 디지털 레벨, 즉, 핀이 고갈 모드에 있도록 두 게이트 전극이 바이어싱되는 경우의 무전류, 하나의 게이트 전극이 반전 모드에서 핀의 한 측면을 설정하는 경우의 절반의 최대 전류, 및 두 게이트 전극이 반전 모드에서 전체 핀을 설정하는 경우의 최대 전류를 포함하는 3개의 레벨이 형성될 수 있다. 이것은 통상적인 회로에 비해 보다 적은 트랜지스터를 이용하여 동일한 논리 성능을 달성할 수 있도록 하는 논리 회로에서 특히 이점이 된다.
다른 실시예에서, 제 1 절연층을 형성하기 전에, 제 2 게이트 전극에 대한 콘택트 영역이 소스 또는 드레인 영역상에 생성될 수 있다. 소스 및 드레인 영역상에 제 2 게이트 전극을 접촉시키는 이러한 방법은, 콘택트를 형성하는데 있어 보다 많은 영역을 이용가능하기 때문에, 핀들 사이에 제 2 게이트 전극을 접촉시키는 것보다 덜 정밀(critical)하다.
본 발명의 이들 및 다른 양상은, 도면을 참조하여, 더 설명 및 기술될 것이다.
도 1 내지 4는 이중-게이트 FET를 제조시에 포함되는 단계들의 시퀀스를 도시하는 개략 단면도.
도 5는 이중-게이트 FET의 개략 정면도.
도 6 내지 8은 복수의 트렌치 및 핀의 형성을 도시하는 개략 단면도.
도 9 및 10은 비대칭 이중-게이트 FET의 형성을 도시하는 개략 단면도.
도 11은 본 발명의 방법의 실시예의 개략 정면도로서, 소스 및 드레인 영역상에 형성된 제 2 게이트 전극에 대한 콘택트를 갖는 비대칭 이중-게이트 FET의 형성을 도시하는 도면.
도면들은 실제 축적으로 도시되지 않는다. 일반적으로, 도면들에 있어서, 동일한 구성요소는 동일한 참조 번호에 의해 표기된다.
도 1은 실리콘을 포함하는 기판(1)과, 실리콘을 포함하는 돌출부(2)와, 실리콘과 게르마늄의 혼합물을 포함하는, 돌출부(2) 위의 SiGe 층(3)과, 실리콘층(4)이 에피택셜 성장을 이용하여 형성되는 것을 도시하는 단면도이다. 이러한 실시예에서, 돌출부(2)는 직사각형 형상을 갖지만, 삼각형 또는 둥근 최상부를 갖는 직사각형과 같은 다른 형상들도 가능하며, 돌출부(2)는 기판(1)으로부터 주로 수직으로 연장되는 측벽들 및 측벽들을 접속하는 최상부 표면을 포함한다. 또한, 돌출부(2)는 SiGe와 같은 다른 반도체 물질을 포함할 수 있으며, 기판(1)은 매립형 실리콘 이산화물층을 갖는 SOI(Silicon-On-Insulator) 기판을 또한 포함할 수 있다. 에피택셜 성장을 이용함으로써, 전체 층에 대해 매우 일정한 두께를 갖는 컨포멀층이 초래된다. 돌출부(2)상에 SiGe 층(3)을 형성하기 전에, 희생층을 돌출부(2)상에 형성하고, 후속하여 제거하여, 공형 에피택셜 성장을 위한 돌출부(2)의 표면을 제공할 수 있다.
SiGe 층(3)의 제 1 부분은 돌출부(2)를 덮고, 실리콘층(4)의 제 1 부분은 SiGe 층(3)의 제 1 부분을 덮으며, SiGe 층(3)의 제 2 부분은 기판(1)을 덮고, 실리콘층(4)의 제 2 부분은 SiGe 층(3)의 제 2 부분을 덮는다. 도 2에 도시된 바와 같이, 이들 제 2 부분은 에칭백(etch-back) 프로세스에 의해 제거되어, SiGe 층(3)의 제 1 부분 및 실리콘층(4)의 제 1 부분만을 돌출부(2)상에 남기게 된다. 이들 제 2 부분은, 이후의 디바이스 제조 단계에서 대안적으로 제거될 수 있다. 그 후, 실리콘 이산화물층(16)이 증착된 후, CMP(Chemical Mechanical Polishing)를 이용하여, 실리콘 이산화물층(16), 실리콘층(4) 및 SiGe 층(3)을 제거함으로써, 평탄한 표면을 생성하고, 돌출부(2)의 최상부 표면 및 SiGe 층(3)의 일부를 노출시킨다. 에칭백 기법을 또한 이용하여, 실리콘층(4) 및 SiGe 층(3)을 제거함으로써, 돌출부(2)의 최상부 표면을 노출시킬 수 있다.
SOI 기판이 이용되는 경우(도면들에 도시되지 않음), 기판(1)은 (매립된) 실리콘 이산화물층 및 실리콘층에 의해 덮인 벌크 실리콘층을 포함하고, 실리콘층을 제거하여 매립된 실리콘 이산화물층을 노출시키고, 그 후, 선택적 에피택셜 성장을 이용하여 돌출부(2)상에 SiGe 층(3) 및 실리콘층(4)을 형성한다. SiGe 층(3) 및 실리콘층(4)은, 선택적 에피택셜 성장의 이용으로 인해, 매립된 실리콘 이산화물층상에 형성되지 않는다.
도 3에 도시된 바와 같이, 돌출부(2) 및 실리콘층(4)에 대하여 SiGe 층(3)을 선택적으로 제거하는 에칭을 수행하여, 실리콘을 포함하는 트렌치(5) 및 핀(6)을 형성한다. 핀(6)의 폭은 실리콘층(4)이 형성되는 제조 방법, 이 경우 에피택셜 성장에 의해 규정되며, 이러한 폭은 실리콘층(4)의 두께와 실질적으로 동일하다. 적용된 제조 방법은 10 나노미터보다 작은 재생성가능 두께를 갖는 층을 형성할 수 있고, 따라서, 핀(6)의 폭이 10 나노미터보다 재생성가능하게 작으며, 그것은 종래 기술의 제조 방법으로는 달성될 수 없는 것이다. 이러한 실시예에서, 돌출부(2) 및 층(4)은 동일한 실리콘 물질로 제조되며, 층(3)은 SiGe로 제조되지만, 다른 반도체 물질들의 조합을 이용할 수도 있다. 이들 물질은, 돌출부(2) 및 층(4)에 대한 층(3)의 적어도 선택적 에칭이 실행가능한 물질이어야 한다. 이러한 포인트에서, 기상(vapor-phase) 도핑 또는 플라즈마 침지(plasma immersion) 도핑, 또는 임의의 다른 도펀트 기법을 이용하여, 핀(6) 및 돌출부(2)에 도펀트 원자를 제공함으로써, 핀(6)의 도펀트 레벨을 설정하여, 적절한 디바이스 성능을 얻을 수 있다. 더욱이, 모든 노출된 최상부 및 바닥 표면에 도펀트를 주입하여, 그들의 도전 특성을 조절함으로써, 디바이스 성능에 대한 표면 기생 트랜지스터의 영향을 감소시켜, 핀(6)이 기본 도전 경로가 되도록 할 수 있다.
도 4에 도시된 바와 같이, 노출된 표면을 산화시킴으로써, 게이트 산화물로서 기능하는 실리콘 이산화물층(9)을 형성한다. 그 후, 폴리실리콘층(7)을 실리콘 이산화물층(9)상에 증착하여, 게이트 전극을 형성한다. 또한, 실리콘 이산화물층(9)은 높은 k 유전층과 같은 다른 절연층을 포함할 수 있고, 폴리실리콘층(7)은 게이트 물질로서 이용될 수 있는 금속 또는 다른 물질과 같은 다른 도전성 물질을 또한 포함할 수 있다. 돌출부(2)의 둥글게 된 최상부는, 실리콘 이산화물층(9)의 감소된 무결성 및 브레이크다운을 초래할 수 있는 잘 알려진 코너-샤프닝 효과(corner-sharpening effect)를 회피하게 한다.
이중-게이트 FET 디바이스는 폴리실리콘층(7)을 패터닝함으로써 생성될 수 있으며, 그 후, 이러한 실시예의 개략 정면도인 도 5에 도시된 바와 같이, 패터닝된 폴리실리콘층(7)에 의해 덮이지 않은 핀(6) 부분들의 주입에 의해 소스 및 드레인이 형성된다. 또한, 소스 및 드레인 영역은 게이트 전극과 소스 및 드레인 영역 사이에 절연 물질의 스페이서를 형성함으로써, 약도핑된 드레인 및 소스 영역을 포함할 수 있다.
다른 실시예는 복수의 핀 및 트렌치를 갖는 이중-게이트 FET의 형성을 포함하고, 도 1에 도시되는 실시예로 시작하며, 도 6에 도시된 바와 같이, SiGe 층(3) 및 실리콘층(4)을 형성하기 위해 이용되었던 동일한 제조 방법을 이용하여, 실리콘층(4)상에 SiGe 층(13) 및 실리콘층(14)이 형성된다. SiGe 층(3, 13) 및 실리콘층(4, 14)은 돌출부(2)를 직접 또는 간접적으로 덮는 제 1 부분 및 기판(1)을 직접 또는 간접적으로 덮는 제 2 부분을 갖는다. 이와 달리, 보다 많은 SiGe 및 실리콘 층들이 형성될 수 있다.
도 7에 도시된 바와 같이, SiGe 층(3, 13) 및 실리콘층(4, 14)의 제 2 부분들을 에칭백 프로세스에 의해 제거함으로써, 돌출부(2)상에 SiGe 층(3, 13) 및 실리콘층(4, 14)의 제 1 부분만을 남길 수 있다. 이들 제 2 부분은 이후의 디바이스 제조 단계에서 대안적으로 제거될 수 있다. 또한, 이러한 실시예에서, SOI 기판과 결합된 선택적 에피택셜 성장을 이용하여, 돌출부(2)상에 SiGe 층(3, 13) 및 실리콘층(4, 14)만을 형성할 수 있다. 그 후, 실리콘 이산화물층(16)을 증착하고, CMP를 이용하여, 실리콘 이산화물층(16), 실리콘층(4, 14) 및 SiGe 층(3, 13)을 제거해서, 돌출부(2)의 최상부 표면 및 SiGe 층(3, 13)의 일부를 노출시킴으로써, 평탄한 표면을 생성한다. 또한, 다른 에칭백 기법을 이용하여, 돌출부(2)의 최상부 표면 및 SiGe 층(3, 13)의 일부를 노출시킬 수 있다.
도 8을 참조하면, 돌출부(2) 및 실리콘층(4, 14)에 대하여 SiGe 층(3, 13)을 선택적으로 제거하는 에칭을 수행하여, 복수의 트렌치(5) 및 핀(6)을 형성한다. 그 후, 게이트 전극을 생성하여 패터닝하고, 소스 및 드레인 영역을 형성함으로써, 복수의 채널을 갖는 이중-게이트 FET를 형성할 수 있다. 이러한 FET는 종래 기술에서의 FET보다 작은 영역을 점유하면서, 높은 전류 드라이브를 갖는데, 그 이유는, 핀(6)의 피치가 에피택셜 기법에 의해 규정되고, 포토리소그래피 기법에 의해서는 규정되지 않기 때문이다.
비대칭 이중-게이트 FET의 제조는, 도 3에 도시된 실시예로 시작된다. 도 9에 도시된 바와 같이, 노출 표면의 열 산화에 의해 실리콘 이산화물층(19)이 형성된다. 또한, 실리콘 질화물 또는 높은 k 유전층과 같은 다른 절연층이 노출 표면상에 형성될 수 있다. 후속하여, 폴리실리콘을 포함하는 제 1 도전층(17)이 실리콘 이산화물층(19)상에 증착된다. 제 1 도전층(17)은 게이트 물질로서 이용될 수 있는 금속 또는 다른 물질과 같은 다른 도전 물질을 또한 포함할 수 있다. 그 후, 에칭백 프로세스에 의해 핀(6)의 최상부 표면으로부터 제 1 도전층(17)을 제거하여, 트렌치(5)에 존재하는 제 1 도전층(17)의 제 1 영역 및 트렌치(5) 밖의 영역에 존재하는 제 1 도전층(17)의 제 2 영역을 생성하며, 제 1 도전층(17)의 제 1 및 제 2 영역은 접속되지 않는다. 제 1 도전층(17)이 금속을 포함한다면, 리소그래피 마스크를 이용하여 돌출부(2)의 최상부 표면으로부터 금속을 제거할 수 있다.
그 후, 도 10에 도시된 바와 같이, 돌출부(2) 위의 핀들(6) 사이의 영역을 적어도 부분적으로 덮는 개구부를 갖는 실리콘 질화물 하드 마스크(8)가 도포된다. 후속하여, 돌출부(2), 트렌치(5)의 표면을 덮는 실리콘 이산화물층(19) 및 제 1 도전층(17)의 제 1 영역을 제거하여, 핀(6)과 제 1 게이트 전극(37) 사이에 스페이스를 형성한다. 하드 마스크(8)를 이용하여, 제 1 도전층(17)의 제 2 영역이 제거되는 것을 방지함으로써, 제 1 게이트 전극(37)의 형성을 가능하게 한다. 이러한 하드 마스크는 실리콘 질화물, 또는 제 1 도전층(17)이 제거되는 것을 방지할 수 있는 임의의 다른 물질로 제조될 수 있다. 다음, 실리콘 이산화물층(29)을 스페이스내의 핀(6)의 노출 표면상에 형성하고, 후속하여, 폴리실리콘 또는 금속을 포함하는 제 2 도전층(28)을 실리콘 이산화물층(29)상에 증착하여, 제 2 게이트 전극(27)을 형성한다. 이러한 실시예에서, 제 2 게이트 전극(27)은 실리콘 이산화물 및 폴리실리콘 또는 금속을 포함하고, 제 1 게이트 전극(37)은 실리콘 이산화물 및 폴리실리콘을 포함하지만, 게이트 전극이 형성되는 제한을 갖는 다른 금속들의 조합이 적용될 수 있다. 또한, 절연층(19, 29)의 두께는 상이할 수 있다.
도 11은 제 2 게이트 전극(27)이 소스 및 드레인 영역(10, 20)상에 접촉되는 실시예의 개략 정면도이다. 핀(6)의 최상부 표면으로부터 제 1 도전층(17)을 제거하는 단계 이후에, 이러한 실시예에서, 핀들 사이의 영역의 적어도 일부를 덮는 개구부를 제공하지 않지만 소스 및 드레인 영역(10, 20)상에 개구부(91, 92)를 제공하는 하드 마스크(8)가 도포된다. 돌출부(2), 제 1 도전층(17) 및 실리콘 이산화물층(19)은 개구부(91, 92)를 통해 에칭제를 적용함으로써 제거되며, 에칭 프로세스는 다른 물질에 대하여 선택적이다. 그 후, 실리콘 이산화물층(29)을 핀(6)의 노출 표면에 공급하는 개구부(91, 92)를 이용하여, 핀(6)의 노출 표면상에 실리콘 이산화물층(29)을 형성한다. 후속하여, 개구부(91, 92)를 통해, 폴리실리콘을 포함하는 제 2 도전층(28)을 실리콘 이산화물층(29)상에 증착하여, 제 2 게이트 전극(27)을 형성한다. 다음, 개구부(91, 92)를 이용하여, 제 2 게이트 전극(27)에 대한 콘택트를 형성한다. 이와 달리, 제 2 게이트 전극(27)에 대한 콘택트는 핀들 사이에 위치될 수 있다. 제 1 게이트 전극(37)에 대한 콘택트는, 종래의 제조 방법을 이용하여 제조될 수 있으며, 핀에 인접하여 위치될 수 있다.
요약하면, 본 발명은 종래의 반도체 처리 기법을 이용하여, 포토리소그래피 기법으로 얻을 수 있는 것보다 작은 피치 및 폭을 갖는, 매우 작은 재생성가능 핀을 갖는 초단(extremely short-length) 이중-게이트 FET를 제조하는 방법을 제공한다. 기판상의 돌출부 위에, 제 1 층 및 제 2 층이 형성된 후, 돌출부의 최상부 표면이 노출된다. 제 1 층의 일부가 돌출부 및 제 2 층에 대하여 선택적으로 제거됨으로써, 핀 및 트렌치가 생성된다. 또한, 복수의 핀 및 트렌치를 형성하는 방법이 제공된다. 이중-게이트 FET는 트렌치(들), 소스 및 드레인에 게이트 전극을 형성함으로써 생성된다. 개별적으로 바이어싱될 수 있는 2개의 게이트 전극을 갖는 초단 비대칭 이중-게이트 FET를 제조하는 다른 방법이 제공된다.
전술한 실시예는 본 발명을 제한하는 것이 아닌, 예시를 위한 것이며, 당업자라면, 첨부된 특허 청구 범위의 영역을 벗어나지 않고서도, 여러 가지의 대안적인 실시예들을 설계할 수 있음을 주지해야 한다. 특허 청구 범위에서, 괄호 안의 임의의 참조 부호는 특허 청구 범위를 제한하는 것으로 해석되지 않는다. "포함하는" 이라는 용어는 청구항에서 열거된 것들 이외의 다른 요소 또는 단계의 존재를 배제하지 않는다. 단수형 요소는 그러한 요소가 복수개 존재함을 배제하지 않는다.
Claims (10)
- 이중-게이트 FET를 제조하는 방법에 있어서,기판(1)상에 제 1 반도체 물질의 돌출부(2)를 형성하는 단계와,상기 돌출부(2)상에 제 1 물질의 제 1 층(3)을 형성하는 단계와,상기 제 1 층(3)상에 제 2 반도체 물질의 제 2 층(4)을 형성하는 단계와,상기 제 1 층(3) 및 상기 제 2 층(4)을 제거하여, 상기 돌출부(2)의 최상부 표면을 노출시키는 단계와,상기 제 1 및 제 2 반도체 물질에 대하여 상기 제 1 물질을 사전결정된 깊이로 선택적으로 제거하여, 상기 돌출부(2)와 상기 제 2 층(4) 사이의 트렌치(5) 및 상기 트렌치(5)와 인접하고 상기 제 2 층(4)을 포함하는 핀(fin)(6)을 형성하는 단계와,상기 트렌치(5) 및 상기 핀(6)의 노출 표면상에 절연층(9, 19)을 형성하는 단계와,상기 절연층(9, 10)상에 도전 물질의 층(7, 17)을 형성하여, 게이트 전극을 형성하는 단계를 포함하는이중-게이트 FET 제조 방법.
- 제 1 항에 있어서,상기 제 2 층(4)의 형성 이후에, 상기 제 1 물질의 층(13) 및 상기 제 2 반도체 물질의 층(14)을 포함하는 적어도 하나의 다층 구조물을 형성하는 단계를 더 포함하되,상기 제 1 층(3) 및 상기 제 2 층(4)을 제거하는 단계는 상기 다층의 제거를 더 포함하고,상기 제 1 물질을 선택적으로 제거하는 단계는 상기 제 2 반도체 물질의 층과 상기 트렌치(5)에 인접하는 적어도 하나의 핀(6) 사이에 적어도 하나의 트렌치(5)를 형성하는 것을 더 포함하는 이중-게이트 FET 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 물질의 층(3, 13) 및 상기 제 2 반도체 물질의 층(4, 14)의 형성은 에피택셜 성장에 의해 실현되는 이중-게이트 FET 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 물질의 상기 선택적 제거 이후에, 상기 제 1 및 제 2 반도체 물질에 도펀트 원자를 제공하는 단계를 더 포함하는 이중-게이트 FET 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 트렌치(5)의 바닥 표면, 및 상기 돌출부(2)와 상기 핀(6)의 최상부 표면에 주입 물질층을 제공하는 단계를 더 포함하는 이중-게이트 FET 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 물질은 SiGe를 포함하고, 상기 제 2 반도체 물질은 실리콘을 포함하는 이중-게이트 FET 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 핀(6)의 폭은 10 나노미터보다 작은 이중-게이트 FET 제조 방법.
- 제 1 항에 있어서,상기 돌출부(2), 상기 트렌치(5)에 존재하는 상기 제 1 도전층(17) 및 상기 트렌치(5)에 존재하는 상기 제 1 절연층(19)을 제거하여, 상기 핀(6)과 제 1 게이트 전극(37) 사이에 스페이스를 형성하는 단계와,상기 스페이스의 노출 표면상에 제 2 절연층(29)을 형성하는 단계와,상기 제 2 절연층(29)상에 제 2 도전 물질의 제 2 도전층(27)을 형성하여, 제 2 게이트 전극(27)을 형성하는 단계를 더 포함하는 이중-게이트 FET 제조 방법.
- 제 8 항에 있어서,상기 제 1 절연층(19)을 형성하는 단계 이전에, 소스 영역(10) 및 드레인 영역(20)이 형성되며,상기 소스 영역(10) 또는 상기 드레인 영역(20)상에 적어도 하나의 콘택트 영역(91, 92)을 형성하여, 상기 제 2 게이트 전극(27)에 대한 전기 접속을 형성하는 단계를 더 포함하는 이중-게이트 FET 제조 방법.
- 제 8 항에 있어서,상기 제 1 도전 물질은 금속을 포함하고, 상기 제 2 도전 물질은 폴리실리콘을 포함하는 이중-게이트 FET 제조 방법.
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