JPH04268732A - バイポーラ・トランジスタの製造方法 - Google Patents
バイポーラ・トランジスタの製造方法Info
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- JPH04268732A JPH04268732A JP3287284A JP28728491A JPH04268732A JP H04268732 A JPH04268732 A JP H04268732A JP 3287284 A JP3287284 A JP 3287284A JP 28728491 A JP28728491 A JP 28728491A JP H04268732 A JPH04268732 A JP H04268732A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、隆起したベース領域
に、自己整合した、エミッタ、コレクタ・ペデスタル、
実質的ベースおよび付随的ベースを設けたバイポーラ・
トランジスタに関するものである。この発明はまた、単
一のリソグラフィおよびマスキング工程を使用して、上
記のエレメントの自己整合を行う上記のデバイスの製造
方法に関するものである。このトランジスタの構造は、
自己整合したエレメントを有する他、デバイス製造中に
いくつかの機能を果すだけでなく、デバイスの操作中に
も所期の電気的特性をもたらす、複合誘電層を有する。 得られたトランジスタは、下層の実質的ベース領域内の
エミッタの深さを精密に制御できる、平坦なエミッタ・
エミッタ接触インターフェースを含む。
に、自己整合した、エミッタ、コレクタ・ペデスタル、
実質的ベースおよび付随的ベースを設けたバイポーラ・
トランジスタに関するものである。この発明はまた、単
一のリソグラフィおよびマスキング工程を使用して、上
記のエレメントの自己整合を行う上記のデバイスの製造
方法に関するものである。このトランジスタの構造は、
自己整合したエレメントを有する他、デバイス製造中に
いくつかの機能を果すだけでなく、デバイスの操作中に
も所期の電気的特性をもたらす、複合誘電層を有する。 得られたトランジスタは、下層の実質的ベース領域内の
エミッタの深さを精密に制御できる、平坦なエミッタ・
エミッタ接触インターフェースを含む。
【０００２】上記の複合層は、デバイスの最終構造中で
半導体表面に隣接する酸化物（ＳｉＯ２）層、酸化物層
の上の窒化物（Ｓｉ３Ｎ４）層、および窒化物層上の酸
化物（ＳｉＯ２）層で構成される。最後の酸化物層は、
酸化可能な材料、好ましくは多結晶シリコンの層として
、製造工程の早期に形成される。この酸化物層は、後の
工程で、自己整合基準面エレメントが除去され、それに
よって露出した下層の誘電エレメントを除去して平坦な
エミッタ開口部を形成しなければならないときに、まだ
酸化されない状態ではエッチ・ストップとして機能し、
酸化された状態では記憶素子として機能する。この工程
により、抵抗の低い付随的ベースと高品質のコレクタ／
ベース領域とを有する、低キャパシタンスのバイポーラ
接合トランジスタが得られる。
半導体表面に隣接する酸化物（ＳｉＯ２）層、酸化物層
の上の窒化物（Ｓｉ３Ｎ４）層、および窒化物層上の酸
化物（ＳｉＯ２）層で構成される。最後の酸化物層は、
酸化可能な材料、好ましくは多結晶シリコンの層として
、製造工程の早期に形成される。この酸化物層は、後の
工程で、自己整合基準面エレメントが除去され、それに
よって露出した下層の誘電エレメントを除去して平坦な
エミッタ開口部を形成しなければならないときに、まだ
酸化されない状態ではエッチ・ストップとして機能し、
酸化された状態では記憶素子として機能する。この工程
により、抵抗の低い付随的ベースと高品質のコレクタ／
ベース領域とを有する、低キャパシタンスのバイポーラ
接合トランジスタが得られる。
【０００３】
【従来技術】高速のバイポーラ接合トランジスタの製造
では、本質的に高速なデバイスを製造するだけではなく
、そのデバイスに付随する寄生抵抗およびキャパシタン
スを減少させることが重要である。従来技術では、自己
整合した構造およびセミコンダクタ・オン・インシュレ
ータ（ＳＯＩ）構造に、意図した大きさのベース幅とエ
ミッタ／ベース／コレクタ・ドーピングのプロファイル
を組み合せることにより、高速バイポーラ・デバイスお
よび回路を得る努力が払われてきた。最近、低温高品質
のホモ接合またはヘテロ結合エピタキシャル技術により
、より高速な実質的のホモ接合またはヘテロ接合バイポ
ーラ・デバイスを得るためのエミッタ／ベース／コレク
タのプロファイルの最適化技術が著しく進歩している。 しかし、従来技術では、付随的ベース抵抗、コレクタ・
ベース・キャパシタンス、コレクタ・基板キャパシタン
ス等、寄生抵抗およびキャパシタンスに関して未解決の
問題があり、これは特に低温エピタキシャル付着法によ
って形成したきわめて薄いベース層を有する構造では、
適切に処理されていない。
では、本質的に高速なデバイスを製造するだけではなく
、そのデバイスに付随する寄生抵抗およびキャパシタン
スを減少させることが重要である。従来技術では、自己
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ータ（ＳＯＩ）構造に、意図した大きさのベース幅とエ
ミッタ／ベース／コレクタ・ドーピングのプロファイル
を組み合せることにより、高速バイポーラ・デバイスお
よび回路を得る努力が払われてきた。最近、低温高品質
のホモ接合またはヘテロ結合エピタキシャル技術により
、より高速な実質的のホモ接合またはヘテロ接合バイポ
ーラ・デバイスを得るためのエミッタ／ベース／コレク
タのプロファイルの最適化技術が著しく進歩している。 しかし、従来技術では、付随的ベース抵抗、コレクタ・
ベース・キャパシタンス、コレクタ・基板キャパシタン
ス等、寄生抵抗およびキャパシタンスに関して未解決の
問題があり、これは特に低温エピタキシャル付着法によ
って形成したきわめて薄いベース層を有する構造では、
適切に処理されていない。
【０００４】ベース・エミッタ接合およびベース・コレ
クタ接合のキャパシタンス、ならびにベース抵抗を減少
させる従来技術の方法の１つが、米国特許第４４９９６
５７号明細書に開示されている。上記の特許では、シリ
コン基板の主表面の１つに設けた所定の開口部を有する
酸化物皮膜の上に、軽くドーピングしたシリコン層をエ
ピタキシャル成長させる。イオン注入および熱アニーリ
ングを使用して、多結晶部分を反対の導電型の付随的ベ
ース領域に変換し、単結晶部分に反対の導電型の実質的
ベース領域を形成する。ヒ素イオンを実質的ベース領域
に選択的に注入して、ｎ導電型のエミッタ領域を形成す
る。
クタ接合のキャパシタンス、ならびにベース抵抗を減少
させる従来技術の方法の１つが、米国特許第４４９９６
５７号明細書に開示されている。上記の特許では、シリ
コン基板の主表面の１つに設けた所定の開口部を有する
酸化物皮膜の上に、軽くドーピングしたシリコン層をエ
ピタキシャル成長させる。イオン注入および熱アニーリ
ングを使用して、多結晶部分を反対の導電型の付随的ベ
ース領域に変換し、単結晶部分に反対の導電型の実質的
ベース領域を形成する。ヒ素イオンを実質的ベース領域
に選択的に注入して、ｎ導電型のエミッタ領域を形成す
る。
【０００５】上記の特許の方法は、単結晶および多結晶
半導体材料中にドーパントが拡散する速度の差を利用し
て、実質的ベース領域および付随的ベース領域を形成す
るものである。イオン注入およびアニーリングを比較的
厚い半導体層とともに使用する場合、ベース領域の深さ
制御は大きな問題とはならない。しかし、ベースを比較
的薄く形成する層では、エピタキシャル層の上部のその
場でのドーピングを含む他の方法を使用しなければなら
ない。このような方法による制御を行わなければ、最終
的にエミッタを形成しなければならない薄い実質的ベー
ス領域の形成を制御することは非常に困難である。また
、上記の特許では、エミッタ領域およびベース領域は自
己整合されず、コレクタに対してエミッタのどちらか一
方の側に必然的に変位が生じる。その結果、結合抵抗は
容易に制御されず、定義により、一般に自己整合構造の
場合よりも大きくなる。上記の特許では、付随的ベース
は分離の縁部に対して整合される。実質的ベースは、エ
ミッタ拡散領域の縁部に対して整合すべきであり、そう
でないと、ベース抵抗が高くなり、スイッチング性能が
低下する。このように、上記の特許は、エミッタとベー
スの自己整合を行えず、その製造方法は、実質的ベース
領域内にエミッタを形成するときに必要な精密な制御が
困難である。
半導体材料中にドーパントが拡散する速度の差を利用し
て、実質的ベース領域および付随的ベース領域を形成す
るものである。イオン注入およびアニーリングを比較的
厚い半導体層とともに使用する場合、ベース領域の深さ
制御は大きな問題とはならない。しかし、ベースを比較
的薄く形成する層では、エピタキシャル層の上部のその
場でのドーピングを含む他の方法を使用しなければなら
ない。このような方法による制御を行わなければ、最終
的にエミッタを形成しなければならない薄い実質的ベー
ス領域の形成を制御することは非常に困難である。また
、上記の特許では、エミッタ領域およびベース領域は自
己整合されず、コレクタに対してエミッタのどちらか一
方の側に必然的に変位が生じる。その結果、結合抵抗は
容易に制御されず、定義により、一般に自己整合構造の
場合よりも大きくなる。上記の特許では、付随的ベース
は分離の縁部に対して整合される。実質的ベースは、エ
ミッタ拡散領域の縁部に対して整合すべきであり、そう
でないと、ベース抵抗が高くなり、スイッチング性能が
低下する。このように、上記の特許は、エミッタとベー
スの自己整合を行えず、その製造方法は、実質的ベース
領域内にエミッタを形成するときに必要な精密な制御が
困難である。
【０００６】他の従来技術は、米国特許第４５０４３３
２号明細書に示されたもので、単結晶および多結晶材料
中のドーパントの拡散速度の差を利用するものである。 単結晶および多結晶材料の酸化速度の差も利用して、完
全に自己整合したバイポーラ構造を形成する。上記の特
許では、複数の誘電層を使用して、サブコレクタがその
中に形成される、半導体の露出領域を囲む。最上部の誘
電層は、ｐ型ドーパントでドーピングする。ｎ型半導体
材料のエピタキシャル層を、ドーピングした酸化物の上
には多結晶材料として付着し、半導体の露出した領域上
には単結晶材料として付着する。アニーリングにより、
ｐ型ドーパントが多結晶材料中に拡散し、ｎ型の単結晶
材料が残る。次に、酸化工程により、単結晶のｎ型材料
の上に薄い酸化物を形成し、多結晶領域の上に厚い酸化
物を形成する。エッチング工程で薄い酸化物だけを除去
し、ｐ型の実質的ベースをイオン注入する。この後、ｎ
型にドーピングした酸化物層を付着し、外方拡散させて
デバイスのエミッタを形成する。
２号明細書に示されたもので、単結晶および多結晶材料
中のドーパントの拡散速度の差を利用するものである。 単結晶および多結晶材料の酸化速度の差も利用して、完
全に自己整合したバイポーラ構造を形成する。上記の特
許では、複数の誘電層を使用して、サブコレクタがその
中に形成される、半導体の露出領域を囲む。最上部の誘
電層は、ｐ型ドーパントでドーピングする。ｎ型半導体
材料のエピタキシャル層を、ドーピングした酸化物の上
には多結晶材料として付着し、半導体の露出した領域上
には単結晶材料として付着する。アニーリングにより、
ｐ型ドーパントが多結晶材料中に拡散し、ｎ型の単結晶
材料が残る。次に、酸化工程により、単結晶のｎ型材料
の上に薄い酸化物を形成し、多結晶領域の上に厚い酸化
物を形成する。エッチング工程で薄い酸化物だけを除去
し、ｐ型の実質的ベースをイオン注入する。この後、ｎ
型にドーピングした酸化物層を付着し、外方拡散させて
デバイスのエミッタを形成する。
【０００７】上記の特許は、高温の酸化とアニーリング
を利用しているが、この発明の方法は、工程の初期に低
温酸化と、その場での実質的ベースのドーピングとを行
って、付随的ベースの広がりの制御を改善すると同時に
、実質的ベースおよび付随的ベースとの相互接続を容易
にする。また、上記の特許の方法は、現在のバイポーラ
・デバイスのエミッタ深さ要件に適合しない。
を利用しているが、この発明の方法は、工程の初期に低
温酸化と、その場での実質的ベースのドーピングとを行
って、付随的ベースの広がりの制御を改善すると同時に
、実質的ベースおよび付随的ベースとの相互接続を容易
にする。また、上記の特許の方法は、現在のバイポーラ
・デバイスのエミッタ深さ要件に適合しない。
【０００８】
【発明が解決しようとする課題】この発明の目的は、エ
ミッタ、コレクタ・ペデスタル、および実質的ベースが
すべて自己整合した、隆起したベースを有するバイポー
ラ・トランジスタを提供することにある。
ミッタ、コレクタ・ペデスタル、および実質的ベースが
すべて自己整合した、隆起したベースを有するバイポー
ラ・トランジスタを提供することにある。
【０００９】この発明の他の目的は、最終構造に複合誘
電層を有し、トランジスタの製造工程が実施できる、バ
イポーラ・トランジスタを提供することにある。
電層を有し、トランジスタの製造工程が実施できる、バ
イポーラ・トランジスタを提供することにある。
【００１０】この発明の他の目的は、酸化物・窒化物層
の上に付着させた多結晶の酸化可能な材料が、その酸化
された状態および酸化されない状態で各種の機能を果す
、隆起したベースを有するバイポーラ・トランジスタの
製造方法を提供することにある。
の上に付着させた多結晶の酸化可能な材料が、その酸化
された状態および酸化されない状態で各種の機能を果す
、隆起したベースを有するバイポーラ・トランジスタの
製造方法を提供することにある。
【００１１】この発明の他の目的は、１回のリソグラフ
ィおよびマスキング工程で、エミッタ、実質的ベース、
付随的ベース、およびコレクタ・ペデスタルの自己整合
が行える、バイポーラ・トランジスタの製造方法を提供
することにある。
ィおよびマスキング工程で、エミッタ、実質的ベース、
付随的ベース、およびコレクタ・ペデスタルの自己整合
が行える、バイポーラ・トランジスタの製造方法を提供
することにある。
【００１２】この発明の他の目的は、ベース抵抗および
キャパシタンスの低いデバイスを形成する、バイポーラ
・トランジスタの製造方法を提供することにある。
キャパシタンスの低いデバイスを形成する、バイポーラ
・トランジスタの製造方法を提供することにある。
【００１３】
【課題を解決するための手段】この発明は、エミッタ、
コレクタ・ペデスタル、実質的ベースおよび付随的ベー
スがすべて自己整合した、隆起したベースを有するバイ
ポーラ・トランジスタに関するものである。好ましい実
施例では、これらのエレメントは、製造中の重要な要素
であり、かつ最終構造の一部として残る、複合誘電層の
存在により、自己整合される。トランジスタの最終構造
では、この複合層は、窒化物と酸化物層を付着させた酸
化物層を含む。付着させた酸化物層がエミッタの自己整
合の基準面を含む限り、これを省くことはできず、構造
の一体部分として残る。最上層は、製造中に酸化された
状態および酸化されない状態で機能する他に、できる限
り小さくすべきデバイスのキャパシタンスを最小にする
ための大きな制御手段となる、厚みの制御可能な層を形
成する。この構造では、これを平坦性の問題に大きな影
響を与えずに行うことができる。この出願の構造を製造
する際、幾つかの機能を行うのに複合層が必要であり、
この層は、基板分離領域および単結晶領域の上に半導体
材料の層を付着させた後に導入され、基板分離領域およ
び単結晶領域の上にそれぞれ多結晶および多結晶領域を
形成する。付着した半導体層は、その場でドーピングし
た上部を有し、この上部は、最終的にトランジスタの実
質的ベース領域となるため、厚みが厳密に制御される。 したがって、酸化物と窒化物の層を付着させた後、酸化
可能な多結晶シリコンの層を付着させる。この多結晶シ
リコンの層は、酸化されない状態および酸化された状態
で、エミッタの自己整合のための自己整合基準面を前に
進める等、各種の機能を果す。最初に付着させた酸化物
は、下層のシリコンを不動態化させ、窒化物層は、酸素
で強化された拡散を抑制し、エピタキシャル層のその場
でドーピングされた部分のエピタキシャル多結晶領域の
状態を保持する。これらの考慮のほかに、上記の自己整
合されたエレメントはすべて、分離領域の縁部に対称的
に位置合せした１回のリソグラフィおよびマスキングで
自己整合が定着する。この工程により、単結晶メサの上
に、イオン注入工程中にマスクとして機能する酸化物・
窒化物スタックが形成され、単結晶メサ内と前に付着さ
せた半導体層の下部中にコレクタ・ペデスタルが形成さ
れる。スタック上に側壁を形成した後、イオン注入によ
り付随的ベースが形成される。次に、複合層の多結晶部
分をエッチ・ストップとして機能させて、スタックの側
壁および酸化物部分を除去し、スタックの窒化物部分を
残す。この接合部で、多結晶層が酸化される。酸化した
多結晶の縁部は、窒化物の縁部と接し、窒化物を除去す
ると、多結晶層の縁部は、前に窒化物の縁部によって形
成された基準面を担持する。次に、選択的エッチングを
行って、ドーピングした実質的ベースの平坦面を露出さ
せる。次に、拡散源として機能するコンフォーマルにド
ーピングした多結晶層が、多結晶層をパターン付けする
ときにエッチ・ストップとして機能する酸化した多結晶
層との自己整合されたエミッタ接点を形成する。酸化し
た多結晶層は、そのまま残って、所期の最小のキャパシ
タンスが得られる。
コレクタ・ペデスタル、実質的ベースおよび付随的ベー
スがすべて自己整合した、隆起したベースを有するバイ
ポーラ・トランジスタに関するものである。好ましい実
施例では、これらのエレメントは、製造中の重要な要素
であり、かつ最終構造の一部として残る、複合誘電層の
存在により、自己整合される。トランジスタの最終構造
では、この複合層は、窒化物と酸化物層を付着させた酸
化物層を含む。付着させた酸化物層がエミッタの自己整
合の基準面を含む限り、これを省くことはできず、構造
の一体部分として残る。最上層は、製造中に酸化された
状態および酸化されない状態で機能する他に、できる限
り小さくすべきデバイスのキャパシタンスを最小にする
ための大きな制御手段となる、厚みの制御可能な層を形
成する。この構造では、これを平坦性の問題に大きな影
響を与えずに行うことができる。この出願の構造を製造
する際、幾つかの機能を行うのに複合層が必要であり、
この層は、基板分離領域および単結晶領域の上に半導体
材料の層を付着させた後に導入され、基板分離領域およ
び単結晶領域の上にそれぞれ多結晶および多結晶領域を
形成する。付着した半導体層は、その場でドーピングし
た上部を有し、この上部は、最終的にトランジスタの実
質的ベース領域となるため、厚みが厳密に制御される。 したがって、酸化物と窒化物の層を付着させた後、酸化
可能な多結晶シリコンの層を付着させる。この多結晶シ
リコンの層は、酸化されない状態および酸化された状態
で、エミッタの自己整合のための自己整合基準面を前に
進める等、各種の機能を果す。最初に付着させた酸化物
は、下層のシリコンを不動態化させ、窒化物層は、酸素
で強化された拡散を抑制し、エピタキシャル層のその場
でドーピングされた部分のエピタキシャル多結晶領域の
状態を保持する。これらの考慮のほかに、上記の自己整
合されたエレメントはすべて、分離領域の縁部に対称的
に位置合せした１回のリソグラフィおよびマスキングで
自己整合が定着する。この工程により、単結晶メサの上
に、イオン注入工程中にマスクとして機能する酸化物・
窒化物スタックが形成され、単結晶メサ内と前に付着さ
せた半導体層の下部中にコレクタ・ペデスタルが形成さ
れる。スタック上に側壁を形成した後、イオン注入によ
り付随的ベースが形成される。次に、複合層の多結晶部
分をエッチ・ストップとして機能させて、スタックの側
壁および酸化物部分を除去し、スタックの窒化物部分を
残す。この接合部で、多結晶層が酸化される。酸化した
多結晶の縁部は、窒化物の縁部と接し、窒化物を除去す
ると、多結晶層の縁部は、前に窒化物の縁部によって形
成された基準面を担持する。次に、選択的エッチングを
行って、ドーピングした実質的ベースの平坦面を露出さ
せる。次に、拡散源として機能するコンフォーマルにド
ーピングした多結晶層が、多結晶層をパターン付けする
ときにエッチ・ストップとして機能する酸化した多結晶
層との自己整合されたエミッタ接点を形成する。酸化し
た多結晶層は、そのまま残って、所期の最小のキャパシ
タンスが得られる。
【００１４】
【実施例】図１は、自己整合されたエミッタ、実質的ベ
ース、付随的ベース、およびコレクタ・ペデスタルを含
む、自己整合された、隆起したエピタキシャル・ベース
を有するバイポーラ・トランジスタの断面図である。こ
のトランジスタはまた、縁部がエミッタ開口部とそれに
関連する接点メタラジとを画定する、複合誘電層も含む
。
ース、付随的ベース、およびコレクタ・ペデスタルを含
む、自己整合された、隆起したエピタキシャル・ベース
を有するバイポーラ・トランジスタの断面図である。こ
のトランジスタはまた、縁部がエミッタ開口部とそれに
関連する接点メタラジとを画定する、複合誘電層も含む
。
【００１５】図１は、エミッタ２、実質的ベース領域３
、付随的ベース領域４、コレクタ・ペデスタル５、サブ
コレクタ６、サブコレクタ・リーチスルー７、および複
合誘電接合層８を含むバイポーラ・トランジスタ１を示
している。図１にはまた、高度にドーピングした単結晶
半導体材料である基板またはサブコレクタ６の上に付着
させた、軽くドーピングした半導体材料のエピタキシャ
ル層１１中に形成した、エミッタ接点９およびトレンチ
１０も示している。トレンチ１０は、メサ１４および１
５を取り囲む分離酸化物１３で充填されている。メサ１
４は、高度にドーピングされると、サブコレクタ・リー
チスルー７になる。メサ１５は、コレクタ・ペデスタル
を含むトランジスタ１のコレクタを形成する。図１で、
エミッタ２、実質的ベース３、およびコレクタ・ペデス
タル５の一部は、付着した半導体層中に形成される。こ
の半導体層は、付着されると、分離酸化物領域１３の上
に多結晶領域を形成し、メサ１５の上に単結晶領域を形
成する。付着した層の上部はドーピングされ、図１に示
すように、実質的ベース３を形成するが、軽くドーピン
グ（ｎ−）された下部１６は、コレクタ・ペデスタル５
の一部を含む。
、付随的ベース領域４、コレクタ・ペデスタル５、サブ
コレクタ６、サブコレクタ・リーチスルー７、および複
合誘電接合層８を含むバイポーラ・トランジスタ１を示
している。図１にはまた、高度にドーピングした単結晶
半導体材料である基板またはサブコレクタ６の上に付着
させた、軽くドーピングした半導体材料のエピタキシャ
ル層１１中に形成した、エミッタ接点９およびトレンチ
１０も示している。トレンチ１０は、メサ１４および１
５を取り囲む分離酸化物１３で充填されている。メサ１
４は、高度にドーピングされると、サブコレクタ・リー
チスルー７になる。メサ１５は、コレクタ・ペデスタル
を含むトランジスタ１のコレクタを形成する。図１で、
エミッタ２、実質的ベース３、およびコレクタ・ペデス
タル５の一部は、付着した半導体層中に形成される。こ
の半導体層は、付着されると、分離酸化物領域１３の上
に多結晶領域を形成し、メサ１５の上に単結晶領域を形
成する。付着した層の上部はドーピングされ、図１に示
すように、実質的ベース３を形成するが、軽くドーピン
グ（ｎ−）された下部１６は、コレクタ・ペデスタル５
の一部を含む。
【００１６】図１で、付随的ベース４は高度にドーピン
グされ、多結晶領域から、メサ１５の上の単結晶領域に
延び、実質的ベース３への接点を形成する。
グされ、多結晶領域から、メサ１５の上の単結晶領域に
延び、実質的ベース３への接点を形成する。
【００１７】図１で、高度にドーピングした多結晶半導
体材料のエミッタ接点９が、高度にドーピングした多結
晶半導体材料のエミッタ接点９からの外方拡散によって
形成されたエミッタ２に接触している。複合誘電層８は
、エミッタ２の範囲を、したがって、バイポーラ・デバ
イスの活性領域を画定する。複合誘電層８は、実質的ベ
ース３と付随的ベース４を含む半導体層の上に付着させ
た二酸化シリコン層１８と、層１８の上に付着させた窒
化シリコンの層１９と、層１９の上に付着させた熱酸化
多結晶シリコンの層２７から構成される。図１に示すよ
うに、層１８、１９、２７は、原寸に比例していず、ト
ランジスタ１の最終構造に必要な要素としてだけではな
く、トランジスタ１の製造中に必要な要素としても、そ
の存在を強調するために、図１では拡大して示してある
。図１に示すように、層１８、１９、２７は、トランジ
スタ１の独自の特徴の１つである。これは、以下に説明
するように、平坦なエミッタの表面に自己整合したベー
ス、コレクタおよびエミッタ・エレメントを有し、キャ
パシタンスと付随的ベース抵抗の低いトランジスタとい
う所期の結果を得るためになければならないものである
。
体材料のエミッタ接点９が、高度にドーピングした多結
晶半導体材料のエミッタ接点９からの外方拡散によって
形成されたエミッタ２に接触している。複合誘電層８は
、エミッタ２の範囲を、したがって、バイポーラ・デバ
イスの活性領域を画定する。複合誘電層８は、実質的ベ
ース３と付随的ベース４を含む半導体層の上に付着させ
た二酸化シリコン層１８と、層１８の上に付着させた窒
化シリコンの層１９と、層１９の上に付着させた熱酸化
多結晶シリコンの層２７から構成される。図１に示すよ
うに、層１８、１９、２７は、原寸に比例していず、ト
ランジスタ１の最終構造に必要な要素としてだけではな
く、トランジスタ１の製造中に必要な要素としても、そ
の存在を強調するために、図１では拡大して示してある
。図１に示すように、層１８、１９、２７は、トランジ
スタ１の独自の特徴の１つである。これは、以下に説明
するように、平坦なエミッタの表面に自己整合したベー
ス、コレクタおよびエミッタ・エレメントを有し、キャ
パシタンスと付随的ベース抵抗の低いトランジスタとい
う所期の結果を得るためになければならないものである
。
【００１８】図１に関連して、各種の半導体エレメント
は、ただそのように識別しただけで、それらのエレメン
トの導電型については示していない。この時点では、ベ
ース３がｐ型であるときは、エミッタ２、コレクタ５、
およびサブコレクタ６はｎ型であることだけ述べれば十
分である。また、ベース３がｎ型であるときは、エミッ
タ２、コレクタ５、およびサブコレクタ６はｐ型である
。図１のトランジスタの製造の説明では、使用するドー
パント、濃度、マスク、エッチャント等の詳細について
は、後でさらに詳細に述べる。
は、ただそのように識別しただけで、それらのエレメン
トの導電型については示していない。この時点では、ベ
ース３がｐ型であるときは、エミッタ２、コレクタ５、
およびサブコレクタ６はｎ型であることだけ述べれば十
分である。また、ベース３がｎ型であるときは、エミッ
タ２、コレクタ５、およびサブコレクタ６はｐ型である
。図１のトランジスタの製造の説明では、使用するドー
パント、濃度、マスク、エッチャント等の詳細について
は、後でさらに詳細に述べる。
【００１９】次に、図２を参照して、図１のトランジス
タの構造を製造する工程の途中の断面図を示す。図２で
は、高度にドーピング（ｎ＋）した単結晶シリコン半導
体サブコレクタまたは基板６上に付着させた、軽くドー
ピング（ｎ−）したシリコン半導体材料のエピタキシャ
ル層１１中に、複数のトレンチ１０が形成されている。 トレンチ１０は、分離酸化物１３で充填されている。酸
化物１３は、周知のコンフォーマル酸化物付着および酸
化物研磨、その他の方法で、酸化物１３の表面がエピタ
キシャル層１１の表面と同じレベルになるように形成さ
れている。この時点で、図２の層１１の一番右の立上り
部すなわちメサ１４をイオン注入工程にかけて、基板６
と同じ濃度および導電型に高度にドーピングさせる。イ
オン注入は、周知のリソグラフィおよび注入工程によっ
て行う。層１１の立上り部分すなわちメサ１４は、最終
的に図１のデバイスのサブコレクタとなる、基板６への
サブコレクタ・リーチスルーを形成する。層１１の一番
左の立上り部分すなわちメサ１５は、最終的には図１の
バイポーラ・デバイスのコレクタを形成し、自己整合し
たコレクタ・ペデスタル５を含む。
タの構造を製造する工程の途中の断面図を示す。図２で
は、高度にドーピング（ｎ＋）した単結晶シリコン半導
体サブコレクタまたは基板６上に付着させた、軽くドー
ピング（ｎ−）したシリコン半導体材料のエピタキシャ
ル層１１中に、複数のトレンチ１０が形成されている。 トレンチ１０は、分離酸化物１３で充填されている。酸
化物１３は、周知のコンフォーマル酸化物付着および酸
化物研磨、その他の方法で、酸化物１３の表面がエピタ
キシャル層１１の表面と同じレベルになるように形成さ
れている。この時点で、図２の層１１の一番右の立上り
部すなわちメサ１４をイオン注入工程にかけて、基板６
と同じ濃度および導電型に高度にドーピングさせる。イ
オン注入は、周知のリソグラフィおよび注入工程によっ
て行う。層１１の立上り部分すなわちメサ１４は、最終
的に図１のデバイスのサブコレクタとなる、基板６への
サブコレクタ・リーチスルーを形成する。層１１の一番
左の立上り部分すなわちメサ１５は、最終的には図１の
バイポーラ・デバイスのコレクタを形成し、自己整合し
たコレクタ・ペデスタル５を含む。
【００２０】メサ１４のイオン注入後、非選択的エピタ
キシャル付着法を用いて、シリコン半導体材料の層をメ
サ１４、１５の表面および分離酸化物１３上に付着させ
る。この層は、酸化物１３の上には多結晶材料として付
着し、メサ１４および１５の上には単結晶材料として付
着する。
キシャル付着法を用いて、シリコン半導体材料の層をメ
サ１４、１５の表面および分離酸化物１３上に付着させ
る。この層は、酸化物１３の上には多結晶材料として付
着し、メサ１４および１５の上には単結晶材料として付
着する。
【００２１】このようにして付着したシリコン層は、ド
ーピングされない部分１６とｐ型にドーピングされた部
分１７から構成される。後者は、以下に説明するように
、図１のデバイスの実質的ベースを形成する。部分１６
、１７の厚みの合計は、実質的ベース３への低抵抗接点
を形成するために必要な付随的ベース４内の多結晶シリ
コンの量によって決まる。部分１６、１７からなる層の
使用により、図１の構造が任意の薄い実質的ベースに使
用できるようになる。上記の構造では、シリコンの代わ
りに、シリコン／ゲルマニウムの層も使用できる。部分
１６、１７は、周知のどのエピタキシャル付着法を用い
て付着させてもよく、いずれの場合も酸化物領域１３お
よびメサ１４、１５の上に、それぞれ所望の多結晶領域
および単結晶領域が形成される。層１６、１７は、１回
の付着工程で順に付着させても、２回に分けて付着させ
てもよい。好ましい方法では、部分１６、１７を、低温
エピタキシャル（ＬＴＥ）法で付着させる。このような
ＬＴＥ法は、Ｂ．Ｓ．メイヤーソン（Ｂ．Ｓ．Ｍｅｙｅ
ｒｓｏｎ）他の論文“Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ
Ｓｉｌｉｃｏｎ Ｅｐｉｔａｘｙ ｂｙ ＨｏｔＷａ
ｌｌ Ｕｌｔｒａｈｉｇｈ Ｖａｃｕｕｍ／Ｌｏｗ Ｐ
ｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ Ｔｅｃｈｎｉｑｕｅｓ：Ｓｕｒｆａ
ｃｅ Ｏｐｔｉｍｉｚａｔｉｏｎ”、Ｊｏｕｒｎａｌ
ｏｆ Ｅｌｅｃｔｒｏ−ｃｈｅｍｉｃａｌ Ｓｏｃｉｅ
ｔｙ：Ｓｏｌｉｄ−ＳｔａｔｅＳｃｉｅｎｃｅ ａｎｄ
Ｔｅｃｈｎｏｌｏｇｙ、Ｖｏｌ．１３３、Ｎｏ．６、
１９８６年６月、ｐ．１２３２に記載されている。この
方法では、ホウ素をｐ型ドーパントとして使用し、ドー
ピング濃度を５×１０１８〜５×１０１９ｃｍ−３とす
る。この方法により、付着工程中に周知の方法で適切な
成分を導入するだけで、付着した層の部分１７が、ホウ
素をドーピングしたシリコンまたはシリコン／ゲルマニ
ウムから形成される。
ーピングされない部分１６とｐ型にドーピングされた部
分１７から構成される。後者は、以下に説明するように
、図１のデバイスの実質的ベースを形成する。部分１６
、１７の厚みの合計は、実質的ベース３への低抵抗接点
を形成するために必要な付随的ベース４内の多結晶シリ
コンの量によって決まる。部分１６、１７からなる層の
使用により、図１の構造が任意の薄い実質的ベースに使
用できるようになる。上記の構造では、シリコンの代わ
りに、シリコン／ゲルマニウムの層も使用できる。部分
１６、１７は、周知のどのエピタキシャル付着法を用い
て付着させてもよく、いずれの場合も酸化物領域１３お
よびメサ１４、１５の上に、それぞれ所望の多結晶領域
および単結晶領域が形成される。層１６、１７は、１回
の付着工程で順に付着させても、２回に分けて付着させ
てもよい。好ましい方法では、部分１６、１７を、低温
エピタキシャル（ＬＴＥ）法で付着させる。このような
ＬＴＥ法は、Ｂ．Ｓ．メイヤーソン（Ｂ．Ｓ．Ｍｅｙｅ
ｒｓｏｎ）他の論文“Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ
Ｓｉｌｉｃｏｎ Ｅｐｉｔａｘｙ ｂｙ ＨｏｔＷａ
ｌｌ Ｕｌｔｒａｈｉｇｈ Ｖａｃｕｕｍ／Ｌｏｗ Ｐ
ｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ Ｔｅｃｈｎｉｑｕｅｓ：Ｓｕｒｆａ
ｃｅ Ｏｐｔｉｍｉｚａｔｉｏｎ”、Ｊｏｕｒｎａｌ
ｏｆ Ｅｌｅｃｔｒｏ−ｃｈｅｍｉｃａｌ Ｓｏｃｉｅ
ｔｙ：Ｓｏｌｉｄ−ＳｔａｔｅＳｃｉｅｎｃｅ ａｎｄ
Ｔｅｃｈｎｏｌｏｇｙ、Ｖｏｌ．１３３、Ｎｏ．６、
１９８６年６月、ｐ．１２３２に記載されている。この
方法では、ホウ素をｐ型ドーパントとして使用し、ドー
ピング濃度を５×１０１８〜５×１０１９ｃｍ−３とす
る。この方法により、付着工程中に周知の方法で適切な
成分を導入するだけで、付着した層の部分１７が、ホウ
素をドーピングしたシリコンまたはシリコン／ゲルマニ
ウムから形成される。
【００２２】シリコンの代わりにシリコン／ゲルマニウ
ム（ＳｉＧｅ）を使用する場合、ＳｉＧｅをベースとす
るデバイスは、シリコンをベースとするデバイスよりも
、エミッタ注入効率が高く、所定のバイアスでのエミッ
タ電荷の貯蔵が少ない。さらに、ベース領域のゲルマニ
ウム濃度に勾配を付けることにより、中性ベースの両端
での少数キャリアの走行時間を短縮する、ビルトイン（
固有）電界（ドリフト電界）が得られる。代表的なデバ
イスでは、多結晶と単結晶の界面の２５ｎｍ下にエミッ
タ接合があり、６０ｎｍ下にベース・コレクタ接合があ
ることが予想される。対応するゲルマニウム・プロファ
イルでは、ベース・エミッタ接合部でゲルマニウム濃度
に勾配が付き始め、３００オングストロームの間に徐々
に約８〜１０％に達して、実質的ベース・プロファイル
の高度にドーピングした領域の上にドリフト電界が形成
される。次に、ゲルマニウム接点は、３５０オングスト
ロームにわたって８〜１０％のレベルに保たれ、これが
ベース・コレクタのメタラジ接合部を通り過ぎるまで延
びる。この時、ゲルマニウム含有量は、１００オングス
トローム未満の間に６０％減少し、残りの材料はすべて
シリコンになる。もちろん、デバイスの設計に応じて、
他のＧｅプロファイルを使用することも可能である。
ム（ＳｉＧｅ）を使用する場合、ＳｉＧｅをベースとす
るデバイスは、シリコンをベースとするデバイスよりも
、エミッタ注入効率が高く、所定のバイアスでのエミッ
タ電荷の貯蔵が少ない。さらに、ベース領域のゲルマニ
ウム濃度に勾配を付けることにより、中性ベースの両端
での少数キャリアの走行時間を短縮する、ビルトイン（
固有）電界（ドリフト電界）が得られる。代表的なデバ
イスでは、多結晶と単結晶の界面の２５ｎｍ下にエミッ
タ接合があり、６０ｎｍ下にベース・コレクタ接合があ
ることが予想される。対応するゲルマニウム・プロファ
イルでは、ベース・エミッタ接合部でゲルマニウム濃度
に勾配が付き始め、３００オングストロームの間に徐々
に約８〜１０％に達して、実質的ベース・プロファイル
の高度にドーピングした領域の上にドリフト電界が形成
される。次に、ゲルマニウム接点は、３５０オングスト
ロームにわたって８〜１０％のレベルに保たれ、これが
ベース・コレクタのメタラジ接合部を通り過ぎるまで延
びる。この時、ゲルマニウム含有量は、１００オングス
トローム未満の間に６０％減少し、残りの材料はすべて
シリコンになる。もちろん、デバイスの設計に応じて、
他のＧｅプロファイルを使用することも可能である。
【００２３】図２では、半導体基板６、層１１、１６、
１７はすべて、シリコン半導体材料であることが好まし
い。しかし、この発明はシリコンに限定されるものでは
なく、ゲルマニウムヒ素等、他の半導体材料も使用する
ことができる。また、図２で、基板６、メサ１４、１５
等のドーピングした半導体領域は、ｎ導電型であるが、
この発明の原理から逸脱することなく、それらの領域を
ｐ導電型とすることも可能である。各領域が、高度にド
ーピングされた（ｎ＋、ｎ＋＋）領域または軽くドーピ
ングされた（ｎ−）領域として特徴付けられている限り
で、このような表現は半導体デバイスの製造における周
知の慣行から逸脱したものではない。すなわち、ｎ＋は
ドーパント濃度が１０１９〜１０２０ｃｍ−３であるこ
とを示し、ｎ＋＋は同じドーパントの濃度が１０２１ｃ
ｍ−３であることを示し、ｎ−は１０１５〜１０１６ｃ
ｍ−３であることを示し、ｎは１０１７〜１０１８ｃｍ
−３であることを示す。代表的なｎ導電型ドーパントは
、リン、ヒ素およびアンチモンである。
１７はすべて、シリコン半導体材料であることが好まし
い。しかし、この発明はシリコンに限定されるものでは
なく、ゲルマニウムヒ素等、他の半導体材料も使用する
ことができる。また、図２で、基板６、メサ１４、１５
等のドーピングした半導体領域は、ｎ導電型であるが、
この発明の原理から逸脱することなく、それらの領域を
ｐ導電型とすることも可能である。各領域が、高度にド
ーピングされた（ｎ＋、ｎ＋＋）領域または軽くドーピ
ングされた（ｎ−）領域として特徴付けられている限り
で、このような表現は半導体デバイスの製造における周
知の慣行から逸脱したものではない。すなわち、ｎ＋は
ドーパント濃度が１０１９〜１０２０ｃｍ−３であるこ
とを示し、ｎ＋＋は同じドーパントの濃度が１０２１ｃ
ｍ−３であることを示し、ｎ−は１０１５〜１０１６ｃ
ｍ−３であることを示し、ｎは１０１７〜１０１８ｃｍ
−３であることを示す。代表的なｎ導電型ドーパントは
、リン、ヒ素およびアンチモンである。
【００２４】部分１６、１７の付着後、酸化物層１８、
窒化物層１９、多結晶シリコン層２０、窒化物層２１お
よび酸化物層２２を部分１７の上に形成する。上記の層
はすべて、半導体製造の当業者には周知の方法で付着さ
せる。しかし、酸化物層１８は、層１７中に実質的ベー
スのドーパントが過度に拡散する条件の下で酸化を行わ
ない限り、周知の従来技術の方法で熱成長させてもよい
。良好な方法は、ホウ素の拡散を最小限に抑え、接合深
さを適切に制御するため、酸化性雰囲気中で、低温（５
００〜７００℃）で、１〜１０気圧で酸化するものであ
る。例を挙げると、層１８、１９の厚みはそれぞれ１０
ｎｍ、層２０は３０ｎｍ、層２１は５０ｎｍ、層２２は
４００ｎｍとする。これらの層は、様々な理由で存在す
る。たとえば、酸化物層１８は、シリコン部分１７の表
面を不動態化し、窒化物層１９は、酸素によって強化さ
れた拡散を抑制し、部分１７中のエピタキシャル・多結
晶シリコン領域の状態を保持する。さらに、層１９は付
随的ベースが形成される部分１７の多結晶シリコン領域
の酸化を防止し、その抵抗を低く保つ。
窒化物層１９、多結晶シリコン層２０、窒化物層２１お
よび酸化物層２２を部分１７の上に形成する。上記の層
はすべて、半導体製造の当業者には周知の方法で付着さ
せる。しかし、酸化物層１８は、層１７中に実質的ベー
スのドーパントが過度に拡散する条件の下で酸化を行わ
ない限り、周知の従来技術の方法で熱成長させてもよい
。良好な方法は、ホウ素の拡散を最小限に抑え、接合深
さを適切に制御するため、酸化性雰囲気中で、低温（５
００〜７００℃）で、１〜１０気圧で酸化するものであ
る。例を挙げると、層１８、１９の厚みはそれぞれ１０
ｎｍ、層２０は３０ｎｍ、層２１は５０ｎｍ、層２２は
４００ｎｍとする。これらの層は、様々な理由で存在す
る。たとえば、酸化物層１８は、シリコン部分１７の表
面を不動態化し、窒化物層１９は、酸素によって強化さ
れた拡散を抑制し、部分１７中のエピタキシャル・多結
晶シリコン領域の状態を保持する。さらに、層１９は付
随的ベースが形成される部分１７の多結晶シリコン領域
の酸化を防止し、その抵抗を低く保つ。
【００２５】図３を参照すると、図１の構造の製造工程
の、図２より後の中間段階が断面図で示されている。図
３に示すように、酸化物層１８、窒化物層１９および多
結晶シリコン２０の上に付着した酸化物・窒化物マスキ
ング・スタック２２−２１が含まれる。上記の各層は、
単結晶領域と多結晶領域の両方を含む、付着させたシリ
コン半導体層の部分１７の上に形成される。図３で、酸
化物・窒化物スタック２２−２１は、メサ１５および部
分１６、１７の領域の上に形成され、すべて単結晶半導
体材料である。
の、図２より後の中間段階が断面図で示されている。図
３に示すように、酸化物層１８、窒化物層１９および多
結晶シリコン２０の上に付着した酸化物・窒化物マスキ
ング・スタック２２−２１が含まれる。上記の各層は、
単結晶領域と多結晶領域の両方を含む、付着させたシリ
コン半導体層の部分１７の上に形成される。図３で、酸
化物・窒化物スタック２２−２１は、メサ１５および部
分１６、１７の領域の上に形成され、すべて単結晶半導
体材料である。
【００２６】図３について詳細に説明する前に、図１の
デバイスの自己整合したすべての領域は、図３に示す新
規の方法を利用し、１回のリソグラフ工程で得られるも
のであることを理解されたい。このリソグラフィ工程は
、酸化しない状態では、酸化物・窒化物スタック２２−
２１を形成する時、および後の工程で酸化物・窒化物ス
タック２２−２１の酸化物側壁および酸化物部分２２を
除去して、スタックの窒化物部分２１だけを残す時に、
エッチ・ストップとして機能する二重目的の酸化可能な
マスキング層２０を用いて行う。二重目的の酸化可能な
マスキング層２０は、酸化した状態では、酸化物・窒化
物スタック２２−２１の窒化物部分２１の位置を保持ま
たは記憶し、したがって窒化物２１が最終的に除去され
るとき、層２０の酸化された部分の縁部が、最終的にエ
ミッタ領域２を画定する、自己整合した開口を画定する
。層２０の、スタック２２−２１の残った部分の下にあ
る領域は酸化されない。上記のことから、二重目的の酸
化可能なマスキング層の導入が最重要な工程であること
は明らかである。それが存在すると、以下に詳細に示す
ように、１回のリソグラフィを使用して、コレクタ注入
領域と付随的ベース注入領域をエミッタ開口に対して自
己整合させることができるためである。以下の説明では
、酸化可能なマスキング層２０は多結晶シリコンである
ことが好ましいが、酸化しない状態では、酸化物および
窒化物材料を除去する際にエッチ・ストップとして機能
し、酸化した状態では、窒化物を除去し、同時に窒化物
の位置を保持するためのマスクとして機能するものであ
れば、どのような材料でもよい。酸化可能な特性を持つ
このような層を形成するという簡単な方法により、下記
のように現在および将来の工程を考慮した少なくとも２
つの方式で機能することができる。
デバイスの自己整合したすべての領域は、図３に示す新
規の方法を利用し、１回のリソグラフ工程で得られるも
のであることを理解されたい。このリソグラフィ工程は
、酸化しない状態では、酸化物・窒化物スタック２２−
２１を形成する時、および後の工程で酸化物・窒化物ス
タック２２−２１の酸化物側壁および酸化物部分２２を
除去して、スタックの窒化物部分２１だけを残す時に、
エッチ・ストップとして機能する二重目的の酸化可能な
マスキング層２０を用いて行う。二重目的の酸化可能な
マスキング層２０は、酸化した状態では、酸化物・窒化
物スタック２２−２１の窒化物部分２１の位置を保持ま
たは記憶し、したがって窒化物２１が最終的に除去され
るとき、層２０の酸化された部分の縁部が、最終的にエ
ミッタ領域２を画定する、自己整合した開口を画定する
。層２０の、スタック２２−２１の残った部分の下にあ
る領域は酸化されない。上記のことから、二重目的の酸
化可能なマスキング層の導入が最重要な工程であること
は明らかである。それが存在すると、以下に詳細に示す
ように、１回のリソグラフィを使用して、コレクタ注入
領域と付随的ベース注入領域をエミッタ開口に対して自
己整合させることができるためである。以下の説明では
、酸化可能なマスキング層２０は多結晶シリコンである
ことが好ましいが、酸化しない状態では、酸化物および
窒化物材料を除去する際にエッチ・ストップとして機能
し、酸化した状態では、窒化物を除去し、同時に窒化物
の位置を保持するためのマスクとして機能するものであ
れば、どのような材料でもよい。酸化可能な特性を持つ
このような層を形成するという簡単な方法により、下記
のように現在および将来の工程を考慮した少なくとも２
つの方式で機能することができる。
【００２７】図３を詳細に参照すると、フォトリソグラ
フィ・マスキングおよびエッチング工程を１回行い、自
己整合したコレクタ・ペデスタルにイオン注入した後の
、中間構造が示されている。酸化物層２２の表面上に延
びるフォトレジストを使用して、現像するとフォトレジ
スト・マスクがメサ１５上でメサ１５の縁部に対して対
称的な位置にくるように、マスクでフォトレジストをパ
ターン付けする。次に、反応性イオン・エッチング（Ｒ
ＩＥ）を用いて、フォトレジストの下を除く、酸化物層
２２と窒化物層２１の部分を除去すると、酸化物・窒化
物スタック２２−２１が残る。このエッチングでは、多
結晶シリコン層２０が工程の後の時点で完全かつ均一に
酸化されるように、多結晶シリコン層２０の表面から窒
化物を完全に除去しなければならない。典型的なエッチ
ングは、ＣＨＦ３／Ａｒの後、ＣＦ４／ＣＯ２で選択的
仕上げを行う。この時点で、さらに等方性湿式エッチン
グを行って、窒化物２１をわずかにアンダーカット（図
示せず）し、最終的なエミッタ領域の面積を、窒化物２
１をアンダーカットしない場合よりも小さくすることが
できる。ＲＩＥを行う際、多結晶シリコン２０は、酸化
されない状態で、窒化物層２１をエッチングする際のエ
ッチ・ストップとして機能する。多結晶シリコン層２０
が存在しなければ、窒化物層１９もエッチングされ、酸
化物層１８が露出して、後の工程で、側壁として使用す
る同様の酸化物材料をエッチングする際に除去されるこ
とになる。また、後の工程で窒化物２１を除去する際に
多結晶シリコン層２０がなければ、窒化物層１９も除去
され、窒化物２１の位置決めができなくなり、前に行っ
た自己整合が損なわれることになる。層２１、２２をエ
ッチングした後、フォトマスクを除去し、デバイスにイ
オン注入して、メサ１５と、酸化物・窒化物スタック２
２−２１の下の部分１６の一部に、リン等のｎ型ドーパ
ントを注入する。酸化物・窒化物スタック２２−２１の
高さによって、ｎ型にドーピングしたメサ１５および部
分１６への注入深さが制御される。イオン注入工程によ
り、メサ１５および部分１６中に自己整合したコレクタ
・ペデスタル２３が形成され、酸化物２２の縁部と自己
整合する。ペデスタル２３は、ｎ−型に軽くドーピング
されたメサ１５および部分１６の残りの部分よりも高度
にドーピングされている。軽く（ｎ−）ドーピングされ
たメサ１５および部分１６が存在するのは、図１のデバ
イスの付随的ベース・コレクタ接合となる部分のドーピ
ング・レベルが高いことによって生じるキャパシタンス
効果を避けるためである。製造工程のこの時点で、ドー
ピングしたエピタキシャル領域２４がその上に付着され
たコレクタ・ペデスタル２３のみが形成され、その幅は
実質的ベース３を形成する後の工程で、自己整合により
画定される。
フィ・マスキングおよびエッチング工程を１回行い、自
己整合したコレクタ・ペデスタルにイオン注入した後の
、中間構造が示されている。酸化物層２２の表面上に延
びるフォトレジストを使用して、現像するとフォトレジ
スト・マスクがメサ１５上でメサ１５の縁部に対して対
称的な位置にくるように、マスクでフォトレジストをパ
ターン付けする。次に、反応性イオン・エッチング（Ｒ
ＩＥ）を用いて、フォトレジストの下を除く、酸化物層
２２と窒化物層２１の部分を除去すると、酸化物・窒化
物スタック２２−２１が残る。このエッチングでは、多
結晶シリコン層２０が工程の後の時点で完全かつ均一に
酸化されるように、多結晶シリコン層２０の表面から窒
化物を完全に除去しなければならない。典型的なエッチ
ングは、ＣＨＦ３／Ａｒの後、ＣＦ４／ＣＯ２で選択的
仕上げを行う。この時点で、さらに等方性湿式エッチン
グを行って、窒化物２１をわずかにアンダーカット（図
示せず）し、最終的なエミッタ領域の面積を、窒化物２
１をアンダーカットしない場合よりも小さくすることが
できる。ＲＩＥを行う際、多結晶シリコン２０は、酸化
されない状態で、窒化物層２１をエッチングする際のエ
ッチ・ストップとして機能する。多結晶シリコン層２０
が存在しなければ、窒化物層１９もエッチングされ、酸
化物層１８が露出して、後の工程で、側壁として使用す
る同様の酸化物材料をエッチングする際に除去されるこ
とになる。また、後の工程で窒化物２１を除去する際に
多結晶シリコン層２０がなければ、窒化物層１９も除去
され、窒化物２１の位置決めができなくなり、前に行っ
た自己整合が損なわれることになる。層２１、２２をエ
ッチングした後、フォトマスクを除去し、デバイスにイ
オン注入して、メサ１５と、酸化物・窒化物スタック２
２−２１の下の部分１６の一部に、リン等のｎ型ドーパ
ントを注入する。酸化物・窒化物スタック２２−２１の
高さによって、ｎ型にドーピングしたメサ１５および部
分１６への注入深さが制御される。イオン注入工程によ
り、メサ１５および部分１６中に自己整合したコレクタ
・ペデスタル２３が形成され、酸化物２２の縁部と自己
整合する。ペデスタル２３は、ｎ−型に軽くドーピング
されたメサ１５および部分１６の残りの部分よりも高度
にドーピングされている。軽く（ｎ−）ドーピングされ
たメサ１５および部分１６が存在するのは、図１のデバ
イスの付随的ベース・コレクタ接合となる部分のドーピ
ング・レベルが高いことによって生じるキャパシタンス
効果を避けるためである。製造工程のこの時点で、ドー
ピングしたエピタキシャル領域２４がその上に付着され
たコレクタ・ペデスタル２３のみが形成され、その幅は
実質的ベース３を形成する後の工程で、自己整合により
画定される。
【００２８】図３の説明で、付着、マスキング、エッチ
ング、およびイオン注入工程は、半導体業界で周知の方
法と類似の方法から逸脱するものではないので、一般的
にしか述べなかった。これらの工程はすべて、市販の装
置・材料を使用して実施することができる。
ング、およびイオン注入工程は、半導体業界で周知の方
法と類似の方法から逸脱するものではないので、一般的
にしか述べなかった。これらの工程はすべて、市販の装
置・材料を使用して実施することができる。
【００２９】図４は、図３の構造に側壁を形成し、付随
的ベースのイオン注入を行った後の断面図である。
的ベースのイオン注入を行った後の断面図である。
【００３０】図４で、多結晶シリコン層２０および酸化
物・窒化物スタック２２−２１の酸化物２２の上に二酸
化シリコンの層をコンフォーマルに付着させて、側壁２
５を形成する。二酸化シリコンは、周知の方法で、所期
の厚みに形成する。これによって、最終的に側壁２５の
幅が決まる。二酸化シリコン層の付着後、反応性イオン
・エッチング（ＲＩＥ）を行い、（エッチ・ストップと
して機能する）多結晶シリコン層２０の表面と酸化物・
窒化物スタック２２−２１の上部とから二酸化シリコン
を除去すると、図４に示すような側壁が残る。ＲＩＥ工
程は、半導体製造業者には周知であるため、ここでは詳
細に説明しない。
物・窒化物スタック２２−２１の酸化物２２の上に二酸
化シリコンの層をコンフォーマルに付着させて、側壁２
５を形成する。二酸化シリコンは、周知の方法で、所期
の厚みに形成する。これによって、最終的に側壁２５の
幅が決まる。二酸化シリコン層の付着後、反応性イオン
・エッチング（ＲＩＥ）を行い、（エッチ・ストップと
して機能する）多結晶シリコン層２０の表面と酸化物・
窒化物スタック２２−２１の上部とから二酸化シリコン
を除去すると、図４に示すような側壁が残る。ＲＩＥ工
程は、半導体製造業者には周知であるため、ここでは詳
細に説明しない。
【００３１】選択した幅の側壁２５を形成した後、構造
をイオン注入工程にかけて、付随的ベース領域２６を形
成する。付随的ベース領域２６は、ホウ素等のｐ型ドー
パントで高度にドーピングする。ホウ素の注入の前に、
いずれかの重イオン（Ｓｉ、Ｓｎ、Ｓｂ、Ｉｎ、Ｇｅ）
を用いて、予備非晶化注入を行い、ホウ素のチャネリン
グを減少させ、注入後の損傷ベースの再成長を可能にし
てもよい。領域２６はまた、ｐ＋＋の濃度にドーピング
されていると特徴付けることができる。図４の構造を見
ると、酸化物２２の幅は形成時から一定のままに保たれ
、全ての自己整合を測定する基準面となることが分かる
。 側壁２５の厚みが既知で制御可能な限り、その厚みと酸
化物２２の幅が、正確に間隔をとった付随的ベース領域
２６をもたらすと考えられる。この付随的ベース領域２
６も自己整合を特徴とする。図４で、多結晶シリコン層
２０はまだ酸化されていない状態にあり、二酸化シリコ
ンの除去が完了するとき、エッチ・ストップとして機能
する。付随的ベース領域２６がイオン注入工程によって
画定されている限り、前にホウ素でドーピングされ、酸
化物・窒化物スタック２２−２１および側壁２５の下に
あって、それらによってマスキングされた部分１７中で
、同じ注入工程により、以前領域２４であった所に、図
１のトランジスタの実質的ベース３が画定される。
をイオン注入工程にかけて、付随的ベース領域２６を形
成する。付随的ベース領域２６は、ホウ素等のｐ型ドー
パントで高度にドーピングする。ホウ素の注入の前に、
いずれかの重イオン（Ｓｉ、Ｓｎ、Ｓｂ、Ｉｎ、Ｇｅ）
を用いて、予備非晶化注入を行い、ホウ素のチャネリン
グを減少させ、注入後の損傷ベースの再成長を可能にし
てもよい。領域２６はまた、ｐ＋＋の濃度にドーピング
されていると特徴付けることができる。図４の構造を見
ると、酸化物２２の幅は形成時から一定のままに保たれ
、全ての自己整合を測定する基準面となることが分かる
。 側壁２５の厚みが既知で制御可能な限り、その厚みと酸
化物２２の幅が、正確に間隔をとった付随的ベース領域
２６をもたらすと考えられる。この付随的ベース領域２
６も自己整合を特徴とする。図４で、多結晶シリコン層
２０はまだ酸化されていない状態にあり、二酸化シリコ
ンの除去が完了するとき、エッチ・ストップとして機能
する。付随的ベース領域２６がイオン注入工程によって
画定されている限り、前にホウ素でドーピングされ、酸
化物・窒化物スタック２２−２１および側壁２５の下に
あって、それらによってマスキングされた部分１７中で
、同じ注入工程により、以前領域２４であった所に、図
１のトランジスタの実質的ベース３が画定される。
【００３２】次に、図５を参照すると、図４の構造から
酸化物・窒化物スタック２２−２１の酸化物２２を除去
した後の断面図が示されている。付随的ベース領域２６
にイオン注入を行った後、二酸化シリコンは選択的に侵
食するが、窒化物２１または多結晶シリコン層２０は侵
食しないディップ・エッチングを使用して、側壁２５と
酸化物２２を除去する。この場合も、多結晶シリコン層
２０は酸化されない状態にあり、引続きエッチ・ストッ
プとして機能する。この接合部で、窒化物２１は、その
後のすべての自己整合を測定する基準面となる。この時
点で、窒化物２１をマスクとして使用して、多結晶シリ
コン層２０をエッチングし、多結晶シリコン・窒化物ス
タックを残した場合は、下の窒化物層１９が露出してし
まう。次に窒化物２１を除去すると、窒化物層１９も侵
食され、窒化物２１によって設けられた基準面が破壊さ
れることになる。この望ましくない結果は、図６に示す
ように、多結晶シリコン層２０を酸化することにより避
けられる。
酸化物・窒化物スタック２２−２１の酸化物２２を除去
した後の断面図が示されている。付随的ベース領域２６
にイオン注入を行った後、二酸化シリコンは選択的に侵
食するが、窒化物２１または多結晶シリコン層２０は侵
食しないディップ・エッチングを使用して、側壁２５と
酸化物２２を除去する。この場合も、多結晶シリコン層
２０は酸化されない状態にあり、引続きエッチ・ストッ
プとして機能する。この接合部で、窒化物２１は、その
後のすべての自己整合を測定する基準面となる。この時
点で、窒化物２１をマスクとして使用して、多結晶シリ
コン層２０をエッチングし、多結晶シリコン・窒化物ス
タックを残した場合は、下の窒化物層１９が露出してし
まう。次に窒化物２１を除去すると、窒化物層１９も侵
食され、窒化物２１によって設けられた基準面が破壊さ
れることになる。この望ましくない結果は、図６に示す
ように、多結晶シリコン層２０を酸化することにより避
けられる。
【００３３】図６は、図５の多結晶シリコン層２０を周
知の熱酸化工程にかけた後の断面図である。多結晶シリ
コン層２０を熱酸化することにより、窒化物２１でマス
クされた部分を除き、層２０のすべての部分が二酸化シ
リコン領域２７に変換される。ドーパントの拡散を適切
に制御するために、この場合も酸化はできるだけ低温で
行う。窒化物層１９は、酸化ストップとして機能し、上
記のように、実質的および付随的ベース領域の、酸化に
よって強化された拡散を防止する。厚み３０ｎｍの多結
晶シリコンは、６０ｎｍの二酸化シリコンに変換される
。二酸化シリコン領域２７は、窒化物２１の縁部および
多結晶シリコン層２０の残った部分の縁部と突合せにな
り、実際に窒化物２１の縁部の基準面を、二酸化シリコ
ン領域２７の縁部に変換する。このように、多結晶シリ
コン層２０は、酸化しない状態では、あとのデバイスの
エミッタおよびコレクタの自己整合用の基準面のままと
なる。さらに、以下に示すように、二酸化シリコン領域
２７は多結晶シリコン層２０の残りの部分を除去すると
き、マスクとして機能する。
知の熱酸化工程にかけた後の断面図である。多結晶シリ
コン層２０を熱酸化することにより、窒化物２１でマス
クされた部分を除き、層２０のすべての部分が二酸化シ
リコン領域２７に変換される。ドーパントの拡散を適切
に制御するために、この場合も酸化はできるだけ低温で
行う。窒化物層１９は、酸化ストップとして機能し、上
記のように、実質的および付随的ベース領域の、酸化に
よって強化された拡散を防止する。厚み３０ｎｍの多結
晶シリコンは、６０ｎｍの二酸化シリコンに変換される
。二酸化シリコン領域２７は、窒化物２１の縁部および
多結晶シリコン層２０の残った部分の縁部と突合せにな
り、実際に窒化物２１の縁部の基準面を、二酸化シリコ
ン領域２７の縁部に変換する。このように、多結晶シリ
コン層２０は、酸化しない状態では、あとのデバイスの
エミッタおよびコレクタの自己整合用の基準面のままと
なる。さらに、以下に示すように、二酸化シリコン領域
２７は多結晶シリコン層２０の残りの部分を除去すると
き、マスクとして機能する。
【００３４】図７は、窒化物２１、多結晶シリコン層２
０の残りの部分、および層１９、１８の一部を除去した
後の図６のデバイスの断面図である。図６を参照して説
明した熱酸化工程の後、窒化物２１、層２０、窒化物層
１９、および酸化物層１８を連続して選択的エッチング
にかけて、部分１７の表面の一部を露出させて単結晶実
質的ベース３を形成する。窒化物２１は、二酸化シリコ
ン領域２７をマスクとして熱リン酸（Ｈ３ＰＯ４）によ
るディップ・エッチを行って除去する。別法として、窒
化物２１をＣＦ４／ＣＯ２をエッチャントとするＲＩＥ
によって除去することもできる。多結晶シリコン層２０
の残りの部分は、周知のように、ＫＯＨによるディップ
・エッチング、またはＨＢｒ−Ｃｌ２−Ｈｅ−Ｏ２、Ｈ
Ｃｌ−Ｏ２−Ａｒ、ＣＦ２またはＳＦ６中で、プラズマ
・エッチングにより除去することができる。次に、窒化
物層１９の一部を、領域２７をマスクとして、ＣＦ４／
ＣＯ２を使用したＲＩＥにより除去する。最後に、部分
１７の表面を、図７に示すように、領域２７をマスクと
して、希フッ化水素酸（ＨＦ）等により湿式エッチング
を行って露出させる。露出した表面の下の部分１７は、
下のコレクタ・ペデスタル注入領域２３と自己整合する
デバイスのエミッタ２を含む。部分１７を露出させた後
、酸化物層２７および部分１７の露出部の上に、ｎ＋型
多結晶シリコンの層２８をコンフォーマルに付着させる
。次に、層２８を熱ドライブイン工程にかけて、ｐ型実
質的ベース３中にｎ型ドーパントを拡散させ、その中に
ｎ型のエミッタ２を形成する。この時、エミッタ２は、
コレクタ・ペデスタル２３および部分１７の単結晶領域
中の実質的ベース３と自己整合している。エミッタ領域
の形成、選択的ディップ・エッチング、コンフォーマル
付着、外方拡散等に関する上記の工程はすべて、半導体
製造の当業者には周知のものであり、これらの周知の工
程から逸脱するものではない。
０の残りの部分、および層１９、１８の一部を除去した
後の図６のデバイスの断面図である。図６を参照して説
明した熱酸化工程の後、窒化物２１、層２０、窒化物層
１９、および酸化物層１８を連続して選択的エッチング
にかけて、部分１７の表面の一部を露出させて単結晶実
質的ベース３を形成する。窒化物２１は、二酸化シリコ
ン領域２７をマスクとして熱リン酸（Ｈ３ＰＯ４）によ
るディップ・エッチを行って除去する。別法として、窒
化物２１をＣＦ４／ＣＯ２をエッチャントとするＲＩＥ
によって除去することもできる。多結晶シリコン層２０
の残りの部分は、周知のように、ＫＯＨによるディップ
・エッチング、またはＨＢｒ−Ｃｌ２−Ｈｅ−Ｏ２、Ｈ
Ｃｌ−Ｏ２−Ａｒ、ＣＦ２またはＳＦ６中で、プラズマ
・エッチングにより除去することができる。次に、窒化
物層１９の一部を、領域２７をマスクとして、ＣＦ４／
ＣＯ２を使用したＲＩＥにより除去する。最後に、部分
１７の表面を、図７に示すように、領域２７をマスクと
して、希フッ化水素酸（ＨＦ）等により湿式エッチング
を行って露出させる。露出した表面の下の部分１７は、
下のコレクタ・ペデスタル注入領域２３と自己整合する
デバイスのエミッタ２を含む。部分１７を露出させた後
、酸化物層２７および部分１７の露出部の上に、ｎ＋型
多結晶シリコンの層２８をコンフォーマルに付着させる
。次に、層２８を熱ドライブイン工程にかけて、ｐ型実
質的ベース３中にｎ型ドーパントを拡散させ、その中に
ｎ型のエミッタ２を形成する。この時、エミッタ２は、
コレクタ・ペデスタル２３および部分１７の単結晶領域
中の実質的ベース３と自己整合している。エミッタ領域
の形成、選択的ディップ・エッチング、コンフォーマル
付着、外方拡散等に関する上記の工程はすべて、半導体
製造の当業者には周知のものであり、これらの周知の工
程から逸脱するものではない。
【００３５】図８は、エミッタ接点を形成した後の、図
７の構造の断面図である。
７の構造の断面図である。
【００３６】多結晶シリコン層２８を付着させ、エミッ
タ２を形成した後、層２８を周知の方法でマスキングし
エッチングして、エミッタ接点９を形成する。図８は、
層１８、１９、２７が最終構造でも残っていることを強
調するため、これらの層を拡大して示してある。この場
合も、領域２７は、層２８をパターン付けする際のエッ
チ・ストップとして機能する。また熱酸化領域２７は、
下の誘電体のエッチング用のマスクとしての機能を終了
しており、その間に、縁部の位置決めで、当初酸化物・
窒化物スタック２２−２１の窒化物２１に含まれていた
基準面を前に進めて、エミッタ２とエミッタ接点９の自
己整合を可能にする。層２７は、製造時の機能の他に、
動作時にトランジスタ１のエミッタ・ベース間のキャパ
シタンスを最小にする電気的機能を果たし、同時に窒化
物１９が付随的ベースの抵抗を保持する。このためには
、ある厚みの複合層８が必要である。この厚みは、同時
に、平坦性の考慮に影響を与えるほど厚くてはならない
。この厚みが制御可能でなければならない限り、層２７
の当初の多結晶特性が、熱酸化時にその最終的厚みを決
定し、これは容易に調節することができる。上記のすべ
てのことから、製造中にいくつかの構成要素が自己整合
し、動作中に望ましい電気特性を示すためには、最終構
造中に複合層８が存在しなければならないことが明らか
である。
タ２を形成した後、層２８を周知の方法でマスキングし
エッチングして、エミッタ接点９を形成する。図８は、
層１８、１９、２７が最終構造でも残っていることを強
調するため、これらの層を拡大して示してある。この場
合も、領域２７は、層２８をパターン付けする際のエッ
チ・ストップとして機能する。また熱酸化領域２７は、
下の誘電体のエッチング用のマスクとしての機能を終了
しており、その間に、縁部の位置決めで、当初酸化物・
窒化物スタック２２−２１の窒化物２１に含まれていた
基準面を前に進めて、エミッタ２とエミッタ接点９の自
己整合を可能にする。層２７は、製造時の機能の他に、
動作時にトランジスタ１のエミッタ・ベース間のキャパ
シタンスを最小にする電気的機能を果たし、同時に窒化
物１９が付随的ベースの抵抗を保持する。このためには
、ある厚みの複合層８が必要である。この厚みは、同時
に、平坦性の考慮に影響を与えるほど厚くてはならない
。この厚みが制御可能でなければならない限り、層２７
の当初の多結晶特性が、熱酸化時にその最終的厚みを決
定し、これは容易に調節することができる。上記のすべ
てのことから、製造中にいくつかの構成要素が自己整合
し、動作中に望ましい電気特性を示すためには、最終構
造中に複合層８が存在しなければならないことが明らか
である。
【００３７】次に、図９を参照すると、すべての構成要
素をほぼ同じ縮尺で示した時の関係する様々な厚みの見
当が得られるように、複合誘電層８が単一層として示さ
れている以外は、図８と同じ構造の断面図が示されてい
る。
素をほぼ同じ縮尺で示した時の関係する様々な厚みの見
当が得られるように、複合誘電層８が単一層として示さ
れている以外は、図８と同じ構造の断面図が示されてい
る。
【００３８】最後に図１０は、関係する構成要素の実寸
をより正確に示すため、図１の誘電層１８、１９、２７
の代わりに複合層８で示した、図１の構造の断面図であ
る。
をより正確に示すため、図１の誘電層１８、１９、２７
の代わりに複合層８で示した、図１の構造の断面図であ
る。
【００３９】エミッタ接点を形成した後、絶縁体中にエ
ミッタ、ベース、およびコレクタの接点穴を設け、図１
と図１０に示すような構成の最終構造を形成する。
ミッタ、ベース、およびコレクタの接点穴を設け、図１
と図１０に示すような構成の最終構造を形成する。
【００４０】図１の自己整合型エピタキシャル・ベース
のトランジスタ構造は、ＳｉおよびＳｉＧｅをベースと
するトランジスタを使用して製造し、下記の代表的パラ
メータを有する。得られたトランジスタは、エミッタ抵
抗が低く（２０Ωμｍ２）、付随的ベース抵抗も低い（
Ｒｂｘ＝６０Ω）。理想的に近いＩＶ特性が得られ、好
ましい実施例で示したように、使い捨ての側壁を利用し
て、十分なエミッタ・ベース間の分離と絶縁が行われる
。代表的なエミッタ接合深さは約２５ｎｍ、メタラジに
よるベース幅は、約６０ｎｍである。層１７、１８、１
９を低温で付着させた誘電体を使用し、低温酸化（ＨＩ
ＰＯＸ）を行うことにより、同じ構造内に、それぞれ約
１７ｎｍ、３０ｎｍというこれより小さなエミッタ接合
深さおよびベース幅も形成することができる。Ｓｉ／Ｇ
ｅベースを有するデバイスは、メタラジ・ベース内に、
直流性能および交流性能の改善に必要な勾配付きＳｉＧ
ｅプロファイルを有する。離散的デバイスの交流性能は
、５〜１０ｋΩ／ｃｍ２の実質的ベース面積抵抗で使用
した場合、単位利得遮断周波数（ｆｒ）が、Ｓｉでは３
０〜５０ＧＨｚ、ＳｉＧｅでは５０〜７０ＧＨｚである
ことを特徴とするが、この範囲に限定されるものではな
い。この方法は、無負荷ゲート遅延がゲート当り２５ピ
コ秒未満のＥＣＬ（エミッタ結合型論理回路）リング・
オシレータの製造でも有用なことが実証されている。
のトランジスタ構造は、ＳｉおよびＳｉＧｅをベースと
するトランジスタを使用して製造し、下記の代表的パラ
メータを有する。得られたトランジスタは、エミッタ抵
抗が低く（２０Ωμｍ２）、付随的ベース抵抗も低い（
Ｒｂｘ＝６０Ω）。理想的に近いＩＶ特性が得られ、好
ましい実施例で示したように、使い捨ての側壁を利用し
て、十分なエミッタ・ベース間の分離と絶縁が行われる
。代表的なエミッタ接合深さは約２５ｎｍ、メタラジに
よるベース幅は、約６０ｎｍである。層１７、１８、１
９を低温で付着させた誘電体を使用し、低温酸化（ＨＩ
ＰＯＸ）を行うことにより、同じ構造内に、それぞれ約
１７ｎｍ、３０ｎｍというこれより小さなエミッタ接合
深さおよびベース幅も形成することができる。Ｓｉ／Ｇ
ｅベースを有するデバイスは、メタラジ・ベース内に、
直流性能および交流性能の改善に必要な勾配付きＳｉＧ
ｅプロファイルを有する。離散的デバイスの交流性能は
、５〜１０ｋΩ／ｃｍ２の実質的ベース面積抵抗で使用
した場合、単位利得遮断周波数（ｆｒ）が、Ｓｉでは３
０〜５０ＧＨｚ、ＳｉＧｅでは５０〜７０ＧＨｚである
ことを特徴とするが、この範囲に限定されるものではな
い。この方法は、無負荷ゲート遅延がゲート当り２５ピ
コ秒未満のＥＣＬ（エミッタ結合型論理回路）リング・
オシレータの製造でも有用なことが実証されている。
【００４１】上記の方法を使用して、図１０に示すよう
な構造が得られる。具体的には、局部的なレベルで、エ
ミッタ開口の所で平坦な表面が得られるため、エミッタ
領域を拡散させる際に、エミッタ深さを精密に制御する
ことが可能である。同様にして、ベース接点およびコレ
クタ接点用の平坦な表面も得られる。他のレベルでは、
開示した方法により、全体の段高が最小となり、接点形
成およびメタライゼーションの際のエッチングが簡単に
なる。上記の利点はすべて、この明細書に記載の方法に
より得られるが、同時にエミッタ、コレクタ・ペデスタ
ル、実質的ベース、および付随的ベースの自己整合と、
接合深さおよびＳｉまたはＳｉＧｅの位置決めの、１０
ｎｍ未満のスケールでの非常に精密な制御が行われる。
な構造が得られる。具体的には、局部的なレベルで、エ
ミッタ開口の所で平坦な表面が得られるため、エミッタ
領域を拡散させる際に、エミッタ深さを精密に制御する
ことが可能である。同様にして、ベース接点およびコレ
クタ接点用の平坦な表面も得られる。他のレベルでは、
開示した方法により、全体の段高が最小となり、接点形
成およびメタライゼーションの際のエッチングが簡単に
なる。上記の利点はすべて、この明細書に記載の方法に
より得られるが、同時にエミッタ、コレクタ・ペデスタ
ル、実質的ベース、および付随的ベースの自己整合と、
接合深さおよびＳｉまたはＳｉＧｅの位置決めの、１０
ｎｍ未満のスケールでの非常に精密な制御が行われる。
【００４２】
【発明の効果】以上説明したように、この発明によれば
、エミッタ、コレクタ・ペデスタル、実質的ベース、付
随的ベースがすべて自己整合した、隆起したベース領域
を有するバイポーラ・トランジスタが得られる。
、エミッタ、コレクタ・ペデスタル、実質的ベース、付
随的ベースがすべて自己整合した、隆起したベース領域
を有するバイポーラ・トランジスタが得られる。
【図１】平坦な実質的／付随的ベース領域上に形成され
た複数の整合誘電体を含み、エミッタ、実質的ベース、
付随的ベースおよびコレクタが自己整合した、隆起した
ベース領域を有するバイポーラ・トランジスタの断面図
である。
た複数の整合誘電体を含み、エミッタ、実質的ベース、
付随的ベースおよびコレクタが自己整合した、隆起した
ベース領域を有するバイポーラ・トランジスタの断面図
である。
【図２】図１の構造の製造工程の一段階を示す断面図で
ある。
ある。
【図３】図１の構造の製造工程の一段階を示す断面図で
ある。
ある。
【図４】図１の構造の製造工程の一段階を示す断面図で
ある。
ある。
【図５】図１の構造の製造工程の一段階を示す断面図で
ある。
ある。
【図６】図１の構造の製造工程の一段階を示す断面図で
ある。
ある。
【図７】図１の構造の製造工程の一段階を示す断面図で
ある。
ある。
【図８】図１の構造の製造工程の一段階を示す断面図で
ある。
ある。
【図９】図１の構造の製造工程の一段階を示す断面図で
ある。
ある。
【図１０】図１の構造の製造工程の一段階を示す断面図
である。
である。
１ バイポーラ・トランジスタ
２ エミッタ
３ 実質的ベース領域
４ 付随的ベース領域
５ コレクタ・ペデスタル
６ サブコレクタ
７ サブコレクタ・リーチスルー
８ 複合誘電体整合層
Claims (39)
- 【請求項１】第１の導電型の半導体基板と、平坦な単結
晶表面部分およびくぼんだ酸化物表面部分を有する、上
記基板上に形成された上記第１の導電型の半導体材料の
第１のエピタキシャル層と、上記単結晶表面部分上に形
成された、実質的ベース領域、エミッタ領域、およびコ
レクタ・ペデスタルの一部を含む単結晶領域と、上記の
くぼんだ酸化物表面部分上に形成された、付随的ベース
領域を含む多結晶領域とを有する、上記の第１層上に形
成された半導体材料の第２の平坦なエピタキシャル層と
、開口部を有し、少なくとも２種類の異なる誘電体材料
からなり、その最上層が酸化物材料から形成され、上記
開口部の縁部が上記コレクタ・ペデスタルの縁部と自己
整合された、上記の第２層上に形成された平坦な複合分
離層とを有し、上記の平坦な複合分離層がエミッタ・ベ
ース間の分離を行い、上記酸化物材料の厚みが、トラン
ジスタのエミッタと付随的ベース領域の間のキャパシタ
ンスを決定することを特徴とする、自己整合エピタキシ
ャル・ベース・バイポーラ・トランジスタ。 - 【請求項２】上記の半導体基板がシリコン製であること
を特徴とする、請求項１のトランジスタ。 - 【請求項３】上記の第１のエピタキシャル層がシリコン
製であることを特徴とする、請求項１のトランジスタ。 - 【請求項４】上記の第２層がドーピングした上部を有し
、シリコン製であることを特徴とする、請求項１のトラ
ンジスタ。 - 【請求項５】上記の第２層がドーピングした上部を有し
、シリコン・ゲルマニウム合金製であることを特徴とす
る、請求項１のトランジスタ。 - 【請求項６】上記の複合分離層がさらに、上記の酸化物
層と、上記の第２層中に形成された第２の酸化物層との
間に挟まれた窒化シリコンの層を含むことを特徴とする
、請求項１のトランジスタ。 - 【請求項７】上記の酸化物材料が、熱成長させた二酸化
シリコンであることを特徴とする、請求項１のトランジ
スタ。 - 【請求項８】上記第１の導電型が、ｎ導電型であること
を特徴とする、請求項１のトランジスタ。 - 【請求項９】上記第１の導電型が、ｐ導電型であること
を特徴とする、請求項１のトランジスタ。 - 【請求項１０】上記の実質的ベース段および付随的ベー
ス領域が第２の導電型であり、上記のエミッタ領域およ
び上記コレクタ・ペデスタルの上記部分が上記第１の導
電型であることを特徴とする、請求項１のトランジスタ
。 - 【請求項１１】さらに、上記のコレクタ・ペデスタルの
上記部分と位置合せして、上記第１層中に形成された、
上記のコレクタ・ペデスタルの、第１の導電型の第２の
部分を含むことを特徴とする、請求項１のトランジスタ
。 - 【請求項１２】さらに、上記開口部内に形成されたエミ
ッタ接点を含むことを特徴とする、請求項１のトランジ
スタ。 - 【請求項１３】上記のドーピングした上部が第２の導電
型であることを特徴とする、請求項４のトランジスタ。 - 【請求項１４】上記のドーピングした上部が第２の導電
型であることを特徴とする、請求項５のトランジスタ。 - 【請求項１５】上記の第２の酸化物層が二酸化シリコン
であることを特徴とする、請求項６のトランジスタ。 - 【請求項１６】上記の第１の導電型がｎ型であり、上記
の第２の導電型がｐ型であることを特徴とする、請求項
１０のトランジスタ。 - 【請求項１７】上記の第１の導電型がｐ型であり、上記
の第２の導電型がｎ型であることを特徴とする、請求項
１０のトランジスタ。 - 【請求項１８】上記の第１の導電型がｎ型であることを
特徴とする、請求項１１のトランジスタ。 - 【請求項１９】上記の第１の導電型がｐ型であることを
特徴とする、請求項１１のトランジスタ。 - 【請求項２０】上記のエミッタ接点が、高度にドーピン
グした多結晶シリコンであることを特徴とする、請求項
１２のトランジスタ。 - 【請求項２１】イオン注入したコレクタ・ペデスタル、
実質的ベース領域、付随的ベース領域、エミッタおよび
エミッタ開口部がすべて自己整合された、隆起したベー
スを有するバイポーラ・トランジスタの表面上で平坦な
エミッタ開口部を露出させる方法において、第１の導電
型の半導体材料の基板と、上記基板上に形成された、表
面が平坦な分離酸化物領域および単結晶半導体メサを含
む、第１の導電型の半導体材料の第１のエピタキシャル
層とを形成する工程と、上記単結晶メサと上記酸化物領
域の上に、多結晶シリコン領域が上記酸化物領域の上に
形成され、単結晶領域が上記メサの上に形成されるよう
に、第２の導電型の上部を有する、平坦な第２の半導体
材料の層を形成する工程と、上記第２の半導体層の上に
、酸化物と窒化物の層をこの順に形成する工程と、上記
メサの上に窒化物・酸化物スタックをこの順に付着させ
て、単結晶メサの一部をマスクする工程と、上記窒化物
・酸化物スタックと下層の上記酸化物層および窒化物層
との間に酸化可能な材料の層を設けて、上記酸化可能材
料の層が酸化されていない状態の時、上記窒化物・酸化
物スタックから上記酸化物を除去することができ、上記
酸化可能材料の層が酸化された状態の時、上記窒化物・
酸化物スタックから上記窒化物を除去することができる
ようにし、同時に上記窒化物を後のエッチング工程にか
ける時に、上記窒化物・酸化物スタックの上記窒化物の
縁部の整合を保持する工程とを含む方法。 - 【請求項２２】上記基板、上記第１および第２の半導体
材料の層がシリコン製であることを特徴とする、請求項
２１の方法。 - 【請求項２３】上記基板、上記第１の半導体材料の層が
シリコン製であり、上記第２の層がシリコン・ゲルマニ
ウム合金であることを特徴とする、請求項２１の方法。 - 【請求項２４】上記の第１の導電型がｎ型であり、上記
の第２の導電型がｐ型であることを特徴とする、請求項
２１の方法。 - 【請求項２５】上記の第１の導電型がｐ型であり、上記
の第２の導電型がｎ型であることを特徴とする、請求項
２１の方法。 - 【請求項２６】上記窒化物・酸化物スタックと上記酸化
物層の上記酸化物が二酸化シリコンであることを特徴と
する、請求項２１の方法。 - 【請求項２７】上記窒化物・酸化物スタックと上記窒化
物層の上記窒化物が窒化シリコンであることを特徴とす
る、請求項２１の方法。 - 【請求項２８】上記酸化可能な層が、多結晶シリコンで
あることを特徴とする、請求項２１の方法。 - 【請求項２９】さらに、上記のメサと上記の第２層の下
部に第１の導電型のドーパントをイオン注入して、上記
窒化物・酸化物スタックをマスクとして使用してその中
に上記コレクタ・ペデスタルを形成する工程を含むこと
を特徴とする、請求項２１の方法。 - 【請求項３０】さらに、上記窒化物・酸化物スタック上
に酸化物の側壁を形成し、上記の第２層の少なくとも多
結晶シリコン領域に、上記第２の導電型のドーパントを
イオン注入して、上記窒化物・酸化物スタックおよび上
記側壁をマスクとして使用してその中に上記付随的ベー
ス領域を形成する工程を含むことを特徴とする、請求項
２１の方法。 - 【請求項３１】さらに、上記酸化可能な材料が酸化され
ていない状態であり、上記酸化可能な材料の層の一部が
残りの窒化物でマスクされている時に、上記窒化物・酸
化物スタックの上記酸化物を除去する工程を含むことを
特徴とする、請求項２１の方法。 - 【請求項３２】酸化物の側壁を形成する工程が、上記酸
化可能な層の上と上記窒化物・酸化物スタックの上に酸
化物の層をコンフォーマルに付着させ、酸化しない状態
の上記酸化可能な層をエッチ・ストップとして、上記の
酸化物層を、上記窒化物・酸化物スタックの側部を除き
あらゆる場所からそれが除去されるまでエッチングする
工程を含むことを特徴とする、請求項３０の方法。 - 【請求項３３】上記酸化物側壁の酸化物が二酸化シリコ
ンであり、上記第２の導電型のドーパントがｐ型ドーパ
ントであることを特徴とする、請求項３０の方法。 - 【請求項３４】上記酸化物側壁の酸化物が二酸化シリコ
ンであり、上記第２の導電型のドーパントがｎ型ドーパ
ントであることを特徴とする、請求項３０の方法。 - 【請求項３５】さらに、上記の酸化可能な材料の層の上
記の部分を除き、上記の酸化可能な材料の層をすべて酸
化する工程を含むことを特徴とする、請求項３１の方法
。 - 【請求項３６】さらに、酸化されていない状態の上記酸
化可能材料をエッチ・マスクとして使用して、上記窒化
物・酸化物スタックの上記窒化物、上記酸化可能材料の
層の上記部分、上記窒化物および酸化物層の一部をこの
順に除去して、上記の平坦なエミッタ開口を露出させる
工程を含むことを特徴とする、請求項３５の方法。 - 【請求項３７】さらに、上記のエミッタ開口内に上記第
１の導電型のドーパントで高度にドーピングした多結晶
半導体材料を付着させ、上記ドーパントを外方拡散させ
て、上記の半導体材料の第２層に上記エミッタを形成さ
せる工程を含むことを特徴とする、請求項３６の方法。 - 【請求項３８】上記第１の導電型の上記ドーパントがｎ
型であることを特徴とする、請求項３７の方法。 - 【請求項３９】上記第１の導電型の上記ドーパントがｐ
型であることを特徴とする、請求項３７の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US624018 | 1990-12-07 | ||
| US07/624,018 US5117271A (en) | 1990-12-07 | 1990-12-07 | Low capacitance bipolar junction transistor and fabrication process therfor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04268732A true JPH04268732A (ja) | 1992-09-24 |
| JPH0775236B2 JPH0775236B2 (ja) | 1995-08-09 |
Family
ID=24500290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3287284A Expired - Fee Related JPH0775236B2 (ja) | 1990-12-07 | 1991-10-08 | バイポーラ・トランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5117271A (ja) |
| EP (1) | EP0490111A1 (ja) |
| JP (1) | JPH0775236B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007073992A (ja) * | 2003-03-25 | 2007-03-22 | Matsushita Electric Ind Co Ltd | バイポーラトランジスタおよびその製造方法 |
| JP2011238955A (ja) * | 2003-03-25 | 2011-11-24 | Panasonic Corp | バイポーラトランジスタ |
| JP2015515130A (ja) * | 2012-03-23 | 2015-05-21 | 日本テキサス・インスツルメンツ株式会社 | 浅い外方拡散されたｐ＋エミッタ領域を備えたＳｉＧｅヘテロ接合バイポーラトランジスタ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2855908B2 (ja) * | 1991-09-05 | 1999-02-10 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP2924417B2 (ja) * | 1992-02-26 | 1999-07-26 | 日本電気株式会社 | 半導体装置 |
| JP2565113B2 (ja) * | 1993-11-01 | 1996-12-18 | 日本電気株式会社 | 半導体装置 |
| JPH07245314A (ja) * | 1994-03-04 | 1995-09-19 | Mitsubishi Electric Corp | バイポーラトランジスタ，およびその製造方法 |
| JPH08115921A (ja) * | 1994-10-17 | 1996-05-07 | Mitsubishi Electric Corp | ヘテロ接合バイポーラトランジスタ，及びその製造方法 |
| KR100295639B1 (ko) * | 1998-01-14 | 2001-08-07 | 김영환 | 플러그형성방법 |
| US6096657A (en) * | 1998-03-31 | 2000-08-01 | Imec Vzw | Method for forming a spacer |
| EP0951060A1 (en) * | 1998-03-31 | 1999-10-20 | Interuniversitair Microelektronica Centrum Vzw | Method of manufacturing a bipolar transistor using a sacrificial sidewall spacer |
| FR2778022B1 (fr) * | 1998-04-22 | 2001-07-13 | France Telecom | Transistor bibolaire vertical, en particulier a base a heterojonction sige, et procede de fabrication |
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