JPH08335584A - バイポーラトランジスタの製造方法 - Google Patents
バイポーラトランジスタの製造方法Info
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- JPH08335584A JPH08335584A JP14215395A JP14215395A JPH08335584A JP H08335584 A JPH08335584 A JP H08335584A JP 14215395 A JP14215395 A JP 14215395A JP 14215395 A JP14215395 A JP 14215395A JP H08335584 A JPH08335584 A JP H08335584A
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Abstract
ジスタの遮断周波数の低下を防止するバイポーラトラン
ジスタの製造方法を提供する。 【構成】 多結晶シリコン層6上に第2のシリコン酸化
膜7を形成し、第2のシリコン酸化膜7と多結晶シリコ
ン層6の所定の一部にエミッタ開口部9を形成し、その
開口部9の側壁に第3のシリコン酸化膜からなるサイド
ウォール10を形成する。開口部9及び開口外周部の第
1のシリコン酸化膜5を除去し、多結晶シリコン層6か
らなる庇部分を形成し、露出したコレクタ層3上にP型
の不純物を少なくともその一部に含むシリコンゲルマニ
ウムベース層11と、1×1019cm-3以下の濃度のN
型のシリコン層12を順次成長させ、それと同時に多結
晶シリコン層6の庇部分から多結晶シリコンゲルマニウ
ム層13と、多結晶シリコン層14を成長させ、前記多
結晶シリコン層14とN型シリコン層12との接続を行
う。
Description
タの製造方法に係り、特に、ベース層の形成にエピタキ
シャル成長技術を用いた、自己整合型ヘテロバイポーラ
トランジスタの製造方法に関するものである。
ップの狭い材料で構成した、いわゆるヘテロバイポーラ
トランジスタが知られている。このトランジスタではバ
ンドギャップの違いにより、エミッタ−ベース接合の注
入効率を大幅に改善することができる。
抵抗の低減ができると共に、エミッタを低濃度にしてエ
ミッタ−ベース間の接合容量を下げることができるの
で、ホモ型のトランジスタよりも高速動作が可能にな
る。このようなトランジスタであって、エミッタをシリ
コン、ベースをシリコンゲルマニウムで構成したもの
が、例えば、Symposium on VLSITe
chnology,Digest of Techni
cal Papers pp.59−60,1992に
開示されている。
する。 (1)まず、図5(a)に示すように、P型シリコン基
板61にN+ 型埋め込み拡散層62を形成し、その上に
N- 型シリコン層63を形成する。次に、基板のフィー
ルド領域を形成する予定領域に当たる部分に溝64Aを
形成する。次に、この溝64A内をフィールドシリコン
酸化膜64で埋めた後、この基板上に高濃度のボロンを
ドープしたシリコンゲルマニウム層65、真性シリコン
層66をCVD法により形成する。
シリコン酸化膜67、シリコン窒化膜68、第2のシリ
コン酸化膜69を順次形成し、第2のシリコン酸化膜6
9上に、公知のリソグラフィ技術を用い所定の開口部を
有したレジストパターン70を形成し、このレジストパ
ターン70をマスクとして、第2のシリコン酸化膜69
をパターニングする。
ジストパターン70を除去し、第2のシリコン酸化膜6
9の側壁に、多結晶シリコンからなるサイドウォール7
1を形成後、開口部のシリコン窒化膜68を除去する。
次に、リンをイオン注入し、真性シリコン層66の一部
をN型とし、低濃度エミッタ領域72を形成する。 (3)次に、図5(c)に示すように、第1のシリコン
酸化膜67の一部を除去後、ヒ素のドープされたアモル
ファスシリコン層73を全面に形成し、開口部以外の部
分のアモルファスシリコン層73を研磨によって除去す
る。次に、露出した第2のシリコン酸化膜69を除去
し、窒化シリコンからなるサイドウォール74を形成す
ると共に、シリコン窒化膜68の一部を残して除去した
後、第1のシリコン酸化膜67も一部を残して除去す
る。
オン注入によりボロンをドープし、ベースの取り出し領
域75を形成する。その後、図示しないが、アモルファ
スシリコン層73及び真性シリコン層66の表面にシリ
サイドを形成後、シリコン酸化膜を形成し、ベース、エ
ミッタ、コレクタとのコンタクトをとるための開口及び
メタライゼーション等を行うことにより、バイポーラト
ランジスタが得られる。
た従来のバイポーラトランジスタの製造方法では、低濃
度エミッタ領域・ベースの取り出し領域の形成のための
イオン注入により、格子間シリコン、空孔等の結晶欠陥
が発生し、イオン注入層の活性化のための熱処理時に、
シリコンゲルマニウム層内のボロンの拡散が増速される
という問題があった。ボロンの拡散はベース層の厚みを
増加させ、バイポーラトランジスタの遮断周波数の低下
をもたらすものであった。
の厚みを抑制し、バイポーラトランジスタの遮断周波数
の低下を防止するバイポーラトランジスタの製造方法を
提供することを目的とする。
成するために、 〔1〕バイポーラトランジスタの製造方法において、第
1導電型シリコンからなるコレクタ層(3)上に第1の
絶縁膜(5)を形成する工程と、前記第1の絶縁膜
(5)上に第1の多結晶シリコン層(6)を形成する工
程と、前記第1の多結晶シリコン層(6)に第2導電型
の不純物をドープしアニールする工程と、前記第1の多
結晶シリコン層(6)上に第2の絶縁膜(7)を形成す
る工程と、前記第2の絶縁膜(7)と第1の多結晶シリ
コン層(6)の所定の一部に開口部(9)を形成する工
程と、前記開口部(9)の側壁に第3の絶縁膜からなる
サイドウォール(10)を形成する工程と、前記開口部
(9)及び開口外周部の第1の絶縁膜(5)を除去し、
前記第1の多結晶シリコン層(6)からなる庇部分を形
成する工程と、露出したコレクタ層(3)上に第2導電
型の不純物を少なくともその一部に含むシリコンゲルマ
ニウム層(11)と、1×1019cm-3以下の濃度の第
1導電型のシリコン層(12)を順次成長させ、それと
同時に前記第1の多結晶シリコン層(6)の庇部分から
多結晶シリコンゲルマニウム層(13)と、第2の多結
晶シリコン層(14)を成長させ、前記第1導電型のシ
リコン層(12)と第2の多結晶シリコン層(14)が
接続する程度の膜厚となし、その後熱処理により、前記
第1の多結晶シリコン層(6)からの第2導電型不純物
の拡散により第2の多結晶シリコン層(14)と第1導
電型のシリコン層(12)の一部を第2導電型とする工
程とを施すようにしたものである。
ジスタの製造方法において、前記第1の絶縁膜(31)
が、前記シリコンゲルマニウム層(33)及び多結晶シ
リコンゲルマニウム層(32)の成長時に両層が接続す
る程度の膜厚にするようにしたものである。 〔3〕上記(1)記載のバイポーラトランジスタの製造
方法において、前記シリコンゲルマニウム層(42)及
び多結晶シリコンゲルマニウム層(46)の成長に先立
ち、前記コレクタ層(40)上に第1導電型のシリコン
層(43)と第1の多結晶シリコン層(44)の庇部分
から多結晶シリコン層(47)を成長させるようにした
ものである。
法によれば、N型シリコン層(12)の成長により低濃
度エミッタ層の形成を、多結晶シリコン層(6)からの
拡散によりベース取り出し領域の形成を行うようにした
ので、従来のようなイオン注入による結晶欠陥に基づく
シリコンゲルマニウムベース層(11)内のボロンの増
速拡散を回避することができる。なお、この場合、多結
晶シリコン層(6)へのイオン注入時に生じる結晶欠陥
は、シリコンゲルマニウムベース層(11)のエピタキ
シャル成長前のアニールにより消滅させることができ
る。
スタの製造方法によれば、上記(A)のように、熱処理
によりN型多結晶シリコン層(14)とN型シリコン層
(12)をP型化する必要が無くなり、熱処理を大幅に
低減できる。これによりシリコンゲルマニウムベース層
(42)内でのボロンの拡散も低減し、トランジスタの
高速化が更に図れる。
スタの製造方法によれば、第1のシリコン酸化膜(4
1)はある程度の厚みとしながら、N型多結晶シリコン
層(47)のみをP型化すればよいために、多結晶シリ
コン層(44)とN型シリコン層(45)間の容量の低
減を図りながら、低熱処理化も実現できる。これは多結
晶シリコン内では、単結晶シリコン内に比べ拡散が急速
に起こるためである。
ながら詳細に説明する。図1は本発明の第1実施例を示
すバイポーラトランジスタの製造工程断面図である。 (1)まず、図1(a)に示すように、P型シリコン基
板1にN+ 型埋め込み拡散層2を形成し、その上にN-
型シリコン層3を形成する。次に、この基板のフィール
ド領域を形成する予定領域に当たる部分に溝4Aを形成
後、この溝4A内をフィールドシリコン酸化膜4で埋め
る。次に、N- 型シリコン層3上に160nm程度の厚
みの第1のシリコン酸化膜5、基板全面に多結晶シリコ
ン層6、第2のシリコン酸化膜7を順次形成する。次
に、多結晶シリコン層6内にボロンをイオン注入しアニ
ールを行い、5×1020cm-3程度のボロンをドープし
た後、シリコン窒化膜8を形成する。
リコン窒化膜8、第2のシリコン酸化膜7、多結晶シリ
コン層6を公知のリソグラフィ技術及び異方性ドライエ
ッチング技術によりパターニングして、エミッタ開口部
9を形成する。次に、エミッタ開口部9側壁に窒化シリ
コンからなるサイドウォール10を形成後、等方性のウ
エットエッチングにより、エミッタ開口部9の内部の第
1のシリコン酸化膜5を除去するとともに、開口端から
200nm程度後退させる。
択CVD成長技術を用いてN- 型シリコン層3上に、そ
の一部に高濃度のボロンをドープした厚み約40nmの
シリコンゲルマニウムベース層11、厚み約40nmの
N型シリコン層12をエピタキシャル成長する。この
時、多結晶シリコン層6の庇から、エピタキシャル層と
同様の厚みの多結晶シリコンゲルマニウム層13、N型
多結晶シリコン層14が成長し、エピタキシャル層と多
結晶シリコン層6は接続される。
化シリコンからなるサイドウォール10の側壁に、酸化
シリコンからなるサイドウォール15を形成した後、N
+ 型多結晶シリコン膜16を形成し、パターニングを行
う。次に、シリコン酸化膜17を形成後、熱処理を行
う。この際、高濃度にドープされた多結晶シリコン層6
からのボロンの拡散によりN型多結晶シリコン層14、
N型シリコン層12の一部はP型化され、シリコンゲル
マニウムベース層11と多結晶シリコン層6との導通が
はかられる。
コレクタとのコンタクトをとるための開口及びにメタラ
イゼーション等を行うことにより、バイポーラトランジ
スタが得られる。図2には本発明の第1実施例を示すバ
イポーラトランジスタの活性領域の不純物プロファイル
を示す。
21には、約20%のGeが含有され、ノンドープ層2
2,23、ボロンドープ層24から構成されている。そ
の上には、N型シリコン層25、高濃度のリンがドープ
された多結晶シリコン層26が形成されている。この構
造では、低濃度エミッタ層となるN型シリコン層の濃度
を1×1018cm-3程度とすることにより、ベース濃度
を約5×1019cm-3と高濃度化でき、低いベース抵抗
が得られる。またエミッタ−ベース間の接合容量も下げ
ることができる。
る。図3は本発明の第2実施例を示すバイポーラトラン
ジスタの要部断面図である。第1実施例と同じ部分には
同じ番号を付してその説明は省略する。この実施例で
は、基板30上の第1のシリコン酸化膜31の厚みを約
80nmとすることにより、エピタキシャル成長される
N型シリコン層34(図2のN型シリコン層12に対
応)と多結晶シリコン層32の接続が、約40nmの厚
みのシリコンゲルマニウムベース層33の成長の際に行
なわれる。つまり、多結晶シリコン層32の庇に成長層
32Aが生成される。したがって、成長の時点でシリコ
ンゲルマニウムベース層33と多結晶シリコン層32と
の導通が達成できる。
る。図4は本発明の第3実施例を示すバイポーラトラン
ジスタの要部断面図である。この実施例では、第1実施
例と同様に基板40上の第1のシリコン酸化膜41(図
2の第1のシリコン酸化膜5に対応)の厚みは約160
nmとしているが、シリコンゲルマニウムベース層42
の成長前に約40nmの厚みのN型シリコン層43が成
長しているために、第2実施例と同様にエピタキシャル
成長されるN型シリコン層45(図2のN型シリコン層
12に対応)と多結晶シリコン層44の接続が、約40
nmの厚みのシリコンゲルマニウムベース層42の成長
の際に行なわれる。なお、46は多結晶シリコンゲルマ
ニウムベース層、47はN型多結晶シリコン層である。
ランジスタに適用した例を説明したが、不純物の種類を
変更することにより、PNP型にも適用できる。また、
本発明は上記実施例に限定されるものではなく、本発明
の趣旨に基づいて種々の変形が可能であり、これらを本
発明の範囲から排除するものではない。
によれば、以下のような効果を奏することができる。 (A)請求項1記載の発明によれば、N型シリコン層
(12)の成長により低濃度エミッタ層の形成を、多結
晶シリコン層(6)からの拡散によりベース取り出し領
域の形成を行うようにしたので、従来のようなイオン注
入による結晶欠陥に基づくシリコンゲルマニウムベース
層(11)内のボロンの増速拡散を回避することができ
る。なお、この場合、多結晶シリコン層(6)へのイオ
ン注入時に生じる結晶欠陥は、シリコンゲルマニウムベ
ース層(11)のエピタキシャル成長前のアニールによ
り消滅させることができる。
(A)のように、熱処理によりN型多結晶シリコン層
(14)とN型シリコン層(12)をP型化する必要が
無くなり、熱処理を大幅に低減できる。これによりシリ
コンゲルマニウムベース層(42)内でのボロンの拡散
も低減し、トランジスタの高速化が更に図れる。 (C)請求項3記載の発明によれば、第1のシリコン酸
化膜(41)はある程度の厚みとしながら、N型多結晶
シリコン層(47)のみをP型化すればよいために、多
結晶シリコン層(44)とN型シリコン層(45)間の
容量の低減を図りながら、低熱処理化も実現できる。こ
れは多結晶シリコン内では、単結晶シリコン内に比べ拡
散が急速に起こるためである。
スタの製造工程断面図である。
スタの活性領域の不純物プロファイルを示す図である。
スタの要部断面図である。
スタの要部断面図である。
図である。
ムベース層 12,25,34,43,45 N型シリコン層 13 多結晶シリコンゲルマニウム層 14,47 N型多結晶シリコン層 16 N+ 型多結晶シリコン膜 17 シリコン酸化膜 22,23 ノンドープ層 24 ボロンドープ層 30,40 基板 32A 成長層
Claims (3)
- 【請求項1】(a)第1導電型シリコンからなるコレク
タ層上に第1の絶縁膜を形成する工程と、(b)前記第
1の絶縁膜上に第1の多結晶シリコン層を形成する工程
と、(c)前記第1の多結晶シリコン層に第2導電型の
不純物をドープしアニールする工程と、(d)前記第1
の多結晶シリコン層上に第2の絶縁膜を形成する工程
と、(e)前記第2の絶縁膜と第1の多結晶シリコン層
の所定の一部に開口部を形成する工程と、(f)前記開
口部の側壁に第3の絶縁膜からなるサイドウォールを形
成する工程と、(g)前記開口部及び開口外周部の第1
の絶縁膜を除去し、前記第1の多結晶シリコン層からな
る庇部分を形成する工程と、(h)露出したコレクタ層
上に第2導電型の不純物を少なくともその一部に含むシ
リコンゲルマニウム層と、1×1019cm-3以下の濃度
の第1導電型のシリコン層を順次成長させ、それと同時
に前記多結晶シリコン層の庇部分から多結晶シリコンゲ
ルマニウム層と、第2の多結晶シリコン層を成長させ、
前記第1導電型のシリコン層と第2の多結晶シリコン層
が接続する程度の膜厚となし、その後熱処理により、前
記第1の多結晶シリコン層からの第2導電型不純物の拡
散により第2の多結晶シリコン層と第1導電型のシリコ
ン層の一部を第2導電型とする工程とを有することを特
徴とするバイポーラトランジスタの製造方法。 - 【請求項2】 請求項1記載のバイポーラトランジスタ
の製造方法において、前記第1の絶縁膜が、前記シリコ
ンゲルマニウム層及び多結晶シリコンゲルマニウム層の
成長時に両層が接続する程度の膜厚であることを特徴と
するバイポーラトランジスタの製造方法。 - 【請求項3】 請求項1記載のバイポーラトランジスタ
の製造方法において、前記シリコンゲルマニウム層及び
多結晶シリコンゲルマニウム層の成長に先立ち、前記コ
レクタ層上に第1導電型のシリコン層と第1の多結晶シ
リコン層の庇部分から多結晶シリコン層を成長させるこ
とを特徴とするバイポーラトランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14215395A JP3190805B2 (ja) | 1995-06-08 | 1995-06-08 | バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14215395A JP3190805B2 (ja) | 1995-06-08 | 1995-06-08 | バイポーラトランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08335584A true JPH08335584A (ja) | 1996-12-17 |
JP3190805B2 JP3190805B2 (ja) | 2001-07-23 |
Family
ID=15308600
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14215395A Expired - Fee Related JP3190805B2 (ja) | 1995-06-08 | 1995-06-08 | バイポーラトランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3190805B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6504231B2 (en) | 2000-05-22 | 2003-01-07 | Nec Corporation | Bipolar transistor in which impurities are introduced from emitter electrode material to form emitter region |
US6709941B2 (en) | 2002-03-28 | 2004-03-23 | Oki Electric Industry Co., Ltd. | Method for manufacturing semiconductor device employing solid phase diffusion |
-
1995
- 1995-06-08 JP JP14215395A patent/JP3190805B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6504231B2 (en) | 2000-05-22 | 2003-01-07 | Nec Corporation | Bipolar transistor in which impurities are introduced from emitter electrode material to form emitter region |
US6709941B2 (en) | 2002-03-28 | 2004-03-23 | Oki Electric Industry Co., Ltd. | Method for manufacturing semiconductor device employing solid phase diffusion |
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---|---|
JP3190805B2 (ja) | 2001-07-23 |
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