KR20010001764A - 반도체 소자의 제조 방법 - Google Patents

Abstract

반도체 소자의 제조 방법에 관한 것으로, 실리콘 기판 위에 필드 산화막을 형성한 후, 게이트 절연막, 게이트용 다결정 규소층, 비정질 규소층을 차례로 증착하고 게이트용 다결정 규소층에 붕소 또는 인을 이온 주입한다. 이어, RTP 어닐링을 실시하여 게이트용 다결정 규소층의 저항을 조절한 후, 게이트용 다결정 규소층과 비정질 규소층을 패터닝하여 게이트 전극을 형성한다. 이어, 게이트 전극을 중심으로 기판의 양쪽에 불순물을 이온 주입하여 소스 및 드레인 영역을 형성하고 게이트 전극의 측벽에 스페이서를 형성한다. 이어, 티타늄과 같은 금속을 증착하고 어닐링을 실시하여 게이트 전극의 상부에 티타늄 실리사이드를 형성하며, 소스 및 드레인 영역 상부에도 티타늄 실리사이드가 형성된다. 이때, 게이트 전극의 상부에는 비정질 규소층이 형성되어 그 상부에 티타늄 실리사이드를 균일하게 형성할 수 있다.

Description

반도체 소자의 제조 방법{manufacturing method of semiconductor devices}

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 더욱 상세하게는, 접촉층으로 실리사이드를 형성하는 반도체 소자의 제조 방법에 관한 것이다.

일반적으로 반도체 소자는 실리콘 기판 상부에 게이트 절연막과 그 위에 다결정 규소 등으로 이루어진 게이트 전극이 형성되어 있으며, 이 게이트 전극을 중심으로 기판의 양쪽에는 불순물이 도핑되어 있는 소스 및 드레인 영역이 형성되어 있다. 이와 같은 게이트 전극과 소스 및 드레인은 기판의 상부에 형성되어 있는 절연막의 접촉 구멍(contact hole)을 통하여 외부의 배선과 연결되어 있다.

이러한 반도체 소자가 고집적화됨에 따라 게이트 전극과 소스 및 드레인 영역의 면적이 감소하게 되어 외부의 배선과 연결되는 게이트 전극과 소스 및 드레인 영역의 표면인 접촉부의 면적도 감소하게 되어 접촉부의 접촉 저항이 높아지게 된다. 이러한 접촉부의 접촉 저항을 감소시키기 위해 고융점 금속(refractory metal)과 같은 금속을 이용하여 접촉부의 상부에 실리사이드 등으로 이루어진 접촉층을 형성한다. 이때, 실리사이드는 금속과 규소의 화합물로써, 금속과 규소가 접하는 접촉부에서 상호 확산에 의해 형성된다. 이렇게 형성된 실리사이드는 후속 공정에서 형성되는 배선용 금속막과 게이트 전극 및 소스, 드레인 영역과의 접촉 저항을 낮추는 역할을 한다.

그러나, 반도체 소자의 축소화에 따라 게이트 전극의 폭이 감소하고 접촉부의 면적이 감소하기 때문에 실리사이드 형성 시 게이트 전극을 이루는 다결정 규소의 그레인(grain)이 상대적으로 커지게 되어 접촉부에서 발생하는 응집 현상(agglomeration)으로 인하여 실리사이드가 균일하게 생성되지 않게 되며, 이로 인하여 접촉부에서 접촉 저항의 편차 폭이 커지는 문제점이 발생한다.

이러한 문제점을 해결하기 위하여 최근에는 배선용 금속을 증착하기 전에 접촉부에 비소(As) 등의 원소를 주입하는 PAI(pre-amorphization-implant) 공정을 실시하여 실리사이드 형성을 촉진시키는 방법이 제시되었다. 즉, 다결정 규소층에 비소 등의 원소를 주입하여 다결정 규소층의 표면을 비정질화하여 그레인 크기를 작게 함으로써, 다결정 규소층 표면에 실리사이드를 균일하게 형성하는 것이다.

그러면, 이러한 종래의 방법을 첨부된 도 1a 내지 도 1d를 참조하여 설명한다.

도 1a에서와 같이, 실리콘 기판(1) 위에 필드 산화막(field oxide)(2)을 형성한 후 게이트 절연막(3)과 게이트용 다결정 규소층(4)을 차례로 증착하고 게이트용 다결정 규소층(4)의 저항을 조절하기 위해 붕소(B) 또는 인(P)을 이온 주입한다. 이어, 어닐링을 실시하여 이온 주입으로 인해 게이트용 다결정 규소층(4) 내에서 발생한 결정 손상(damage)을 회복시키고, 주입된 불순물들을 활성화(activation)한다. 이어, 게이트용 다결정 규소층(4)을 식각하여 게이트 전극(4)을 형성하고 게이트 전극(4)을 중심으로 기판(1)의 양쪽에 불순물을 이온 주입하여 소스 및 드레인 영역(7)을 형성한 후, 게이트 전극(4)의 측벽에 스페이서(sidewall spacer)(6)를 형성한다.

그 다음, 도 1b에서와 같이 게이트 전극(4)의 표면에 비소와 같은 원소를 주입하는 PAI 공정을 실시하여 다결정 규소로 이루어진 게이트 전극(4)의 상부를 비정질화(5)하여 그레인 크기를 작게 한다. 이때, 소스 및 드레인 영역(7)에도 비소가 주입되며, 그 상부도 비정질화될 수 있다.

그 다음, 도 1c에서와 같이 티타늄과 같은 금속막(8)을 증착한 후, 퍼니스(furnace)에서 1차 어닐링을 실시하여 티타늄 실리사이드(9)를 형성한다. 이때, 필드 산화막(2)과 스페이서(6) 상부에 형성된 티타늄막(8)은 반응하지 않는다.

그 다음, 도 1d에서와 같이 필드 산화막(2)과 스페이서(6)에 남아 있는 티타늄막(8)을 제거한 후, 2차 어닐링을 실시하여 티타늄 실리사이드(10)의 특성을 향상시킨다.

그러나, 이러한 종래의 실리사이드 형성 방법에서는 앞에서 설명한 바와 같이, PAI공정을 실시할 때 게이트 전극 뿐만이 아니라 소스 및 드레인 영역에도 비소와 같은 원소가 주입되어 소자의 특성이 저하되는 문제점이 발생한다.

본 발명이 이루고자 하는 기술적 과제는 실리사이드를 균일하게 형성하는 동시에 소자의 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.

도 1a 내지 도 1d는 종래의 기술에 따른 반도체 소자의 제조 방법을 그 공정 순서에 따라 도시한 단면도이고,

도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 그 공정 순서에 따라 도시한 단면도이다.

이러한 과제를 달성하기 위하여 본 발명에서는 게이트 전극의 상부에만 비정질 규소층을 형성한다.

본 발명에 따르면, 먼저 실리콘 기판 위에 필드 산화막을 형성한 후 게이트 절연막, 게이트용 다결정 규소층, 비정질 규소층을 차례로 증착한다. 이어, 게이트용 다결정 규소층과 비정질 규소층을 패터닝하여 게이트 전극을 형성한 후, 게이느 전극을 중심으로 기판의 양쪽에 불순물을 이온 주입하여 소스 및 드레인 영역을 형성한다. 이어, 티타늄과 같은 금속막을 증착한 후 어닐링을 실시하여 게이트 전극의 상부에 금속 실리사이드를 형성한다.

이때, 게이트 전극의 저항을 조절하기 위해 게이트용 다결정 규소층에 붕소 또는 인을 이온 주입한 후 RTP 어닐링을 실시하는 단계를 포함할 수 있으며, 게이트 전극을 형성한 후 게이트 전극의 측벽에 스페이서를 형성하는 단계를 포함할 수도 있다.

이러한 본 발명에 따른 반도체 소자의 제조 방법에서는 게이트 다결정 규소층 상부에 비정질 규소층을 증착하고 패터닝하여 게이트 전극을 형성함으로써 게이트 전극의 상부에 비정질 규소층이 형성된다.

그러면, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.

도 2a 내지 도 2c를 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 상세히 설명한다.

도 2a에서와 같이 실리콘 기판(11) 위에 필드 산화막(12)을 형성한 후, 게이트 절연막(13)을 증착하고 게이트용 다결정 규소층(14)을 580-620℃에서 1800-2000Å의 두께로 증착한다. 이어, 게이트용 다결정 규소층(14)의 상부에 비정질 규소층(15)을 540-580℃에서 300-500Å의 두께로 증착한다.

이어, 게이트용 다결정 규소층(14)의 저항을 조절하기 위해 붕소(B) 또는 인(P)을 이온 주입한 후 950-1100℃에서 10-40초 동안, 바람직하게는 15-30초 동안, RTP(rapid thermal processing) 어닐링을 실시하여 이온 주입으로 인해 발생된 결정 손상(damage)을 회복시키고, 주입된 불순물들을 활성화한다. 이때, RTP 어닐링을 고온에서 짧은 시간 동안 실시하여 비정질 규소층(15)이 결정화되지 않도록 해야 한다.

그 다음, 게이트용 다결정 규소층(14)과 비정질 규소층(15)을 패터닝하여 게이트 전극(24)을 형성한 후, 게이트 전극(24)을 중심으로 기판(11)의 양쪽에 불순물을 주입하여 소스 및 드레인 영역(17)을 형성하고 게이트 전극(24)의 측벽에 스페이서(16)를 형성한다. 이렇게 하면, 종래의 기술과 같이 불순물을 이온 주입하지 않고도 게이트 전극(24)의 상부를 비정질 규소층(15)으로 형성할 수 있다.

그 다음, 도 2b에서와 같이 티타늄과 같은 금속막(18)을 증착한 후, 1차 어닐링을 실시하여 티타늄 실리사이드(19)를 형성한다. 여기서, 티타늄 실리사이드(19)는 게이트 전극(24) 상부 뿐만 아니라 소스 및 드레인 영역(17) 상부에도 티타늄과 규소의 상호 확산에 의해 형성될 수 있다. 이때, 게이트 전극(24)의 상부는 비정질 규소층으로 이루어져 있어 티타늄 실리사이드(19)가 균일하게 형성된다. 이때, 필드 산화막(12)과 스페이서(16)에 형성된 티타늄막(18)은 반응하지 않으므로 이 부분에서는 티타늄 실리사이드가 형성되지 않는다. 여기서 형성된 티타늄 실리사이드(19)는 C-49상을 가진다.

그 다음, 도 2c에서와 같이 규소와 반응하지 않고 잔류하는 티타늄막(18)을 제거한 후, 2차 어닐링을 실시하여 C-49상의 티타늄 실리사이드(19)를 C-54상의 티타늄 실리사이드(20)로 형성한다. 이때, C-54상의 티타늄 실리사이드(20)는 C-49상의 실리사이드(19)에 비해 낮은 저항값을 가지므로 외부의 신호선과 연결할 때 게이트 전극(24)의 상부인 접촉부의 접촉 저항을 최소화할 수 있다.

이와 같이 본 발명에서는 불순물을 이용하지 않고 게이트 전극의 상부를 비정질 규소층으로 형성하여 접촉부에 금속 실리사이드를 균일하게 형성함으로써 접촉부의 접촉 저항을 최소화할 수 있어 소자의 특성을 향상시킬 수 있다.

Claims (6)

1. 실리콘 기판 위에 필드 산화막을 형성하는 단계,

   상기 실리콘 기판 위에 게이트 절연막, 게이트용 다결정 규소층, 비정질 규소층을 차례로 증착하는 단계,

   상기 게이트용 다결정 규소층과 비정질 규소층을 패터닝하여 게이트 전극을 형성하는 단계,

   상기 게이트 전극을 중심으로 양쪽 상기 기판에 소스 및 드레인 영역을 형성하는 단계,

   상기 실리콘 기판 상부에 금속막을 증착하는 단계,

   상기 금속막을 어닐링하여 상기 게이트 전극의 상부에 금속 실리사이드를 형성하는 단계

   를 포함하는 반도체 소자의 제조 방법.
2. 제1항에서,

   상기 게이트 전극을 형성하는 단계는, 불순물을 이온 주입하는 단계와 상기 게이트용 다결정 규소층에 RTP 어닐링하는 단계를 포함하는 반도체 소자의 제조 방법.
3. 제2항에서,

   상기 RTP 어닐링은 950-1100℃에서 10-40초간 실시하는 반도체 소자의 제조 방법.
4. 제1항에서,

   상기 게이트 전극을 형성하는 단계 이후, 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
5. 제1항에서,

   상기 금속막은 티타늄으로 형성하는 반도체 소자의 제조 방법.
6. 제5항에서,

   상기 금속 실리사이드 형성 단계는 상기 금속 실리사이드를 C-49상으로 형성하는 1차 어닐링 단계와 상기 금속 실리사이드를 C-54상으로 형성하는 2차 어닐링 단계로 이루어진 반도체 소자의 제조 방법.